KR20050122652A - 씨모스 반도체 소자의 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 소오스/드레인 이온주입 마스크로 사용되는 포토레지스트 패턴의 제거시 수반되는 게이트 산화막의 손실을 방지할 수 있는 씨모스 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 실리콘 기판 상에 게이트 산화막 및 게이트 전극용 전도막을 포함하는 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴이 형성된 전체 구조에 대하여 게이트 재산화 공정을 수행하는 단계; 상기 게이트 재산화 공정을 마친 전체 구조 표면을 따라 산화막에 대한 식각 선택비를 갖는 식각 방지막을 형성하는 단계; 제1 도전형 MOS 영역을 덮는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 이온주입 마스크로 사용하여 제1 도전형 소오스/드레인 이온주입을 수행하는 단계; 잔류하는 상기 제1 포토레지스트 패턴을 제거하는 단계; 제2 도전형 MOS 영역을 덮는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하여 제2 도전형 소오스/드레인 이온주입을 수행하는 단계; 및 잔류하는 상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 씨모스 반도체 소자의 트랜지스터 형성방법이 제공된다.

Description

씨모스 반도체 소자의 트랜지스터 형성방법{METHOD FOR FORMING TRANSISTOR IN CMOS SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 CMOS 트랜지스터 형성 공정에 관한 것이다.
전통적인 게이트 전극 재료로서 널리 사용되어 온 도핑된 폴리실리콘이나, 실리사이드 등은 선폭의 미세화가 진행됨에 따라 그 자체의 높은 저항값으로 인하여 한계에 이르고 있으며, 최근에는 게이트 전극의 저항을 낮추기 위하여 금속/폴리실리콘 적층 구조를 주로 사용하고 있다.
반도체 소자 제조 공정에 있어서, 게이트 재산화 공정은 게이트 전극 패터닝을 위한 건식 식각 후에 식각시 발생한 게이트 산화막의 마이크로 트렌치 및 손상을 회복시켜 주고, 실리콘 기판 상에 잔류하는 전극 물질의 산화 및 게이트 전극 에지 부분에서의 게이트 산화막의 두께 증가를 유도하여 소자의 신뢰도를 향상시키기 위한 목적으로 널리 수행되고 있다.
특히, 게이트 전극 에지 부분의 게이트 산화막은 그 두께 및 박막의 품질에 의해 핫 캐리어 특성, 서브-문턱전압 특성(암전류, GIDL 등), 펀치-스루 특성, 소자 동작 속도(Vdsat), 신뢰성 등에 무척 큰 영향을 미치게 된다. 그렇기 때문에 게이트 재산화 공정은 거의 필수적인 공정이라 할 수 있다.
통상적인 트랜지스터 형성 공정은, 우선 실리콘 기판 상에 소자분리막을 형성하여 활성 영역을 정의하고, 활성 영역 표면에 게이트 산화막을 형성한 후, 게이트 산화막 상에 게이트 전극용 전도막(예컨대, 금속/폴리실리콘 적층막) 및 하드 마스크 질화막을 차례로 증착한다.
이어서, 게이트 전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 진행하여 게이트 전극 패턴을 형성하고, 게이트 재산화 공정을 실시한다.
다음으로, NMOS 영역을 덮는 포토레지스트 패턴을 형성하고, 이를 이온주입 마스크로 사용하여 PMOS 영역에 소오스/드레인 이온주입을 실시한 후, 사용된 포토레지스트를 제거한다.
계속하여, PMOS 영역을 덮는 포토레지스트 패턴을 형성하고, 이를 이온주입 마스크로 사용하여 NMOS 영역에 소오스/드레인 이온주입을 실시한 후, 사용된 포토레지스트를 제거한다.
전술한 바와 같은 공정 과정에서, 이온주입 마스크로 사용된 포토레지스트를 제거하기 위하여 통상 O2 플라즈마를 사용한 PR 스트립 공정과 잔류하는 포토레지스트 찌꺼기를 제거하기 위한 세정공정을 수행하고 있다. 한편, 세정공정시에는 황산, 과수, 불산 용액을 포함하는 세정액을 사용하고 있는데, 이 세정액은 산화막의 식각을 유발한다.
그런데, 이러한 세정공정 과정에서 게이트 산화막이 불균일하게 식각되어 후속 소오스/드레인 이온주입시 이온주입 조건이 지역적으로 달라지고, 이에 따라 소자의 전기적 특성이 불균일하게 되는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소오스/드레인 이온주입 마스크로 사용되는 포토레지스트 패턴의 제거시 수반되는 게이트 산화막의 손실을 방지할 수 있는 씨모스 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 게이트 산화막 및 게이트 전극용 전도막을 포함하는 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴이 형성된 전체 구조에 대하여 게이트 재산화 공정을 수행하는 단계; 상기 게이트 재산화 공정을 마친 전체 구조 표면을 따라 산화막에 대한 식각 선택비를 갖는 식각 방지막을 형성하는 단계; 제1 도전형 MOS 영역을 덮는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 이온주입 마스크로 사용하여 제1 도전형 소오스/드레인 이온주입을 수행하는 단계; 잔류하는 상기 제1 포토레지스트 패턴을 제거하는 단계; 제2 도전형 MOS 영역을 덮는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하여 제2 도전형 소오스/드레인 이온주입을 수행하는 단계; 및 잔류하는 상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 씨모스 반도체 소자의 트랜지스터 형성방법이 제공된다.
한편, 상기 제2 포토레지스트 패턴을 제거하는 단계 수행 후, 상기 식각 방지막을 제거하는 단계를 더 포함할 수 있다.
바람직하게, 상기 식각 방지막은 실리콘질화막이다.
더우기, 상기 실리콘질화막은 50∼300Å 두께로 형성하는 것이 바람직하다.
또한, 상기 실리콘질화막은 저압화학기상증착(LPCVD) 또는 플라즈마화학기상증착(PECVD) 방식을 적용하여 300∼800℃ 온도에서 증착하는 것이 바람직하다.
또한, 상기 실리콘질화막은 인산용액을 사용하여 제거하는 것이 바람직하다.
여기서, 상기 인산용액의 온도는 100∼200℃이며, 상기 산화막에 대한 상기 실리콘질화막의 식각 선택비가 15:1∼50:1 정도 확보되도록 하는 것이 바람직하다.
한편, 상기 제1 포토레지스트 패턴을 제거하는 단계는, O2 플라즈마를 사용하여 상기 제1 포토레지스트 패턴을 스트립하는 단계와, 황산, 과수, 불산 용액을 포함하는 세정액을 사용하여 잔류하는 포토레지스트 찌꺼기를 제거하기 위한 세정공정을 수행하는 단계를 포함하는 것이 바람직하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 씨모스 반도체 소자의 트랜지스터 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 씨모스 반도체 소자의 트랜지스터 형성 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11)을 형성하여 활성 영역을 정의하고, 활성 영역 표면에 게이트 산화막(12)을 형성한 후, 게이트 산화막 상에 게이트 전극용 전도막(예컨대, 금속/폴리실리콘 적층막) 및 하드 마스크 질화막을 차례로 증착하고, 게이트 전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 진행하여 게이트 전극 패턴(13)을 형성한 후, 게이트 재산화 공정을 실시한다. 여기서, 게이트 재산화 공정은 600∼1200℃ 온도에서 건식 또는 습식 산화 공정을 통해 게이트 전극 패턴(13) 표면 및 게이트 산화막(12) 표면에 50∼300Å 두께의 산화막(14)을 성장시킨다.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 50∼300Å 두께의 실리콘질화막(15)을 증착한다. 이때, 실리콘질화막(15)은 저압화학기상증착(LPCVD) 또는 플라즈마화학기상증착(PECVD) 방식을 적용하여 300∼800℃ 온도에서 증착하는 것이 바람직하다.
계속하여, 도 1c에 도시된 바와 같이 NMOS 영역을 덮는 포토레지스트 패턴(16)을 형성하고, 이를 이온주입 마스크로 사용하여 PMOS 영역에 소오스/드레인 이온주입을 실시한다.
이어서, 도 1d에 도시된 바와 같이 O2 플라즈마를 사용하여 포토레지스트 패턴(16)을 스트립하고, 황산, 과수, 불산 용액을 포함하는 세정액을 사용하여 잔류하는 포토레지스트 찌꺼기를 제거하기 위한 세정공정을 수행한 다음, 다시 PMOS 영역을 덮는 포토레지스트 패턴(17)을 형성한 후, 이를 이온주입 마스크로 사용하여 NMOS 영역에 소오스/드레인 이온주입을 실시한다.
이후, 도 1e에 도시된 바와 같이 O2 플라즈마를 사용하여 포토레지스트 패턴(17)을 스트립하고, 황산, 과수, 불산 용액을 포함하는 세정액을 사용하여 잔류하는 포토레지스트 찌꺼기를 제거하기 위한 세정공정을 수행한 다음, 인산용액을 사용하여 실리콘질화막(15)을 제거한다. 이때, 인산용액의 온도는 100∼200℃가 바람직하며, 산화막(14)에 대한 실리콘질화막(15)의 식각 선택비가 15:1∼50:1 정도 확보되도록 하여 습식 식각에 따른 산화막(14)의 손실을 최소화한다.
전술한 바와 같은 공정을 진행하여 씨모스 반도체 소자의 트랜지스터를 형성하면, 소오스/드레인 이온주입 마스크로 사용되는 포토레지스트 패턴 제거를 위한 세정공정시 실리콘질화막(15)이 식각 베리어 역할을 수행하여 산화막(14)의 손실을 근본적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 실리콘질화막을 세정액에 대한 식각 베리어로 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 산화막과 식각 선택비를 갖는 다른 물질막을 베리어로 사용하는 경우에도 적용된다. 한편, 식각 베리어로 절연막을 사용한다면, 경우에 따라서 식각 베리어를 제거하지 않고 잔류시킨 상태에서 후속 공정을 진행할 수 있다.
전술한 본 발명은 씨모스 반도체 소자의 트랜지스터 형성 공정에서 소오스/드레인 이온주입 마스크로 사용되는 포토레지스트 패턴의 제거시 수반되는 게이트 산화막의 손실을 근본적으로 방지할 수 있으며, 이에 따라 반도체 소자의 전기적 특성을 개선하는 효과를 기대할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 씨모스 반도체 소자의 트랜지스터 형성 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
14 : 산화막
15 : 실리콘질화막
16, 17 : 포토레지스트 패턴

Claims (8)

  1. 실리콘 기판 상에 게이트 산화막 및 게이트 전극용 전도막을 포함하는 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴이 형성된 전체 구조에 대하여 게이트 재산화 공정을 수행하는 단계;
    상기 게이트 재산화 공정을 마친 전체 구조 표면을 따라 산화막에 대한 식각 선택비를 갖는 식각 방지막을 형성하는 단계;
    제1 도전형 MOS 영역을 덮는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이온주입 마스크로 사용하여 제1 도전형 소오스/드레인 이온주입을 수행하는 단계;
    잔류하는 상기 제1 포토레지스트 패턴을 제거하는 단계;
    제2 도전형 MOS 영역을 덮는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하여 제2 도전형 소오스/드레인 이온주입을 수행하는 단계; 및
    잔류하는 상기 제2 포토레지스트 패턴을 제거하는 단계
    를 포함하는 씨모스 반도체 소자의 트랜지스터 형성방법.
  2. 제1항에 있어서,
    상기 제2 포토레지스트 패턴을 제거하는 단계 수행 후,
    상기 식각 방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 반도체 소자의 트랜지스터 형성방법.
  3. 제2항에 있어서,
    상기 식각 방지막은 실리콘질화막인 것을 특징으로 하는 씨모스 반도체 소자의 트랜지스터 형성방법.
  4. 제3항에 있어서,
    상기 실리콘질화막은 50∼300Å 두께로 형성하는 것을 특징으로 하는 씨모스 반도체 소자의 트랜지스터 형성방법.
  5. 제4항에 있어서,
    상기 실리콘질화막은 저압화학기상증착(LPCVD) 또는 플라즈마화학기상증착(PECVD) 방식을 적용하여 300∼800℃ 온도에서 증착하는 것을 특징으로 하는 씨모스 반도체 소자의 트랜지스터 형성방법.
  6. 제3항에 있어서,
    상기 실리콘질화막은 인산용액을 사용하여 제거하는 것을 특징으로 하는 씨모스 반도체 소자의 트랜지스터 형성방법.
  7. 제6항에 있어서,
    상기 인산용액의 온도는 100∼200℃이며, 상기 산화막에 대한 상기 실리콘질화막의 식각 선택비가 15:1∼50:1 정도 확보되도록 하는 것을 특징으로 하는 씨모스 반도체 소자의 트랜지스터 형성방법.
  8. 제1항에 있어서,
    상기 제1 포토레지스트 패턴을 제거하는 단계는,
    O2 플라즈마를 사용하여 상기 제1 포토레지스트 패턴을 스트립하는 단계와,
    황산, 과수, 불산 용액을 포함하는 세정액을 사용하여 잔류하는 포토레지스트 찌꺼기를 제거하기 위한 세정공정을 수행하는 단계를 포함하는 것을 특징으로 하는 씨모스 반도체 소자의 트랜지스터 형성방법.
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