KR100247636B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 비교적 단순한 공정으로 게이트와 소오스 및 드레인을 완전히 오버랩 시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계: 게이트 절연막 상에 식각 선택도를 갖는 제1 및 제2도전막을 순차적으로 형성하는 단계; 제2도전막 상에 소정의 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 제2도전막을 제1식각하는 단계; 마스크 패턴을 이용하여 제1식각된 제2도전막의 양 측을 소정 부분 제2식각하는 단계; 마스크 패턴을 이용하여 제1도전막 및 게이트 절연막을 제3식각하여 제2도전막과 제2도전막 하부에 소정의 돌출 부위를 갖는 제1도전막으로 이루어진 게이트를 형성하는 단계; 마스크 패턴을 제거하는 단계; 및, 제2도전막 양 측의 돌출된 제1도전막 및 기판에 고농도 불순물을 이온 주입하여 LDD 구조의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 단순한 공정으로 게이트와 소오스 및 드레인을 완전히 오버랩시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라, MOS 소자의 소오스 및 드레인 간의 채널길이가 짧아지면서 높은 전류하에서도 신뢰성을 유지할 수 있는 소자에 대한 연구가 지속되고 있다. 한편, 짧은 채널 길이를 갖는 MOS 소자는 드레인 전압이 증가함에 따라 핀치 오프(pinch-off) 보다는 펀치 쓰루(punchthrough)가 발생하게 되고, 이러한 채널 내의 전기적 포텐셜과 전기장을 결정하는 것이 소자의 특성을 좌우하게 된다.
한편, 소오스에서 드레인으로의 채널상의 전위가 높아져 단위 MOS의 채널에 강한 전계가 걸리게 되어 전계내의 전자들이 높은 에너지를 갖게 됨에 따라 핫 캐리어(hot carrer) 현상이 발생하여 문턱전압을 불안정하게 할 뿐만 아니라, 심각한 펀치쓰루(punch-through) 문제를 야기시켜 소자의 신뢰성을 저하시킨다. 이에 대하여 소오스 및 드레인의 구조를 변경시키거나 게이트와 접합 영역을 완전히 오버랩시키는 방법 등이 제시되었다.
그러나, 게이트와 접합영역이 완전히 오버랩 된 구조를 형성하는데 있어서 종래에는 공정이 복잡할 뿐만 아니라 신뢰성의 문제가 발생하여 실제 소자에 적용하기가 용이하지 못한 문제가 있었다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 비교적 단순한 공정으로 게이트와 소오스 및 드레인을 완전히 오버랩시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적인 공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 도핑되지 않은 비정질 실리콘막
5 : 도핑된 비정질 실리콘막 100 : 게이트
6 : 마스크 패턴 7a,7b : 소오스 및 드레인 영역
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 식각 선택도를 갖는 제1 및 제2도전막을 순차적으로 형성하는 단계; 상기 제2도전막 상에 소정의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 제2도전막을 제1식각하는 단계; 상기 마스크 패턴을 이용하여 상기 제1식각된 제2도전막의 양 측을 소정부분 제2식각하는 단계; 상기 마스크 패턴을 이용하여 상기 제1도전막 및 게이트 절연막을 제3식각하여 제2도전막과 제2도전막 하부에 소정의 돌출 부위를 갖는 제1도전막으로 이루어진 게이트를 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및, 상기 제2도전막 양 측의 돌출된 제1도전막 및 상기 기판에 고농도 불순물을 이온 주입하여 LDD 구조의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 식각선택도는 상기 제2식각에 대한 식각 선택도인 것을 특징으로 한다.
또한, 상기 제1도전막은 도핑되지 않은 비정질 실리콘막이고, 상기 제2도전막은 도핑된 비정질 실리콘막인 것을 특징으로 한다.
또한, 상기 제1 및 제3식각은 건식식각으로 진행하고, 상기 제2식각은 습식식각으로 진행하고, 상기 제2식각 시 상기 제2도전막 양 측은 1,000 내지 1,500Å 정도 식각하는 것을 특징으로 한다.
또한, 상기 소오스 및 드레인을 형성하는 단계에서 상기 이온 주입 공정은 이온 주입 에너지의 피크치가 상기 제1도전막의 돌출 부위 내에 존재하도록 실시하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 두 비정질 실리콘막을 습식 식각 선택도를 달리하도록 하여 계단형의 게이트를 형성하여 비교적 간단한 공정으로 게이트와 오버랩된 소오스 및 드레인 영역 구조를 갖는 소자를 형성할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적인 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소자간 분리를 위한 필드 산화막(2)이 형성된 반도체 기판(1) 상에 게이트 산화막(3)을 성장시킨다. 이어서, 게이트 산화막(3)상에 도핑되지 않은 비정질 실리콘막(4) 및 P가 도핑된 비정질 실리콘막(5)을 순차적으로 증착한다. 즉, 인-시튜(in-situ) 방식의 도핑된 폴리실리콘막 증착 장비를 이용하여 먼저 도핑되지 않는 비정질 실리콘막(4)을 450 내지 550Å의 두께로 증착하고, 그 상부에 도핑된 비정질 실리콘막(5)을 2,000 내지 3,000Å의 두께로 증착한다.
그리고 나서, 600 내지 700℃의 온도에서 50 내지 70분 동안 열처리를 진행하여 도핑된 비정질 실리콘막(5) : 도핑되지 않은 비정질(4)의 습식식각에 대한 식각선택도를 60 : 1 내지 80 : 1로 증가시킨다. 즉, 이러한 열처리는 두 비정질실리콘막(4,5)의 미세 구조 차이 및 도핑된 비정질 실리콘막(5)에서의 P원자의 활성화에 기인한다.
도 1b에 도시된 바와 같이, 도핑된 비정질 실리콘막(5)상에 포토리소그라피로 소정의 마스크 패턴(6)을 형성한다. 마스크 패턴(6)을 식각 마스크로하여 도핑된 비정질 실리콘막(5)을 건식식각 방식으로 소정의 시간동안 식각한다.
도 1c에 도시된 바와 같이, 마스크 패턴(6)을 식각마스크로하여 HNO3/CH3COOH/HF/DI 용액을 이용한 습식식각을 진행하여 도핑된 비정질 실리콘막(5)의 양 측을 각각 1,000 내지 1,500Å 정도로 식각한다. 즉, 상기 열처리 공정에 의해 증가된 두 비정질실리콘막(4,5)의 습식식각 선택도에 의해 도핑되지 않은 비정질 실리콘막(4)은 거의 식각되지 않게 된다.
도 1d에 도시된 바와 같이, 마스크 패턴(6)은 식각마스크로하여 도핑되지 않은 비정질실리콘막(4) 및 게이트 산화막(3)을 건식식각을 진행하여 패터닝하고, 공지된 방법으로 마스크 패턴(6)을 제거함으로써 계단형의 게이트(100)를 형성한다. 이어서, 소정의 열처리를 진행하여 식각에 대한 손상을 회복시킨다.
도 1e에 도시된 바와 같이, 기판(1)에 고농도 불순물 이온, 바람직하게는 As 이온을 이온 주입하고 소정의 열처리를 진행하여 게이트(100)와 오버랩된 LDD(Lightly Doped Drain) 구조의 소오스 및 드레인 영역(7a,7b)을 형성한다. 이때, 상기 이온 주입 공정 시 이온 주입 에너지의 피크값이 계단형인 게이트(100)의 도핑되지 않은 비정질 실리콘막(4) 패턴 측벽의 돌출 부분 내에 존재하도록 설정한다.
상기 실시예에 의하면, 두 비정질 실리콘막을 습식 식각 선택도를 달리하도록 하여 계단형의 게이트를 형성하여 비교적 간단한 공정으로 게이트와 오버랩된 소오스 및 드레인 영역 구조를 갖는 소자를 형성할 수 있으므로, 경비를 절감 및 수율 향상의 효과가 있다.
또한, 게이트와 소오스 및 드레인 영역이 완전히 오버랩된 소자를 제조하여 시리스 저항을 감소시켜 전류를 증가시킴으로써 소자의 동작 속도를 향상시킬 수 있을 뿐만 핫 캐리어 특성을 개선하여 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (18)

  1. 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 식각 선택도를 갖는 제1 및 제2도전막을 순차적으로 형성하는 단계; 상기 제 2 도전막 상에 소정의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 제2도전막을 제1식각하는 단계; 상기 마스크 패턴을 이용하여 상기 제1식각된 제2도전막의 양 측을 소정부분 제2식각하는 단계; 상기 마스크 패턴을 이용하여 상기 제1도전막 및 게이트 절연막을 제3식각하여 제2도전막과 제2도전막 하부에 소정의 돌출 부위를 갖는 제1도전막으로 이루어진 게이트를 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및, 상기 제2도전막 양 측의 돌출된 제1도전막 및 상기 기판에 고농도 불순물을 이온 주입하여 LDD 구조의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 식각선택도는 상기 제2식각에 대한 식각 선택도인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1 및 제2도전막은 비정질 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 제1도전막은 도핑되지 않은 비정질 실리콘막이고, 상기 제2도전막은 도핑된 비정질 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 도핑된 비정질 실리콘막은 P가 도핑된 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제4항에 있어서, 상기 도핑되지 않은 비정질 실리콘막과 상기 도핑된 비정실 실리콘막은 인 시튜 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 제1도전막의 두께는 450 내지 550Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서, 상기 제2도전막의 두께는 2,000 내지 3,000Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제4항에 있어서, 상기 제1 및 제2도전막은 소정의 열처리 공정을 통하여 식각 선택도를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 열처리 공정은 600 내지 700℃의 온도에서 50 내지 70분 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 제2도전막; 제1도전막의 식각 선택도는 60 : 1 내지 80 : 1인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제3항에 있어서, 상기 제1식각은 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제3항에 있어서, 상기 제2식각은 습식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 습식식각은 HNO3/CH3COOH/HF/DI 용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 제2식각 시 상기 제2도전막 양 측은 1,000 내지 1,500Å 정도 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제3항에 있어서, 상기 제3식각은 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제1항에 있어서, 상기 소오스 및 드레인을 형성하는 단계에서 상기 이온주입 공정은 이온 주입 에너지의 피크치가 상기 제1도전막의 돌출 부위 내에 존재하도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 불순물은 As인 것을 특징으로 하는 반도체 소자의 제조방법.
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