KR100225382B1 - 고전압 반도체 소자 및 그의 제조방법 - Google Patents

고전압 반도체 소자 및 그의 제조방법

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Abstract

본 발명은 계단 형태의 게이트 패턴을 통하여 접합영역을 형성하여 마스크 공정을 줄여 공정을 단순화함과 더불어 접합의 브레이크 다운 전압을 증가시킬 수 있는 고전압 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 고전압 반도체 소자는 소정의 소자 분리막이 구비된 반도체 기판; 소자 분리막 사이의 기판 상에 형성된 게이트 절연막; 게이트 절연막 상에 제1 내지 제3도전막이 순차적으로 적층됨과 더불어 제1 및 제2도전막과, 제3도전막이 소정의 계단 형태를 이루도록 형성된 게이트; 게이트 양 측의 기판 내에 형성됨과 더불어 게이트와 소정 부분 이격된 고농도 불순물 영역과, 게이트의 제1 또는 제2도전막 양 측의 기판 내에 형성됨과 더불어 상기 고농도 불순물 영역을 둘러싸는 저농도 불순물 영역과, 게이트의 제3도전막 양 측의 기판 내에 형성됨과 더불어 상기 게이트와 오버랩된 최저농도 불순물 영역으로 구성된 소오스 및 드레인의 접합영역을 포함하는 것을 특징으로 한다.

Description

고전압 반도체 소자 및 그의 제조방법
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 고전류를 구동하여 소자의 동작 속도를 향상시킬 수 있는 고전압 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 직접회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdowm Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 직접 인가되는 트랜지스터의 드레인에 있어서는 외부 시스템을 원활하게 동작할 수 있도록 하기 위하여, 드레인과 기판 사이의 펀치 쓰루(punch through) 전압과 상기 드레인과 웰(well) 사이의 브레이크 다운 전압이 상기 고전압보다 커야 한다. 따라서, 상기한 바와 같은 높은 브레이크 다운 전압을 얻기 위하여, 종래에는 드레인 하부에 드레인과 동일한 전도형의 저농도층을 갖는 구조로 소자를 형성하나 소자의 구조를 변경시켜 고전압을 구동할 수 있는 소자를 제조하였다.
그러나, 상기한 바와 같이 고전압 구동을 위하여 소자의 구조를 변경시킴에 따라 별도의 마스크 공정이 부가적으로 증가함에 따라 공정이 복잡해지는 문제가 있었다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 계단 형태의 게이트 패턴을 통하여 접합영역을 형성하여 마스크 공정을 줄여 공정을 단순화함과 더불어 접합의 브레이크 다운 전압을 증가시킬 수 있는 고전압 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 고전압 반도체 소자 및 그의 제조방법을 설명하기 위한 순차적인 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 절연막 4∼6 : 제1 내지 제3비정질 실리콘막
7 : 마스크 패턴 8 : n--불순물 영역
9 : n-불순물 영역 10 : n+불순물 영역
100 : 접합영역 200 : 게이트
상기 목적을 달성하기 위한 본 발명에 따른 고전압 반도체 소자는 소정의 소자 분리막이 구비된 반도체 기판; 상기 소자 분리막 사이의 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 제1 내지 제3도전막이 순차적으로 적층됨과 더불어 제1 및 제2도전막과, 상기 제3도전막이 소정의 계단 형태를 이루도록 형성된 게이트; 상기 게이트 양 측의 기판 내에 형성됨과 더불어 상기 게이트와 소정 부분 이격된 고농도 불순물 영역과, 상기 게이트의 제1 또는 제2도전막 양 측의 기판 내에 형성됨과 더불어 상기 고농도 불순물 영역을 둘러싸는 저농도 불순물 영역과, 상기 게이트의 제3도전막 양 측의 기판 내에 형성됨과 더불어 상기 게이트와 오버랩된 최저농도 불순물 영역으로 구성된 소오스 및 드레인의 접합영역을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 고전압 반도체 소자의 제조방법은 상부에 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 서로 다른 식각 선택도를 갖는 제1 내지 제3도전막을 순차적으로 형성하는 단계; 상기 제3 내지 제1도전막 패턴을 제1식각하여 상기 소자 분리막 사이의 게이트 예정 영역의 양 측 기판을 소정 부분을 노출시키는 단계; 상기 제1식각된 제2 및 제3도전막을 제2식각하여 상기 제1 내지 제3도전막을 소정의 계단 형태로 패터닝하는 단계; 상기 제3도전막 패턴 양측의 기판 내에 최저농도 불순물 영역과, 상기 제2도전막 패턴 양측의 기판내에 저농도 불순물 영역을 동시에 형성함과 더불어 상기 제1도전막 패턴 양 측의 기판내에 고농도 불순물 영역을 형성하여 소오스 및 드레인의 접합영역을 형성하는 단계; 및, 상기 제2도전막 패턴을 형태로 게이트 마스크를 이용하여 제3식각하여 상기 게이트 예정 영역 양 측의 도전막과 게이트 패턴의 제1도전막을 제거함으로써 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 식각 선택도는 상기 제2식각에 대한 식각 선택도인 것을 특징으로 하고, 상기 제1 내지 제3도전막은 인-시튜 방식으로 형성된 비정질 실리콘막인 것을 특징으로 한다.
또한, 상기 제1비정질 실리콘막은 도핑되지 않은 비정질 실리콘막이고, 상기 제2 및 제3비정질 실리콘막은 소정의 불순물이 서로 다른 농도로 도핑된 비정질 실리콘막인 것을 특징으로 한다.
또한, 상기 제1 및 제2식각은 동일한 식각 마스크를 이용하여 실시하는 것을 특징으로 한다.
또한, 상기 접합영역을 형성하는 단계는 상기 기판에 제1불순물 이온을 제1이온 주입하는 단계; 상기 기판에 제2불순물 이온을 제2이온 주입하는 단계를 포함하는 것을 여 최저농도 및 저농도 불순물 영역을 형성하는 단계; 및, 상기 불순물들의 활성화를 위하여 열처리하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1이온 주입 공정은 이온 주입 에너지의 피크값이 상기 계단형태로 패터닝된 제2도전막 패턴의 돌출 부분과 하부의 제1도전막 패턴이 접하는 영역 내에 존재하도록 실시하고, 상기 제2이온 주입 공정시 이온 주입 에너지를 상기 계단형태로 패터닝된 제1도전막 패턴을 투과하지 못하도록 설정하여 실시하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 소자의 소오스 및 드레인의 접합영역을 최저농도, 저농도, 고농도 불순물 영역의 구조로 형성함에 따라 접합의 브레이크 다운 전압을 증가시킴과 더불어 최저농도 불순물 영역이 게이트와 완전히 오버랩 시킴에 따라 전류 구동력을 증가시킬 수 있다. 또한, 계단형태로 패터닝된 도전막 패턴을 이용하여 이온 주입 공정을 진행함에 따라 마스크 공정을 줄일 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도이다.
먼저, 제1a도에 도시된 바와 같이, 소자간 분리를 위한 필드 산화막(2)이 형성된 반도체 기판(1) 상에 게이트 산화막(3)을 형성한다. 이어서, 게이트 산화막(3) 상에 도핑되지 않은 제1비정질 실리콘막(4)을 450 내지 550Å의 두께로 증착하고, 그 상부에 P가 1×1018내지 9×1018/㎤의 농도로 도핑된 제2비정질 실리콘막(5)을 600 내지 800Å의 두께로 형성하고, 제2비정질 실리콘막(5) 상에 P가 1×1020내지 9×1020의 농도로 도핑된 제3비정질 실리콘막(6)을 2,000 내지 3,000Å의 두께로 형성한다. 이때, 제1 내지 제3비정질 실리콘막(4∼6)은 인-시튜(in-situ) 방식의 도핑된 폴리실리콘막 증착 장비를 이용하여 형성한다.
그리고 나서, 제1 내지 제3비정질 실리콘막(4∼6)을 600 내지 700℃의 온도에서 50 내지 70분 동안 열처리를 진행하여 제1 내지 제3비정질 실리콘막(4∼6)의 습식식각 선택도를 증가시킨다. 즉, 상기 열처리에 의해 P가 도핑된 제2 및 제3비정질 실리콘막(5,6)의 불순물이 활성화되면서, 제1 내지 제3비정질 실리콘막(4∼6)의 습식 식각 선택도가 예컨대, 후속 습식각시 사용되는 HNO3/CH3COOH/HF/DI 용액에서 습식 식각 선택도가 60; 1 내지 80; 1로 증가된다.
제1b도에 도시된 바와 같이, 제3비정질 실리콘막(6) 상에 포토리소그라피로 소정의 마스크 패턴(7)을 형성한다. 그리고, 마스크 패턴(7)을 식각 마스크로하여 하부의 제3 및 제2비정질 실리콘막(6,5)과 제1비정질 실리콘막(4)을 건식식각하여 필드 산화막(2) 사이의 기판을 소정 부분 노출시킨다.
제1c도에 도시된 바와 같이, 마스크 패턴(7)을 식각 마스크로하여 HNO3/CH3COOH/HF/DI 용액을 이용한 습식식각을 소정 시간동안 진행하여 제1 내지 제3비정질 폴리실리콘막(4∼6)을 소정의 계단 형태로 패터닝한다. 즉, P의 도핑 정도에 따른 제2 및 제3비정질 실리콘막(5,6)의 서로 다른 습식식각 선택도로 인하여, 도핑되지 않는 제1비정질 실리콘막(4)은 식각되지 않고 제2 내지 제3비정질 실리콘막(5,6)이 서로 다른 식각 속도로 식각됨으로써 소정의 계단 형태로 제1 내지 제3비정질 실리콘막(4∼6)이 패터닝한다.
제1d도에 도시한 바와 같이, 공지된 방법으로 마스크 패턴(7)을 제거하고, 식각에 의한 손상을 회복하기 위하여 소정의 열처리 공정을 진행한다. 이어서, 기판(1)에 P 원자를 제1이온 주입하여 제3 및 제2비정질 실리콘막(6,5) 양 측의 기판(1) 내에 n--불순물 영역(8) 및 n-불순물 영역(9)을 각각 형성한다. 이때, 상기 제1이온 주입 공정은 이온 주입 에너지의 파크값이 제2비정질 실리콘막(5)의 돌출 부분과 하부의 제1비정질 실리콘막(4)이 접하는 부분(A) 내에 존재하도록 설정하여 실시함으로써, 계단 형태의 제1 내지 제3비정질 폴리실리콘막(4∼6)에 의해 기판(1) 내로 주입되는 불순물 이온이 다른 농도로 형성된다.
그리고 나서, 기판(1) 내에 고농도의 As 이온을 제2이온 주입하여 제1비정질 실리콘막(4) 양 측에 n+불순물 영역(10)을 형성한다. 이때, 제2이온 주입 공정시 이온 주입 에너지를 제1비정질 폴리실리콘막(4)을 투과하지 못하도록 설정하여 실시함으로써, n+불순물 영역(10)이 n--및 n-불순물 영역(8,9)에 의해 둘러싸인 형태가 되도록 한다. 이어서, 불순물들의 활성화를 위하여 열처리를 진행하여 n--불순물 영역(8)이 제2비정질 실리콘막(5)과 오버랩되는 소오스 및 드레인 접합영역(100)을 완성한다.
제1e도에 도시된 바와 같이, 실제 모스 트랜지스터 게이트 패턴을 형성하기 위하여 소정의 게이트 마스크를 사용하여 건식식각하며 게이트 길이는 제2비정질 실리콘막(5)의 길이만큼 되게 한다. 이렇게 하여 게이트(200)를 형성한다.
상기 실시예에 의하면, 트랜지스터의 소오스 및 드레인의 접합영역을 n--, n-, n+의 구조로 형성함에 따라 접합의 브레이크 다운 전압을 증가시킬 수 있을 뿐만 아니라, n--불순물 영역을 게이트와 완전히 오버랩시킴으로써 전류 구동력을 증가시켜 소자의 동작 속도를 향상시킬 수 있다. 또한, 소정의 계단 형태로 패터닝한 비정질 실리콘막을 이용하여 이온 주입 공정을 진행함에 따라 마스크 공정을 줄일 수 있으므로 원자 절감의 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (33)

  1. 소정의 소자 분리막이 구비된 반도체 기판; 상기 소자 분리막 사이의 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 제1 내지 제3도전막이 순차적으로 적층됨과 더불어 제1 및 제2도전막과, 상기 제3도전막이 소정의 계단 형태를 이루도록 형성된 게이트; 상기 게이트 양 측의 기판 내에 형성됨과 더불어 상기 게이트와 소정 부분이격된 고농도 불순물 영역과, 상기 게이트의 제1 또는 제2도전막 양 측의 기판내에 형성됨과 더불어 상기 고농도 불순물 영역을 둘러싸는 저농도 불순물 영역과, 상기 게이트의 제3도전막 양 측의 기판 내에 형성됨과 더불어 상기 게이트와 오버랩된 최저농도 불순물 영역으로 구성된 소오스 및 드레인의 접합영역을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  2. 제1항에 있어서, 상기 제1 내지 제3도전막은 비정직 실리콘막인 것을 특징으로 하는 고전압 반도체 소자.
  3. 제2항에 있어서, 상기 제1비정질 실리콘막은 도핑되지 않은 비정질 실리콘막이고, 상기 제2 및 제3비정질 실리콘막은 소정의 불순물이 서로 다른 농도로 도핑된 비정질 실리콘막인 것을 특징으로 하는 고전압 반도체 소자.
  4. 제3항에 있어서, 상기 제1비정질 실리콘막의 두께는 450 내지 550Å인 것을 특징으로 하는 고전압 반도체 소자.
  5. 제3항에 있어서, 상기 제2 및 제3비정질 실리콘막은 P가 서로 다른 농도로 도핑된 비정질 실리콘막인 것을 특징으로 하는 고전압 반도체 소자.
  6. 제5항에 있어서, 상기 제2비정질 실리콘막에 도핑된 P의 농도는 1×1018내지 9×1018/㎤인 것을 특징으로 하는 고전압 반도체 소자.
  7. 제6항에 있어서, 상기 제2비정질 실리콘의 두께는 600 내지 800Å인 것을 특징으로 하는 고전압 반도체 소자.
  8. 제5항에 있어서, 상기 제3비정질 실리콘막에 도핑된 P의 농도는 1×1020내지 9×1020/㎤인 것을 특징으로 하는 고전압 반도체 소자.
  9. 제8항에 있어서, 상기 제3비정질 실리콘막의 두께는 2,000 내지 3,000Å인 것을 특징으로 하는 고전압 반도체 소자.
  10. 상부에 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 서로 다른 식각 선택도를 갖는 제1 내지 제3도전막을 순차적으로 형성하는 단계; 상기 제3 내지 제1도전막 패턴을 제1식각하여 상기 소자 분리막 사이의 게이트 예정 영역의 양 측 기판을 소정 부분을 노출시키는 단계; 상기 제1식각된 제2 및 제3도전막을 제2식각하여 상기 제1 내지 제3도전막을 소정의 계단 형태로 패터닝하는 단계; 상기 제3도전막 패턴 양 측의 기판 내에 최저농도 불순물 영역과, 상기 제2도전막 패턴 양 측의 기판 내에 저농도 불순물 영역을 동시에 형성함과 더불어 상기 제1도전막 패턴 양 측의 기판 내에 고농도 불순물 영역을 형성하여 소오스 및 드레인의 접합영역을 형성하는 단계; 및, 상기 제2도전막 패턴의 형태로 게이트 마스크를 이용하여 제3식각하여 상기 게이트 예정 영역 양 측의 도전막과 게이트 패턴의 제1도전막을 제거함으로써 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 식각 선택도는 상기 제2식각에 대한 식각 선택도인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  12. 제10항에 있어서, 상기 제1 내지 제3도전막은 비정질 실리콘막인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 제1 내지 제3비정질 실리콘막은 인-시튜 방식으로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 제1비정질 실리콘막은 도핑되지 않은 비정질 실리콘막이고, 상기 제2 및 제3비정질 실리콘막은 소정의 불순물이 서로 다른 농도로 도핑된 비정질 실리콘막인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 제1비정질 실리콘막은 450 내지 550Å의 두께로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  16. 제14항에 있어서, 상기 제2 및 제3비정질 실리콘막은 P가 서로 다른 농도로 도핑된 비정질 실리콘막인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 제2비정질 실리콘막에 도핑된 P의 농도는 1×1018내지 9×1018/㎤인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 제2비정질 실로콘막은 600 내지 800Å의 두께로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  19. 제16항에 있어서, 상기 제3비정질 실리콘막에 도핑된 P의 농도는 1×1020내지 9×1020/㎤인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  20. 제19항에 있어서, 상기 제3비정질 실리콘막은 2,000 내지 3,000Å의 두께로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  21. 제14항에 있어서, 상기 제1 내지 제3비정질 폴리실리콘막은 소정의 열처리 공정을 통하여 식각 선택도를 갖는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  22. 제21항에 있어서, 상기 열처리 공정은 600 내지 700℃의 온도에서 50 내지 70 분 동안 진행하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  23. 제22항에 있어서, 상기 제1 내지 제3비정질 실리콘막의 식각 선택도는 60; 1 내지 80; 1인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  24. 제10항에 있어서, 상기 제1 및 제2식각은 동일한 식각 마스크를 이용하여 실시하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  25. 제10항에 있어서, 상지 제1식각은 건식식각으로 진행하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  26. 제10항에 있어서, 상기 제2식각은 습식식각으로 진행하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  27. 제26항에 있어서, 상기 습식식각은 HNO3/CH3COOH/HF/DI 용액을 이용하여 실시하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  28. 제10항에 있어서, 상기 접합영역을 형성하는 단계는 상기 기판에 제1불순물 이온을 제1이온 주입하는 단계; 상기 기판에 제2불순물 이온을 제2이온 주입하는 단계를 포함하는 것을 여 최저농도 및 저농도 불순물 영역에 형성하는 단계; 및, 상기 불순물들의 활성화를 위하여 열처리하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  29. 제28항에 있어서, 상기 제1이온 주입 공정은 이온 주입 에너지의 피크값이 상기 계단 형태로 패터닝된 제2도전막 패턴의 돌출 부분과 하부의 제1도전막 패턴이 접하는 영역 내에 존재하도록 실시하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  30. 제29항에 있어서, 상기 제1불순물은 P인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  31. 제28항에 있어서, 상기 제2이온 주입 공정시 이온 주입 에너지를 상기 계단형태로 패터닝 된 제1도전막 패턴을 투과하지 못하도록 설정하여 실시하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  32. 제31항에 있어서, 상기 제2불순물은 As인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  33. 제10항에 있어서, 상기 제3식각은 건식식각으로 진행하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
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