KR100244413B1 - 반도체소자의소오스/드레인형성방법 - Google Patents
반도체소자의소오스/드레인형성방법 Download PDFInfo
- Publication number
- KR100244413B1 KR100244413B1 KR1019930030771A KR930030771A KR100244413B1 KR 100244413 B1 KR100244413 B1 KR 100244413B1 KR 1019930030771 A KR1019930030771 A KR 1019930030771A KR 930030771 A KR930030771 A KR 930030771A KR 100244413 B1 KR100244413 B1 KR 100244413B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- ion implantation
- forming
- spacer
- drain
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- 230000000694 effects Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 238000005406 washing Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 기판(1)상에 피드산화막(2), 게이트 산화막(3), 게이트 폴리실리콘 패턴(4)을 차례로 형성하는 단계, 웨이퍼 전체구조 상부에 제1산화막(5)과, 비정질 실리콘막(6)을 차례로 형성한후 저농도 이온주입영역(7) 형성을 위한 이온주입을 실시하는 단계, 웨이퍼 전체구조 상부에 스페이서 형성용 제2산화막을 형성하고 다시 제2산화막을 전면식각하여 산화막 스페이서(8)를 형성하는 단계, 고농도 이온주입을 통하여 LDD(Lightly Doped Drain)구조의 소오스/ 드레인(7,9) 영역을 완성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소오스/드레인 형성 방법에 관한 것으로, 얕은 접합 깊이(Shallow junction depth)의 이온주입영역을 얻을 수 있어 소자의 고집적화를 앞당기며, 부수적으로는 스페이서를 형성한 후 불순물을 제거하기 위한 여러가지 세정(celeaning)이 비정질 실리콘층이 존재하기 때문에 적용가능하다. 또 셀(cell) 지역에서는 지금까지는 스페이서 식각후에 산화막이 남아있지 않았기 때문에 생기는 식각이나 이온주입시의 기판 손상을 방지하여 소자의 특성을 개선하는 효과도 있다.
Description
제1a도 내지 제1c도는 본 발명의 실시예에 따른 트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트 폴리실리콘 패턴
5 : 산화막 6 : 비정질 실리콘
7 : 저농도 이온주입영역 8 : 산화막 스페이서
9 : 고농도 이온주입영역
본 발명은 반도체 제조공정중 소오스/드레인 형성 방법에 관한 것으로, 특히 얕은 접합 깊이(Shallow junction depth)를 갖는 반도체 소자의 소오스/드레인 형성 방법에 관한 것이다.
종래에는 트랜지스터 제조시 게이트 폴리실리콘 패턴을 형성한 후 LDD(Lightly Doped Drain)구조를 형성하기 위해 산화막 스페이서(spacer) 기술을 이용한다.
그리고, 소자가 점차 고집적화 되면서 게이트 산화막 두께가 얇아지고 또 소오스/ 드레인 영역인 접합 깊이(Junction depth)가 얕아지고 있다.
그러므로, 얕은 접합 깊이 (Shallow junction depth)를 얻기 위해서는 기존의 고농도 이온주입시(N+S/D Implant) 에너지를 더욱 낮추어야 하고 또한 이온주입시 필요한 스크린 산화막의 두께가 작으면서도 균일(uniformity) 해야 한다.
그러나, 게이트 산화막의 두께가 얇아지면서 게이트 폴리실리콘 식각후의 남는 산화막의 균일도가 점점 나빠지고 더욱 문제점이 된 것은 스페이서 식각 공정에서 인 라인 두께 모니터링이되는 주변(peri) 지역에서 산화막을 남아겨도 셀 지역에서는 산화막이 남아있지 않아 기판에 손상(damage)을 가하는 문제점까지 발생하는 경우가 많아 접합누설(junction Leakage) 등에 나쁜 영향을 미친다.
따라서, 본 발명은 산화막과 식각선택비가 뛰어난 비정질(amorphous) 실리콘막을 사용하여 스페이서 식각시 스크린(screen)용 산화막의 손상을 방지하여 얕은 접합 깊이(Shallow junction depth)의 이온주입영역을 얻는 반도체 소자의 소오스/드레인 형성 방법을 제공함을 그 목적으로 한다.
상기 목적을 당성하기 위하여 안출된 본 발명은 반도체 기판상에 필드산화막, 게이트 산화막, 게이트 폴리실리콘 패턴을 차례로 형성하는 단계, 웨이퍼 전체구조 상부에 제1산화막과, 비정질 실리콘막을 차례로 형성한후 저농도 이온주입영역 형성을 위한 이온주입을 실시하는 단계, 웨이퍼 전체구조 상부에 스페이서 형성용 제2산화막을 형성하고 다시 제2산화막을 전면식각하여 산화막 스페이서를 형성하는 단계, 고농도 이온주입을 통하여 LDD 구조의 소오스/ 드레인 영역을 완성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면 제1a도 내지 제1d도를 참조하여 상세히 설명한다.
제1a도 내지 제1c도는 본 발명의 실시예에 따른 트랜지스터 제조 공정도로서, 도면에서 1은 반도체 기판, 2는 필드산화막, 3은 게이트 산화막, 4는 게이트 폴리실리콘 패턴, 5는 열산화막, 6은 비정질 실리콘, 7은 저농도 이온주입영역, 8은 산화막 스페이서, 9는 고농도 이온주입영역을 각각 나타낸다.
제1a도는 반도체 기판(1)상에 소자분리를 위한 필드산화막(2)을 형성하고 게이트 산화막 및 폴리실리콘을 차례로 증착한 다음에 마스크 및 식각 공정을 통하여 게이트 산화막(3), 게이트 폴리실리콘 패턴(4)을 형성한 상태이다.
이어서, 제1b도와 같이 웨이퍼 전체구조 상부에 폴리실리콘의 식각후의 식각 손상 보호 목적 및 스크린용 산화막(5)과, 비정질 실리콘막(6)을 각각 50∼70Å, 100∼300Å 두께로 순서적으로 형성한다. 그리고 저농도 이온주입을 통하여 저농도 이온주입영역(N-,7)을 형성한다. 이때 증착되는 비정질 실리콘막(6)은 이후의 공정인 스페이서 형성시 산화막과 비정질 실리콘막(6) 간의 높은 식각 선택비(selectivity)를 이용하기 위한 것으로 스페이서 형성후에도 균일한 스크린용 층이 남아있게 되어 일정한 깊이의 접합을 만들게 된다.
계속해서, 웨이퍼 전체구조 상부에 스페이서 형성용 산화막을 형성하고 다시 전면식각하여 산화막 스페이서(8)를 형성하고 고농도 이온주입을 통하여 LDD(Lightly Doped Drain)구조의 소오스/ 드레인(7,9) 영역을 완성한다.
상기 설명과 같이 이루어지는 본 발명은 얕은 접합 깊이(Shallow junction depth)의 이온주입영역을 얻을 수있어 소자의 고집적화를 앞당기며, 부수적으로는 스페이서를 형성한 후 불순물을 제거하기 위한 여러가지 세정(cleaning)이 폴리실리콘 식각후의 측면 부위에서 드러나는 게이트 산화막을 비정질 실리콘층이 존재하기 때문에 적용가능하다. 또 셀(cell) 지역에서는 지금까지는 스페이서 식각후에 산화막이 남아있지 않았기 때문에 생기는 식각이나 이온주입시의 기판 손상을 방지하여 소자의 특성을 개선하는 효과도 있다.
Claims (1)
- 반도체 소자의 소오스/드레인 형성 방법에 있어서, 반도체 기판(1)상에 필드산화막(2), 게이트 산화막(3), 게이트 폴리실리콘 패턴(4)을 차례로 형성하는 단계, 웨이퍼 전체구조 상부에 제1산화막(5)과, 비정질 실리콘막(6)을 차례로 형성한후 저농도 이온주입영역(7) 형성을 위한 이온주입을 실시하는 단계, 웨이퍼 전체구조 상부에 스페이서 형성용 제2산화막을 형성하고 다시 제2산화막을 전면식각하여 산화막 스페이서(8)를 형성하는 단계, 고농도 이온주입을 통하여 LDD(Lightly Doped Drain)구조의 소오스/ 드레인(7,9) 영역을 완성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소오스/드레인 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030771A KR100244413B1 (ko) | 1993-12-29 | 1993-12-29 | 반도체소자의소오스/드레인형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030771A KR100244413B1 (ko) | 1993-12-29 | 1993-12-29 | 반도체소자의소오스/드레인형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021269A KR950021269A (ko) | 1995-07-26 |
| KR100244413B1 true KR100244413B1 (ko) | 2000-02-01 |
Family
ID=19373757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930030771A KR100244413B1 (ko) | 1993-12-29 | 1993-12-29 | 반도체소자의소오스/드레인형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100244413B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8004023B2 (en) | 2007-01-26 | 2011-08-23 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414231B1 (ko) * | 2001-06-30 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1993
- 1993-12-29 KR KR1019930030771A patent/KR100244413B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8004023B2 (en) | 2007-01-26 | 2011-08-23 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021269A (ko) | 1995-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0771021A2 (en) | Transistor fabrication method | |
| JP2847490B2 (ja) | トランジスタの製造方法 | |
| KR100244413B1 (ko) | 반도체소자의소오스/드레인형성방법 | |
| KR940012493A (ko) | 집적 회로 제조 방법 | |
| KR100559572B1 (ko) | 살리사이드를 갖는 반도체 소자 제조 방법 | |
| KR100225382B1 (ko) | 고전압 반도체 소자 및 그의 제조방법 | |
| KR20050071020A (ko) | 모스 전계효과 트랜지스터의 제조 방법 | |
| KR100209229B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR100215871B1 (ko) | 반도체 소자의 제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100784063B1 (ko) | 박막 트랜지스터의 구조 및 제조 방법 | |
| KR100443519B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100438666B1 (ko) | 전계효과트랜지스터제조방법 | |
| KR100905182B1 (ko) | 반도체 소자 형성 방법 | |
| KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
| KR101004813B1 (ko) | 트랜지스터 제조 방법 | |
| KR100252767B1 (ko) | 반도체장치 및 그제조방법 | |
| KR100313090B1 (ko) | 반도체장치의 소오스/드레인 형성방법 | |
| KR0182918B1 (ko) | 모스 트랜지스터의 엘디디 구조의 제조 방법 | |
| KR0172832B1 (ko) | 반도체소자 제조방법 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR19990005216A (ko) | 트랜지스터의 스페이서 제조 방법 | |
| KR20050064329A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR20030002441A (ko) | 트랜지스터 형성방법 | |
| KR20010084074A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071025 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |