KR100678476B1 - 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들 - Google Patents

씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들 Download PDF

Info

Publication number
KR100678476B1
KR100678476B1 KR1020050033257A KR20050033257A KR100678476B1 KR 100678476 B1 KR100678476 B1 KR 100678476B1 KR 1020050033257 A KR1020050033257 A KR 1020050033257A KR 20050033257 A KR20050033257 A KR 20050033257A KR 100678476 B1 KR100678476 B1 KR 100678476B1
Authority
KR
South Korea
Prior art keywords
gate
patterns
silicon
pattern
impurity
Prior art date
Application number
KR1020050033257A
Other languages
English (en)
Other versions
KR20060110985A (ko
Inventor
하대원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050033257A priority Critical patent/KR100678476B1/ko
Priority to US11/379,432 priority patent/US7557403B2/en
Publication of KR20060110985A publication Critical patent/KR20060110985A/ko
Application granted granted Critical
Publication of KR100678476B1 publication Critical patent/KR100678476B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B25/00—Alarm systems in which the location of the alarm condition is signalled to a central station, e.g. fire or police telegraphic systems
    • G08B25/006—Alarm destination chosen according to type of event, e.g. in case of fire phone the fire service, in case of medical emergency phone the ambulance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q50/00—Systems or methods specially adapted for specific business sectors, e.g. utilities or tourism
    • G06Q50/10—Services
    • G06Q50/26—Government or public services
    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B25/00—Alarm systems in which the location of the alarm condition is signalled to a central station, e.g. fire or police telegraphic systems
    • G08B25/01—Alarm systems in which the location of the alarm condition is signalled to a central station, e.g. fire or police telegraphic systems characterised by the transmission medium
    • G08B25/014—Alarm signalling to a central station with two-way communication, e.g. with signalling back
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Abstract

씬 바디(Thin Body)의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들을 제공한다. 상기 트랜지스터들 및 그 형성방법들은 서로 다른 불순물 이온 농도들을 각각 갖는 게이트 실리콘 패턴들을 사용해서 반도체 메모리 장치의 전류 구동 능력을 향상시킬 수 있는 방안을 제공한다. 이를 위해서, 반도체 기판으로부터 돌출하는 활성 영역을 형성한다. 상기 활성 영역에 불순물 확산 영역이 배치된다. 상기 활성 영역상에 차례로 적층된 게이트 절연 패턴 및 게이트 패턴을 형성한다. 이때에, 상기 게이트 패턴은 서로 다른 불순물 이온 농도들을 각각 갖는 게이트 실리콘 패턴들로 구성된다.
반도체 기판, 활성 영역, 게이트 패턴.

Description

씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들{Double Gate Transistors Having At Least Two Gate Silicon Patterns On Active Region Formed In Thin Body And Methods Of Forming The Same}
도 1 은 본 발명에 따른 반도체 메모리 장치를 보여주는 배치도이다.
도 2 및 도 3 은 각각이 도 1 의 절단선들 Ｉ-Ｉ' 및 Ⅱ-Ⅱ' 를 따라 취해서 트랜지스터를 보여주는 단면도들이다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18 은 각각이 도 1 의 절단선 Ｉ-Ｉ' 를 따라 취해서 트랜지스터의 형성방법을 설명해주는 단면도들이다.
도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19 는 각각이 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 트랜지스터의 형성방법을 설명해주는 단면도들이다.
본 발명은 반도체 메모리 장치의 트랜지스터들 및 그 형성방법들에 관한 것으로서, 상세하게는, 씬 바디(Thin Body)의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들에 관한 것이다.
최근에, 반도체 메모리 장치는 수평채널의 트랜지스터보다 집적도가 뛰어난 수직채널의 트랜지스터를 이용해서 제작되고 있다. 상기 수직채널의 트랜지스터는 반도체 기판으로부터 돌출된 활성 영역의 측면들 및 그 영역의 상면과 이루는 3 차원적인 전계 효과를 사용해서 구동한다. 상기 반도체 기판으로부터 돌출된 활성 영역은 수직채널의 트랜지스터에서 씬 바디(Thin Body)의 활성 영역이라고 일컬어질 수 있다. 이에 반해서, 상기 수평채널의 트랜지스터는 반도체 기판의 활성 영역의 상면과 이루는 2 차원적인 전계 효과를 사용해서 구동시킬 수 있다. 상기 수평채널의 트랜지스터는 구조상 활성 영역의 측면들을 이용할 수 없다. 따라서, 상기 수직채널의 트랜지스터는 활성 영역의 측면들을 이용해서 수평채널의 트랜지스터대비 채널의 길이를 더 늘릴 수 있다. 이는 수직채널의 트랜지스터에서 활성 영역의 상면의 폭을 수평채널의 트랜지스터보다 더 줄일 수 있는 공정 마진을 준다. 이를 통해서, 상기 수직채널의 트랜지스터는 활성 영역 및 그 영역에 인접한 활성 영역 사이의 간격을 수평채널의 트랜지스터대비 줄여서 반도체 메모리 장치의 집적도를 증가시킬 수 있다.
그러나, 상기 반도체 메모리 장치의 집적도를 증가시키면서, 상기 수직채널의 트랜지스터는 수평채널의 트랜지스터와 동일한 채널길이 및 채널폭을 가지고 수평채널의 트랜지스터와 동일한 문턱전압을 계속해서 유지할 수 없다. 왜냐하면, 상기 수직채널의 트랜지스터는 반도체 메모리 장치의 집적도를 증가시키기 위해서 단 방향으로 활성 영역의 상면의 폭을 감소시켜야 하기 때문이다. 상기 활성 영역의 상면의 폭의 감소는 수직채널의 트랜지스터에서 활성 영역을 3 차원적으로 한정하 는 씬 바디의 두께를 줄인다. 상기 씬 바디의 두께가 줄어들면, 상기 수직채널의 트랜지스터는 구동 동안 활성 영역의 서로 마주보는 측면들로부터 형성된 정션 디플리이션들을 만나게 해서 쇼트 채널 효과를 일으킨다. 상기 수직채널의 트랜지스터는 쇼트 채널 효과 때문에 원하는 문턱 전압을 쉽게 가질 수 없다.
한편, "전계 효과 트랜지스터 및 그 제조 방법" 이 미국특허공개공보 제 2005/0029583 호(U.S PATENT PUBLICATION No. 2005/0029583)에 마틴 팝(Martin Popp) 등에 의해 개시된 바 있다.
상기 미국특허공개공보 제 2005/0029583 호에 따르면, 이 트랜지스터 및 그 제조방법은 반도체 기판에 수직으로 연결된 웹 타입(Web-type)의 활성 반도체 영역(Active Semiconductor Region)들을 포함한다. 상기 활성 반도체 영역들은 측면들 및 상면들을 갖도록 형성된다. 그리고, 상기 활성 반도체 영역들의 측면들 및 상면들 상에 제 1 및 제 2 게이트 옥사이드 막들이 각각 배치된다. 상기 제 1 및 제 2 게이트 옥사이드 막들 상에 제 1 및 제 2 게이트 전극들이 각각 형성된다. 이때에, 상기 제 1 게이트 전극은 제 1 게이트 옥사이드 막 상에 형성된다. 상기 제 2 게이트 전극은 제 2 게이트 옥사이드 막 상에 배치되어서 상기 제 1 게이트 전극을 덮는다.
그러나, 상기 제 1 및 제 2 게이트 전극들은 활성 반도체 영역들의 폭들의 감소에 따라서 트랜지스터의 문턱전압이 계속적으로 낮아지는 것을 막을 수 없다. 왜냐하면, 상기 트랜지스터는 구동 동안 활성 영역의 서로 마주보는 측면들로부터 형성된 정션 디플리이션들을 만나게 해서 쇼트 채널 효과를 일으키기 때문이다. 상 기 쇼트 채널 효과를 방지하기 위해서, 상기 활성 반도체 영역에 불순물 이온들이 배치될 수 있다. 이때에, 상기 트랜지스터는 구동 동안 불순물 이온들 때문에 전하의 모빌러티를 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 씬 바디(Thin Body)의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 어레이 영역 내 씬 바디(Thin Body)의 활성 영역 상에 서로 다른 결정 구조들의 게이트 실리콘 패턴들이 차례로 적층된 더블 게이트 트랜지스터들을 갖는 반도체 메모리 장치들 및 그 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 씬 바디(Thin Body)의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터 및 그 트랜지스터를 갖는 메모리 반도체 장치과 함께 그들의 형성방법들을 제공하는데 있다.
이 더블 게이트 트랜지스터는 반도체 기판으로부터 돌출된 활성 영역을 포함한다. 상기 활성 영역 상에 게이트 패턴이 배치된다. 상기 게이트 패턴은 차례로 적층된 적어도 두 개의 게이트 실리콘 패턴들로 구성된다. 상기 게이트 실리콘 패턴들은 각각이 서로 다른 결정 구조들을 갖는다. 상기 게이트 패턴 아래에 게이트 절연 패턴이 위치된다. 상기 게이트 절연 패턴은 활성 영역의 측면들의 일부 및 그 영역의 상면 상에 덮인다.
상기 반도체 메모리 장치는 셀 어레이 영역을 갖는 반도체 기판을 포함한다. 상기 셀 어레이 영역에 활성 영역들이 배치된다. 상기 활성 영역들은 셀 어레이 영역의 소자 분리막의 상면보다 높게 위치하도록 반도체 기판으로부터 돌출된다. 상기 활성 영역들에 게이트 패턴들이 각각 배치된다. 상기 게이트 패턴들의 각각은 차례로 적층된 적어도 두 개의 게이트 실리콘 패턴들로 구성된다. 상기 게이트 실리콘 패턴들은 각각이 서로 다른 결정 구조들을 갖는다. 상기 게이트 패턴들 아래에 게이트 절연 패턴들이 각각 배치된다. 상기 게이트 절연 패턴들은 활성 영역들의 측면들의 일부 및 그 영역들의 상면들 상에 덮인다.
상기 더블 게이트 트랜지스터의 형성방법은 반도체 기판으로부터 돌출하는 활성 영역을 형성하는 것을 포함한다. 상기 활성 영역에 불순물 확산 영역을 형성한다. 상기 활성 영역 상에 차례로 적층된 게이트 절연 패턴 및 게이트 패턴을 형성한다. 상기 게이트 패턴 및 게이트 절연 패턴은 활성 영역을 가로질러서 달리도록 형성한다. 상기 게이트 패턴은 서로 다른 결정 구조들을 각각 가지고 그리고 더불어서 서로 다른 불순물 이온 농도들을 가지도록 차례로 적층된 적어도 두 개의 게이트 실리콘 패턴들로 형성한다. 그리고, 상기 게이트 절연 패턴은 활성 영역의 측면들의 일부 및 상면을 덮도록 형성한다.
상기 반도체 메모리 장치의 형성방법은 셀 어레이 영역의 반도체 기판에 소자 분리막을 형성하는 것을 포함한다. 상기 소자 분리막은 활성 영역들을 한정해서 상기 활성 영역들의 상면들 및 측벽들을 노출시키도록 형성한다. 상기 소자 분리막 아래의 반도체 기판 그리고 활성 영역들에 불순물 확산 영역들을 각각 형성한다. 상기 활성 영역들을 가로질러서 달리도록 차례로 적층된 게이트 절연 패턴들 및 게이트 패턴들을 형성한다. 상기 게이트 패턴들의 각각은 서로 다른 결정 구조들을 각각 가지고 그리고 더불어서 서로 다른 불순물 이온 농도들을 가지도록 차례로 적층된 적어도 두 개의 게이트 실리콘 패턴들로 형성한다.
본 발명에 따른 더블 게이트 트랜지스터 및 반도체 메모리 장치를 첨부된 참조 도면들을 참조해서 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 반도체 메모리 장치를 보여주는 배치도이고, 그리고 도 2 및 도 3 은 각각이 도 1 의 절단선들 Ｉ-Ｉ' 및 Ⅱ-Ⅱ' 를 따라서 트랜지스터를 보여주는 단면도들이다.
도 1 내지 도 3 을 참조하면, 셀 어레이 영역(5)을 갖는 반도체 기판에 소자 분리막(20)이 배치된다. 상기 소자 분리막(20)은 활성 영역(25)들을 한정한다. 그리고, 상기 소자 분리막(20)은 활성 영역(25)들의 측면들의 일부 및 상면들을 노출하도록 반도체 기판(10)에 배치되는 것이 바람직하다. 따라서, 상기 활성 영역(25)들의 상면들은 소자 분리막(20)의 상면보다 높게 위치한다. 상기 반도체 기판(10)은 P 형의 불순물 이온들을 갖는다.
상기 활성 영역(25)들 상에 게이트 패턴(68)들이 배치된다. 상기 게이트 패턴(68)들은 활성 영역(25)들을 가로질러서 달리도록 배치된다. 상기 게이트 패턴(68)들의 각각은 차례로 적층된 게이트 실리콘 패턴들(53, 55) 및 게이트 캐핑 패턴(57)으로 구성된다. 상기 게이트 캐핑 패턴(57)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(Si3N4)이다. 상기 게이트 실리콘 패턴들(53, 55)은 각각이 서로 다른 결정 구조들을 갖는다. 상기 게이트 실리콘 패턴들(53, 55)은 각각이 서로 다른 두께들을 갖는다. 그리고, 상기 게이트 실리콘 패턴들(53, 55)은 P 형의 불순물 이온들을 갖는 것이 바람직하다.
상기 게이트 패턴(68)들 아래에 게이트 절연 패턴(51)들이 각각 배치된다. 상기 게이트 절연 패턴(51)들의 각각은 실리콘 옥사이드 막(SiO2 Layer), 실리콘 옥시 나이트라이드 막(SiXOYNZ) 또는 실리콘 나이트라이드 막(Si3N4 Layer)인 것이 바람직하다. 상기 게이트 절연 패턴(51)들은 활성 영역(25)들의 측면들의 일부 및 그 영역들의 상면들 상에 덮인다.
한편, 상기 게이트 패턴(68)들 내 게이트 실리콘 패턴들(53, 55)을 좀 더 설명하면, 상기 게이트 절연 패턴(51)들과 접촉하는 게이트 실리콘 패턴(53)들의 불순물 이온 농도들은 게이트 절연 패턴(51)들의 상부에 위치하는 게이트 실리콘 패턴(55)들의 불순물 이온 농도들 보다 작은 것이 바람직하다. 또한, 상기 게이트 절연 패턴(51)들과 접촉하는 게이트 실리콘 패턴(53)들은 비정질 구조로 이루어지는 것이 바람직하다. 상기 게이트 절연 패턴(51)들의 상부에 위치하는 게이트 실리콘 패턴(55)들은 다결정 구조로 이루어지는 것이 바람직하다.
상기 소자 분리막(20) 아래의 반도체 기판(10) 그리고 활성 영역(25)들에 불순물 확산 영역들(34, 38)이 배치될 수 있다. 상기 불순물 확산 영역들(34, 38)은 각각이 서로 다른 불순물 이온 농도들을 갖는다. 상기 활성 영역(25)들의 불순물 확산 영역(34)들의 불순물 이온 농도는 반도체 기판(10)의 불순물 확산 영역(38)의 불순물 이온 농도보다 작은 것이 바람직하다. 상기 불순물 확산 영역들(34, 38)의 각각은 P 형의 불순물 이온들을 갖는다. 상기 불순물 확산 영역들(34, 38)의 불순물 이온 농도들은 게이트 절연 패턴(51)들 상의 게이트 실리콘 패턴들(53, 55)의 불순물 이온 농도들보다 작은 것이 바람직하다.
상기 게이트 패턴(68)들의 측벽들에 게이트 스페이서(80)들이 각각 배치될 수 있다. 상기 게이트 스페이서(80)들은 실리콘 나이트라이드 막 또는 실리콘 옥사이드 막인 것이 바람직하다. 상기 게이트 패턴(68)들 및 게이트 스페이서(80)들과 각각 중첩하는 불순물 제 1 및 제 2 영역들(75, 95)이 배치될 수 있다. 상기 불순물 제 1 및 제 2 영역들(75, 95)은 N 형의 불순물 이온들을 갖는다. 상기 불순물 제 1 및 제 2 영역들(75, 95)은 각각이 트랜지스터의 소오스 및 드레인 영역들이다.
상기 게이트 패턴(68)들 및 게이트 스페이서(80)들에 덮이도록 반도체 기판(10) 상에 층간절연막(100)이 배치될 수 있다. 상기 층간절연막(100)을 관통해서 불순물 제 1 및 제 2 영역들(75, 95)에 각각 접촉하도록 접속 노드(108)들이 배치될 수 있다. 이를 통해서, 상기 접속 노드(108)들, 게이트 패턴(68)들, 불순물 제 1 및 제 2 영역들(75, 95)을 포함하는 더블 게이트 트랜지스터(110)들이 반도체 메모리 장치(120)내 배치된다.
이제, 본 발명에 따른 더블 게이트 트랜지스터 및 반도체 메모리 장치의 형 성방법들을 설명하기로 한다.
도 4 , 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18 은 각각이 도 1 의 절단선 Ｉ-Ｉ' 를 따라 취해서 트랜지스터의 형성방법을 설명해주는 단면도들이다. 그리고, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19 는 각각이 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 트랜지스터의 형성방법을 설명해주는 단면도들이다.
도 1, 도 4 및 도 5 를 참조하면, 셀 어레이 영역(5)의 반도체 기판(10)에 소자 분리막(20)을 형성한다. 상기 소자 분리막(20)은 활성 영역(25)들을 고립시키도록 반도체 기판(10)에 형성된다. 이때에, 상기 소자 분리막(20)은 활성 영역(25)들의 상면들을 노출시키도록 형성하는 것이 바람직하다. 상기 활성 영역(25)들의 상부 및 하부는 각각이 단 방향으로 서로 다른 폭들(A, B)을 갖도록 형성하는 것이 바람직하다. 즉, 상기 활성 영역(25)들의 각각은 하부 폭(B)이 상부 폭(A)보다 크도록 테이퍼 형태(Taper Shape)로 형성하는 것이 바람직하다. 상기 반도체 기판(10)은 P 형의 불순물 이온들을 갖도록 제공된다.
도 1, 도 6 및 도 7 을 참조하면, 상기 반도체 기판(10) 및 활성 영역(25)들에 이온 주입 공정(30)을 수행한다. 상기 이온 주입 공정(30)은 소자 분리막(20)을 자기정렬 마스크로 사용해서 반도체 기판(10) 및 활성 영역(25)들에 불순물 확산 영역들(34, 38)을 동시에 각각 형성한다. 상기 불순물 확산 영역들(34, 38)은 P 형의 불순물 이온들을 갖도록 형성하는 것이 바람직하다. 그리고, 상기 이온 주입 공정(30)의 투사범위(Projection Range; Rp)는 소자 분리막(20) 아래의 반도체 기판 (10)에 설정되도록 수행하는 것이 바람직하다. 상기 이온 주입 공정(30)의 투사범위는 불순물 이온들의 이온분포의 중심을 일컫는다. 이를 통해서, 상기 활성 영역(25)들의 불순물 확산 영역(34)들의 불순물 이온 농도들은 반도체 기판(10)의 불순물 확산 영역(38)들의 불순물 이온 농도들과 다르게 형성된다. 상기 활성 영역(25)들의 불순물 확산 영역(34)들의 불순물 이온 농도는 반도체 기판(10)의 불순물 확산 영역(38)의 불순물 이온 농도보다 작도록 형성하는 것이 바람직하다. 상기 반도체 기판(10)의 불순물 확산 영역(38)들은 활성 영역(25)들을 전기적으로 고립시킨다.
도 1, 도 8 및 도 9 를 참조하면, 상기 반도체 기판(10)을 식각 마스크로 사용해서 소자 분리막(20)에 식각 공정(40)을 수행한다. 상기 식각 공정(40)은 활성 영역(25)들의 상면들로부터 반도체 기판(10)을 향해서 소정 깊이(C)만큼 소자 분리막(20)을 제거한다. 상기 식각 공정(40)을 통해서, 상기 소자 분리막(20)은 활성 영역(25)들의 측면들을 노출시킨다. 따라서, 상기 활성 영역(25)들의 상면들은 소자 분리막(20)의 상면보다 높게 위치하도록 형성될 수 있다. 상기 소자 분리막(20)의 상면으로부터 돌출된 활성 영역(25)은 수직 채널의 트랜지스터의 씬 바디(Thin Body) 역할한다. 상기 식각 공정(40)은 건식 식각 또는 습식 식각의 에천트(Etchant)를 사용해서 수행될 수 있다.
도 1, 도 10 및 도 11 을 참조하면, 상기 활성 영역(25)들을 덮도록 소자 분리막(20) 상에 게이트 절연막(50)을 형성한다. 상기 게이트 절연막(50)은 실리콘 옥사이드 막, 실리콘 옥시 나이트라이드 막 또는 실리콘 나이트라이드 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 절연막(50) 상에 차례로 적층된 게이트 실리콘 막들(52, 54) 및 게이트 캐핑막(56)을 연이어 형성한다. 상기 게이트 실리콘 막들(52, 54)은 서로 다른 불순물 이온 농도들을 사용해서 각각 형성하는 것이 바람직하다. 이를 위해서, 상기 게이트 절연막(50)과 접촉하는 게이트 실리콘 막(52)은 불순물 이온들을 갖지 않도록 형성하고, 상기 게이트 절연막(50)의 상부에 위치한 게이트 실리콘 막(54)은 불순물 이온들을 갖도록 형성하는 것이 바람직하다. 상기 게이트 절연막(50)의 상부에 위치한 게이트 실리콘 막(54)은 P+ 형의 불순물 이온들을 갖도록 형성된다. 상기 게이트 캐핑막(56)은 실리콘 나이트라이드 막 또는 실리콘 옥사이드 막을 사용해서 형성하는 것이 바람직하다.
그러나, 상기 게이트 실리콘 막들(52, 54)의 각각은 증착 공정동안 불순물 이온들을 갖도록 형성할 수 있다. 이때에, 상기 게이트 절연막(50)과 접촉하는 게이트 실리콘 막(52)의 불순물 이온 농도는 게이트 절연막(50)의 상부에 위치한 게이트 실리콘 막(54)의 불순물 이온 농도보다 작게 형성하는 것이 바람직하다. 이를 위해서, 상기 게이트 절연막(50)과 접촉하는 게이트 실리콘 막(52)은 P- 형의 불순물 이온들을 갖도록 형성된다. 그리고, 상기 게이트 절연막(50)의 상부에 위치한 게이트 실리콘 막(54)은 P+ 형의 불순물 이온들을 갖도록 형성된다.
한편, 상기 게이트 절연막(50)과 접촉하는 게이트 실리콘 막(52)은 비정질 구조를 갖도록 형성하고, 상기 게이트 절연막(50)의 상부에 위치한 게이트 실리콘 막(54)은 다결정 구조로 형성하는 것이 바람직하다. 이는 게이트 절연막(50)의 상부에 위치한 게이트 실리콘 막(54)의 불순물 이온들이 게이트 실리콘 막(54) 아래 게이트 실리콘 막(52) 및 게이트 절연막(50)을 거쳐서 활성 영역(25)들로 확산되는 것을 최소화하기 위함이다. 또한, 상기 게이트 절연막(50)과 접촉하는 게이트 실리콘 막(52)의 두께는 게이트 절연막(50)의 상부에 위치한 게이트 실리콘 막(54)의 두께와 다르게 형성하는 것이 바람직하다.
도 1, 도 12 및 도 13 을 참조하면, 상기 게이트 절연막(50)의 상부에 위치한 게이트 실리콘 막(54) 상의 소정 영역들에 포토레지스트 패턴(60)들을 각각 형성한다. 상기 포토레지스트 패턴(60)들을 식각 마스크로 사용해서 게이트 캐핑막(56), 게이트 실리콘 막들(54, 52) 및 게이트 절연막(50)에 식각 공정(64)을 차례로 수행한다. 상기 식각 공정(64)은 활성 영역(25)들을 노출시키도록 수행한다. 이때에, 상기 식각 공정(64)은 포토레지스트 패턴(60)들 아래에 게이트 패턴(68)들 및 게이트 절연 패턴(51)들을 순서적으로 형성한다. 상기 게이트 패턴(68)들의 각각은 차례로 적층된 게이트 실리콘 패턴들(53, 55) 및 게이트 캐핑 패턴(57)을 사용해서 형성된다.
한편, 상기 게이트 패턴(68)들은 식각 공정 동안 게이트 절연 패턴(51)들의 상부에 위치하는 게이트 실리콘 패턴(53)들의 불순물 이온들이 게이트 절연 패턴(51)들과 접촉하는 게이트 실리콘 패턴(53)들로 확산하도록 형성된다. 이때에, 상기 게이트 실리콘 패턴들(53, 55)의 불순물 이온 농도는 활성 영역(25)들의 불순물 확산 영역(34)들의 불순물 이온 농도들은 보다 크게 형성된다.
도 1, 도 14 및 도 15 를 참조하면, 상기 포토레지스트 패턴(60)들을 반도체 기판(10)으로부터 제거한다. 상기 게이트 패턴(68)들 및 게이트 절연 패턴(51)들을 마스크로 사용해서 반도체 기판(10)에 이온 주입 공정(70)을 수행한다. 상기 이온 주입 공정(70)은 활성 영역(25)들에 불순물 제 1 영역(75)들을 각각 형성한다. 상 기 불순물 제 1 영역(75)들은 각각이 게이트 패턴(68)들에 중첩하도록 형성되는 것이 바람직하다. 상기 불순물 제 1 영역(75)들은 각각이 N- 형의 불순물 이온들을 갖도록 형성된다.
도 1, 도 16 및 도 17 을 참조하면, 상기 게이트 패턴(68)들 및 게이트 절연 패턴(51)들의 측벽들에 게이트 스페이서(80)들을 각각 형성한다. 상기 게이트 스페이서(80)들은 실리콘 옥사이드 막 또는 실리콘 나이트라이드 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 스페이서(80)들 및 게이트 패턴(68)들을 마스크로 사용해서 활성 영역(25)들에 이온 주입 공정(90)을 수행한다. 상기 이온 주입 공정(90)은 활성 영역(25)들에 불순물 제 2 영역(95)들을 각각 형성한다. 상기 불순물 제 2 영역(95)들은 게이트 스페이서(80)들에 중첩하도록 형성하는 것이 바람직하다. 상기 불순물 제 2 영역(95)들은 N+ 형의 불순물 이온들을 갖도록 형성된다.
도 1, 도 18 및 도 19 를 참조하면, 상기 게이트 스페이서(80)들 및 게이트 패턴(68)들을 덮도록 반도체 기판(10) 상에 층간절연막(100)을 형성한다. 상기 층간절연막(100)에 콘택 홀(104)들을 형성한다. 상기 콘택 홀(104)들은 게이트 패턴(68)들에 인접되어서 불순물 제 1 및 제 2 영역들(75, 95)을 노출시키도록 형성하는 것이 바람직하다. 계속해서, 상기 콘택 홀(104)들에 접속 노드(108)들을 각각 형성한다. 상기 접속 노드(108)들은 콘택 홀(104)들을 각각 채우도록 형성된다. 상기 접속 노드(108)들은 도전막을 사용해서 형성하는 것이 바람직하다. 이를 통해서, 상기 접속 노드(108)들, 게이트 패턴(68)들 및 불순물 제 1 및 제 2 영역들 (75, 95)을 포함하는 더블 게이트 트랜지스터(110)들이 반도체 메모리 장치(120)내 형성된다.
상기 더블 게이트 트랜지스터(110)들의 각각은 반도체 메모리 장치(120)의 고집적화 때문에 활성 영역(25)의 상부 및 하부 폭들이 계속적으로 좁아진다고 해도 아래와 같은 이유를 통해서 문턱전압을 용이하게 조절할 수 있다.
먼저, 활성 영역의 상부 및 하부 폭들이 50nm 이하로 작아지는 경우, 종래의 더블 게이트 트랜지스터(도면에 미 도시)는 활성 영역의 P 형 불순물 이온 농도 10E15 ~ 10E17/㎤ 그리고 게이트 패턴의 N+ 형 불순물 이온 농도를 가지고 구동 동안 문턱전압 -0.3V 이하를 가진다. 상기 종래의 더블 게이트 트랜지스터의 문턱전압은 이론적으로 또는 실험적으로 공지된 값이다. 상기 종래의 더블 게이트 트랜지스터는 문턱전압 0.9V 이상 유지하려면 구동 동안 전력 소모가 많아서 반도체 메모리 장치의 전기적 특성을 저하시킨다.
본 발명에 따르면, 상기 활성 영역(25)의 상부 및 하부 폭들이 50nm 이하로 작아지는 경우, 상기 더블 게이트 트랜지스터(110)는 활성 영역(25)의 P 형 불순물 이온 농도 10E15 ~ 10E17/㎤ 그리고 게이트 패턴(68)의 P+ 형 불순물 이온 농도를 가지고 구동 동안 문턱전압 0.9V 이상을 가진다. 왜냐하면, 상기 더블 게이트 트랜지스터(110)는 N+ 형 불순물들을 갖는 게이트 패턴 대신에 P+ 형 불순물 이온들을 갖는 게이트 패턴(68)을 사용해서 구동되기 때문이다. 즉, 상기 더블 게이트 트랜지스터(110)는 게이트 패턴(68) 및 활성 영역(25)의 일 함수 차(Work Function Difference; Фms)를 이용해서 문턱전압 0.9V 이상을 가질 수 있다. 이를 정리하면 다음의 표와 같이 기술할 수 있다.
게이트 패턴의 도전형 일 함수 문턱 전압 문턱전압 수식
N+ 4.05 -0.3V 이하 Vth = Фms + Vo + Фs + (qQf/Co)
P+ 5.17 +0.9V 이상
본 발명은 문턱 전압을 조절하기 위한 이온 주입 공정을 포함하지 않는다. 따라서, 상기 더블 게이트 트랜지스터(110)는 게이트 패턴의 일 함수를 이용해서 안정적인 문턱 전압을 확보하기 때문에 구동 동안 전하의 모빌러티(Mobility)를 증가시킨다. 상기 전하의 모빌러티의 증가는 반도체 메모리 장치(120)의 전류 구동 능력을 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 씬 바디(Thin Body)의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 배치해서 안정적인 문턱전압을 갖는 더블 게이트 트랜지스터들을 제공한다. 이를 통해서, 상기 더블 게이트 트랜지스터들은 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.

Claims (22)

  1. 반도체 기판으로부터 돌출된 활성 영역;
    상기 활성 영역 상에 배치된 게이트 패턴; 및
    상기 게이트 패턴 아래에 위치되어서 상기 활성 영역의 측면들의 일부 및 그 영역의 상면 상에 덮인 게이트 절연 패턴을 포함하되,
    상기 게이트 패턴은 차례로 적층된 적어도 두 개의 게이트 실리콘 패턴들로 구성되고, 상기 게이트 실리콘 패턴들은 각각이 서로 다른 결정 구조들을 갖는 것이 특징인 더블 게이트 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 실리콘 패턴들은 각각이 서로 다른 두께들을 갖는 것이 특징인 더블 게이트 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 절연 패턴과 접촉하는 상기 게이트 실리콘 패턴은 비정질 구조로 이루어지고 그리고 상기 게이트 절연 패턴의 상부에 배치된 상기 게이트 실리콘 패턴은 다결정 구조로 이루어진 것이 특징인 더블 게이트 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 절연 패턴 아래에 위치하도록 상기 활성 영역에 배치된 불순물 확산 영역을 더 포함하되,
    상기 불순물 확산 영역, 상기 반도체 기판 및 상기 게이트 패턴은 P 형의 불순물 이온들을 가지며 그리고 상기 활성 영역의 불순물 확산 영역의 불순물 이온 농도는 상기 게이트 실리콘 패턴들의 불순물 이온 농도보다 작은 것이 특징인 더블 게이트 트랜지스터.
  5. 셀 어레이 영역을 갖는 반도체 기판;
    상기 셀 어레이 영역에 배치되되, 그들은 상기 셀 어레이 영역의 소자 분리막의 상면보다 높게 위치하도록 반도체 기판으로부터 돌출된 활성영역들;
    상기 활성 영역들에 각각 배치된 게이트 패턴들;
    상기 게이트 패턴들 아래에 각각 위치되어서 상기 활성 영역들의 측면들의 일부 및 그 영역들의 상면들 상에 덮인 게이트 절연 패턴들을 포함하되,
    상기 게이트 패턴들의 각각은 차례로 적층된 적어도 두 개의 게이트 실리콘 패턴들로 구성되고, 상기 게이트 실리콘 패턴들은 각각이 서로 다른 결정 구조들을 갖는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 게이트 실리콘 패턴들은 각각이 서로 다른 두께들을 갖는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 게이트 절연 패턴들과 접촉하는 상기 게이트 실리콘 패턴들은 비정질 구조로 이루어지고 그리고 상기 게이트 절연 패턴들의 상부에 배치된 상기 게이트 실리콘 패턴들은 다결정 구조로 이루어진 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 게이트 절연 패턴들 아래의 상기 활성 영역들 및 상기 소자 분리막 아래의 상기 반도체 기판에 각각 배치된 불순물 확산 영역들을 더 포함하되,
    상기 불순물 확산 영역들은 각각이 서로 다른 농도들을 가지며, 상기 활성 영역들의 불순물 확산 영역들의 불순물 이온 농도들은 상기 게이트 실리콘 패턴들의 불순물 이온 농도보다 작고, 그리고 상기 게이트 실리콘 패턴들, 상기 불순물 확산 영역들 및 상기 반도체 기판은 P 형의 불순물 이온들을 갖는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치.
  9. 반도체 기판으로부터 돌출하는 활성 영역을 형성하고,
    상기 활성 영역에 불순물 확산 영역을 형성하고,
    상기 활성 영역을 가로질러서 달리도록 차례로 적층된 게이트 절연 패턴 및 게이트 패턴을 형성하는 것을 포함하되,
    상기 게이트 패턴은 서로 다른 결정 구조들을 각각 가지고 그리고 더불어서 서로 다른 불순물 이온 농도들을 각각 가지도록 차례로 적층된 적어도 두 개의 게이트 실리콘 패턴들로 형성되고, 상기 게이트 절연 패턴은 상기 활성 영역의 측면들의 일부 및 상면을 덮도록 형성되는 것을 특징으로 하는 더블 게이트 트랜지스터의 형성방법.
  10. 제 9 항에 있어서,
    상기 게이트 절연 패턴 및 상기 게이트 패턴을 형성하는 것은,
    상기 활성 영역을 덮도록 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 실리콘 막들을 차례로 형성하는 것을 포함하는 것이 특징인 더블 게이트 트랜지스터의 형성방법.
  11. 제 10 항에 있어서,
    상기 게이트 절연막과 접촉하는 상기 게이트 실리콘 막의 상기 불순물 이온 농도는 상기 게이트 절연막의 상부에 위치한 상기 게이트 실리콘 막의 상기 불순물 이온 농도보다 작게 형성되는 것을 특징으로 하는 더블 게이트 트랜지스터의 형성방법.
  12. 제 10 항에 있어서,
    상기 게이트 절연막과 접촉하는 상기 게이트 실리콘 막은 불순물 이온들을 갖지 않도록 형성하며 그리고 상기 게이트 절연막의 상부에 위치한 상기 게이트 실리콘 막은 불순물 이온들을 갖도록 형성되는 것을 특징으로 하는 더블 게이트 트랜지스터의 형성방법.
  13. 제 10 항에 있어서,
    상기 게이트 실리콘 막들은 각각이 서로 다른 두께들을 갖도록 형성되는 것을 특징으로 하는 더블 게이트 트랜지스터의 형성방법.
  14. 제 10 항에 있어서,
    상기 게이트 절연막의 상부에 위치한 상기 게이트 실리콘 막 상의 소정 영역에 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 게이트 실리콘 막들 및 상기 게이트 절연막에 식각 공정을 차례로 수행하는 것을 더 포함하되,
    상기 식각 공정은 상기 활성 영역을 노출시키도록 수행되는 것을 특징으로 하는 더블 게이트 트랜지스터의 형성방법.
  15. 제 9 항에 있어서,
    상기 게이트 실리콘 패턴들, 상기 불순물 확산 영역 및 상기 반도체 기판은 P 형의 불순물 이온들을 갖도록 형성하는 것을 포함하되,
    상기 게이트 실리콘 패턴들의 상기 불순물 이온 농도들은 상기 활성 영역의 상기 불순물 확산 영역의 불순물 이온 농도보다 크게 형성되는 것을 특징으로 하는 더블 게이트 트랜지스터의 형성방법.
  16. 셀 어레이 영역의 반도체 기판에 소자 분리막을 형성하되, 상기 소자 분리막은 활성 영역들을 한정해서 상기 활성 영역들의 상면들 및 측벽들을 노출시키도록 형성하고,
    상기 소자 분리막 아래의 상기 반도체 기판 그리고 상기 활성 영역들에 불순물 확산 영역들을 각각 형성하고,
    상기 활성 영역들을 가로질러서 달리도록 차례로 적층된 게이트 절연 패턴들 및 게이트 패턴들을 형성하는 것을 포함하되,
    상기 게이트 패턴들의 각각은 서로 다른 결정 구조들을 각각 가지고 그리고 더불어서 서로 다른 불순물 이온 농도들을 각각 가지도록 차례로 적층된 적어도 두 개의 게이트 실리콘 패턴들로 형성되는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치의 형성방법.
  17. 제 16 항에 있어서,
    상기 게이트 절연 패턴들 및 상기 게이트 패턴들을 형성하는 것은,
    상기 활성 영역들을 덮도록 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 실리콘 막들을 차례로 형성하는 포함하는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치의 형성방법.
  18. 제 17 항에 있어서,
    상기 게이트 절연막과 접촉하는 상기 게이트 실리콘 막의 상기 불순물 이온 농도는 상기 게이트 절연막의 상부에 위치한 상기 게이트 실리콘 막의 상기 불순물 이온 농도보다 작게 형성되는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치의 형성방법.
  19. 제 17 항에 있어서,
    상기 게이트 절연막과 접촉하는 상기 게이트 실리콘 막은 불순물 이온들을 갖지 않도록 형성하며 그리고 상기 게이트 절연막의 상부에 위치한 상기 게이트 실리콘 막은 불순물 이온들을 갖도록 형성되는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치의 형성방법.
  20. 제 17 항에 있어서,
    상기 게이트 실리콘 막들은 각각이 서로 다른 두께들을 갖도록 형성되는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치의 형성방법.
  21. 제 17 항에 있어서,
    상기 게이트 절연막의 상부에 위치한 상기 게이트 실리콘 막 상의 소정 영역들에 포토레지스트 패턴들을 각각 형성하고,
    상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 게이트 실리콘 막들 및 상기 게이트 절연막에 식각 공정을 차례로 수행하는 것을 더 포함하되,
    상기 식각 공정은 상기 활성 영역들을 노출시키도록 수행되는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치의 형성방법.
  22. 제 16 항에 있어서,
    상기 게이트 실리콘 패턴들, 상기 불순물 확산 영역들 및 상기 반도체 기판은 P 형의 불순물 이온들을 갖도록 형성하는 것을 포함하되,
    상기 게이트 실리콘 패턴들의 상기 불순물 이온 농도들은 상기 활성 영역들의 상기 불순물 확산 영역들의 불순물 이온 농도들보다 크게 형성되는 것이 특징인 더블 게이트 트랜지스터를 갖는 반도체 메모리 장치의 형성방법.
KR1020050033257A 2005-04-21 2005-04-21 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들 KR100678476B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050033257A KR100678476B1 (ko) 2005-04-21 2005-04-21 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들
US11/379,432 US7557403B2 (en) 2005-04-21 2006-04-20 Double gate transistors having at least two polysilicon patterns on a thin body used as active region and methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050033257A KR100678476B1 (ko) 2005-04-21 2005-04-21 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들

Publications (2)

Publication Number Publication Date
KR20060110985A KR20060110985A (ko) 2006-10-26
KR100678476B1 true KR100678476B1 (ko) 2007-02-02

Family

ID=37187485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050033257A KR100678476B1 (ko) 2005-04-21 2005-04-21 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들

Country Status (2)

Country Link
US (1) US7557403B2 (ko)
KR (1) KR100678476B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100846393B1 (ko) 2007-03-30 2008-07-15 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0369166A (ja) * 1989-08-08 1991-03-25 Nippon Soken Inc Ｍｏｓ型半導体素子の製造方法
JPH0555578A (ja) * 1991-08-29 1993-03-05 Sharp Corp 薄膜トランジスタの製造方法
KR19980016818A (ko) * 1996-08-29 1998-06-05 김광호 반도체 장치 제조방법
US5866930A (en) 1995-08-25 1999-02-02 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100225382B1 (ko) 1996-12-30 1999-10-15 김영환 고전압 반도체 소자 및 그의 제조방법
US6756643B1 (en) 2003-06-12 2004-06-29 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
KR100476036B1 (ko) 1998-07-03 2005-09-26 매그나칩 반도체 유한회사 반도체소자및그의제조방법.
KR20050100538A (ko) * 2004-04-14 2005-10-19 매그나칩 반도체 유한회사 고전압 반도체 소자 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5441904A (en) * 1993-11-16 1995-08-15 Hyundai Electronics Industries, Co., Ltd. Method for forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries
US6181050B1 (en) * 1997-10-27 2001-01-30 Hewlett Packard Company Electrostatic micromotor with large in-plane force and no out-of-plane force
US6200856B1 (en) * 1998-03-25 2001-03-13 Winbond Electronics Corporation Method of fabricating self-aligned stacked gate flash memory cell
US6411589B1 (en) * 1998-07-29 2002-06-25 Hewlett-Packard Company System and method for forming electrostatically actuated data storage mechanisms
US6150251A (en) * 1999-01-22 2000-11-21 United Microelectronics Corp Method of fabricating gate
US6865117B2 (en) * 2000-02-11 2005-03-08 Axon Technologies Corporation Programming circuit for a programmable microelectronic device, system including the circuit, and method of forming the same
US6670263B2 (en) * 2001-03-10 2003-12-30 International Business Machines Corporation Method of reducing polysilicon depletion in a polysilicon gate electrode by depositing polysilicon of varying grain size
DE10131276B4 (de) * 2001-06-28 2007-08-02 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
KR100517559B1 (ko) 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
KR100555569B1 (ko) * 2004-08-06 2006-03-03 삼성전자주식회사 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0369166A (ja) * 1989-08-08 1991-03-25 Nippon Soken Inc Ｍｏｓ型半導体素子の製造方法
JPH0555578A (ja) * 1991-08-29 1993-03-05 Sharp Corp 薄膜トランジスタの製造方法
US5866930A (en) 1995-08-25 1999-02-02 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR19980016818A (ko) * 1996-08-29 1998-06-05 김광호 반도체 장치 제조방법
KR100225382B1 (ko) 1996-12-30 1999-10-15 김영환 고전압 반도체 소자 및 그의 제조방법
KR100476036B1 (ko) 1998-07-03 2005-09-26 매그나칩 반도체 유한회사 반도체소자및그의제조방법.
US6756643B1 (en) 2003-06-12 2004-06-29 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
US6812076B1 (en) 2003-06-12 2004-11-02 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
KR20050100538A (ko) * 2004-04-14 2005-10-19 매그나칩 반도체 유한회사 고전압 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
KR20060110985A (ko) 2006-10-26
US20060240621A1 (en) 2006-10-26
US7557403B2 (en) 2009-07-07

Similar Documents

Publication Publication Date Title
US7473963B2 (en) Metal oxide semiconductor (MOS) transistors having three dimensional channels
TWI400757B (zh) 形成遮蔽閘極場效應電晶體之方法
US7550352B2 (en) MOS transistor having a recessed gate electrode and fabrication method thereof
KR100381953B1 (ko) 노어형 플래시 메모리 소자의 제조방법
US7575964B2 (en) Semiconductor device employing buried insulating layer and method of fabricating the same
JPH09270466A (ja) 半導体装置及びその製造方法
KR20030050995A (ko) 고집적 트랜지스터의 제조 방법
KR0119961B1 (ko) 반도체 소자의 캐패시터 제조방법
US5903013A (en) Thin film transistor and method of manufacturing the same
KR100678476B1 (ko) 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들
KR100607177B1 (ko) 비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자 및 그 제조방법.
KR100341182B1 (ko) 반도체소자의 모스 트랜지스터 형성방법
KR0155840B1 (ko) 모스 트랜지스터 및 그 제조방법
JPH10163338A (ja) 半導体装置とその製造方法
KR100506455B1 (ko) 반도체소자의 형성방법
JP2004207457A (ja) 半導体装置及び半導体装置の製造方法
KR100546125B1 (ko) 반도체소자의 형성방법
KR100899533B1 (ko) 고전압 소자 및 그 제조방법
KR20060014672A (ko) 리세스된 채널영역들을 갖는 모스 트랜지스터들을채택하는 반도체 장치들 및 그 제조방법들
JP2000357792A (ja) 半導体装置の製造方法
KR100448090B1 (ko) 반도체 소자 제조방법
KR100303356B1 (ko) 더블 게이트 구조를 갖는 에스오아이 소자 및 그 제조방법
US20020076888A1 (en) Method for manufacturing semiconductor device
KR950011641B1 (ko) 반도체 장치 제조방법 및 그 장치
KR100244478B1 (ko) 컴팩트 마스크롬 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 14