KR20050100538A - 고전압 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 고전압 반도체 장치 및 그 제조방법에 관한 것으로, 소자 형성영역이 정의된 기판과, 상기 소자 형성영역의 중앙 상부에 위치하며, 하층인 비도핑 폴리실리콘의 상부에 상층인 도핑 폴리실리콘이 적층된 형상의 게이트 전극을 포함하는 게이트와, 상기 게이트 전극의 측면에 위치하는 측벽과, 상기 게이트 전극의 측면 하부의 소자 형성영역의 표면부분에 위치하는 고농도 소스 및 드레인과, 상기 고농도 소스 및 드레인의 저면부분에 접하며, 상기 게이트 전극의 하부측으로 확산된 구조를 가지는 저농도 소스 및 드레인으로 구성된다. 이와 같은 구성에 의하여 본 발명은 게이트의 구조를 2중화하고, 그 게이트의 저면의 주변부에 대향하는 기판 영역에서 보다 높은 농도의 소스 및 드레인을 형성하여 전류 구동력과 핫 캐리어 특성을 개선할 수 있는 효과가 있다.

Description

고전압 반도체 장치 및 그 제조방법{high voltage semiconductor device and manufacturing method thereof}

본 발명은 고전압 반도체 장치 및 그 제조방법에 관한 것으로, 특히 핫캐리어 특성이 양호하고, 소스 및 드레인 영역의 항복전압이 높은 고전압 반도체 장치 및 그 제조방법에 관한 것이다.

일반적으로 고전압 반도체 장치는 높은 항복 전압을 구현하기 위하여 저농도의 소스 및 드레인을 사용한다.

이와 같이 저농도의 소스 및 드레인을 사용하면 전류의 구동력이 낮아지며, 핫캐리어가 발생된다.

상기와 같이 핫캐리어가 발생되면 게이트 산화막이나 스페이서 영역에 트랩되어 소자의 열화가 심화되어 소자의 특성을 저하시키고, 그 동작의 신뢰성을 저하시키는 문제점이 있었다.

상기와 같은 문제점을 감안한 본 발명은 핫캐리어의 발생을 줄임과 아울러 종래에 비하여 고농도의 소스 및 드레인을 구비하는 고전압 반도체 장치 및 그 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 소자 형성영역이 정의된 기판과, 상기 소자 형성영역의 중앙 상부에 위치하며, 하층인 비도핑 폴리실리콘의 상부에 상층인 도핑 폴리실리콘이 적층된 형상의 게이트 전극을 포함하는 게이트와, 상기 게이트 전극의 측면에 위치하는 측벽과, 상기 게이트 전극의 측면 하부의 소자 형성영역의 표면부분에 위치하는 고농도 소스 및 드레인과, 상기 고농도 소스 및 드레인의 저면부분에 접하며, 상기 게이트 전극의 하부측으로 확산된 구조를 가지는 저농도 소스 및 드레인으로 구성함에 그 특징이 있다.

상기와 같이 구성되는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1a 내지 도 1f는 본 발명에 따르는 고전압 반도체 장치의 제조공정 수순 단면도로서, 이에 도시한 바와 같이 기판(1)에 트렌치 아이솔레이션(2)을 형성하여 소자형성영역을 정의하고, 그 소자형성영역의 상부전면에 게이트산화막(3), 도핑되지 않은 비도핑 비정질실리콘과 p형 도판트가 도핑된 도핑 비정질실리콘을 순차적으로 증착한 후, 열처리하여 비도핑 폴리실리콘(4)과 도핑 폴리실리콘(5)을 형성하는 단계(도 1a)와; 상기 도핑 폴리실리콘(5)의 상부에 포토레지스트(PR) 패턴을 형성하고, 그 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 도핑 폴리실리콘(5)과 비도핑 폴리실리콘(4)을 패터닝하여 게이트전극을 형성하는 단계(도 1c)와; 습식식각공정을 통해 상기 도핑 폴리실리콘(5)의 측면을 식각하여 게이트전극의 형상을 역전된 T형으로 형성하는 단계(도 1c)와; 상기 비도핑 폴리실리콘(4)과 도핑 폴리실리콘(5)이 적층된 게이트 측면의 기판 하부에 저농도의 P형 이온을 고에너지로 주입하여 P형 이온주입영역(9)을 형성하고, 다시 저농도의 N형 이온을 주입하여 저농도 소스 및 드레인(6)을 형성하는 단계(도 1d)와; 상기 비도핑 폴리실리콘(4)과 도핑 폴리실리콘(5)이 적층된 게이트 전극의 측면에 측벽(7)을 형성한 후, 그 측벽(7)의 측면 기판(1) 하부에 N형 이온을 고농도로 주입하는 단계(도 1e)와; 열처리 공정을 통해 상기 고농도로 주입된 N형 이온을 확산시켜 상기 측벽(7)의 측면 기판의 표면에 위치하는 고농도 소스 및 드레인(8)과, 그 고농도 소스 및 드레인(8)의 저면에 접하며, 측벽(7)의 하부와 게이트전극의 측면 하부로 확산되는 저농도 소스 및 드레인을 형성하는 단계(도 1f)로 구성된다.

이하, 상기와 같이 구성된 본 발명에 따르는 고전압 반도체 장치의 구조 및 그 제조방법을 보다 상세히 설명한다.

먼저, 도 1a에 도시한 바와 같이 기판(1)에 트렌치 아이솔레이션(2)을 형성하여 소자형성영역을 정의한다.

그 다음, 상기 구조의 상부전면에 게이트산화막(3), 도핑되지 않은 비도핑 비정질실리콘, p형 도판트가 도핑된 도핑 비정질실리콘을 순차적으로 증착한다.

상기 비도핑 비정질실리콘은 300~600Å의 두께로 증착하며, 도핑 비정질실리콘은 1500~2000Å의 두께로 증착한다.

이와 같은 두께로 증착된 비도핑 비정질실리콘과 도핑 비정질실리콘은 열처리를 통하여 결정화함으로써 폴리실리콘으로 변형한다.

이때의 열처리 과정은 650℃의 온도에서 1시간동안 열처리한다.

이와 같은 열처리 과정을 통해 상기 도핑 비정질실리콘에 도핑된 P형 도판트는 활성화된다.

상기의 과정을 통해 비도핑 폴리실리콘(4)과 도핑 폴리실리콘(5)의 적층 구조를 형성한다.

그 다음, 도 1b에 도시한 바와 같이 상기 도핑 폴리실리콘(5)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 패턴을 형성한다.

그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 도핑 폴리실리콘(5)과 비도핑 폴리실리콘(4)의 노출부분을 식각하여 그 하부의 게이트 산화막(3)의 상부를 노출시켜, 게이트전극을 형성한다.

그 다음, 도 1c에 도시한 바와 같이 습식식각공정을 통해 상기 도핑 폴리실리콘(5)의 측면을 식각하여 게이트전극의 형상을 역전된 T형으로 형성한다.

상기 도핑 폴리실리콘(5)과 비도핑 폴리실리콘(4)은 습식식각에서 선택적 식각이 가능하다.

그 예로 HNO₃/CH₃COOH/HF/DI WATER를 사용하는 습식식각공정의 선택비는 60:1 내지 80:1로 도핑 폴리실리콘(5)의 측면을 식각하는 것이 가능하다.

이와 같은 습식식각공정을 통해 상기 비도핑 폴리실리콘(4)과 도핑 폴리실리콘(5)이 적층된 게이트 전극의 형상은 역전된 T형의 형상을 나타낸다.

그 다음, 도 1d에 도시한 바와 같이 상기 비도핑 비정질실리콘(4)과 도핑 비정질실리콘(5)이 적층된 게이트 측면의 기판(1) 하부에 저농도의 P형 이온을 고에너지로 주입하여 게이트 전극의 측면 기판(1) 하부에 P형 이온주입영역(9)을 형성한다.

상기 P형 이온주입영역(9)의 형성으로 인하여 보다 높은 항복전압을 가지게 된다.

그 다음, 상기 P형 이온주입영역(9)의 상부측 기판(1)에 N형 이온을 주입하여 저농도 소스 및 드레인(6)을 형성한다.

상기 저농도 소스 및 드레인(6)은 종래의 저농도 소스 및 드레인에 비하여 그 농도가 더 높은 것이며, 이는 낮은 전류구동력과 취약한 핫 캐리어 특성을 개선할 수 있게 된다.

그 다음, 도 1e에 도시한 바와 같이 비도핑 폴리실리콘(4)과 도핑 폴리실리콘(5)이 적층된 게이트 전극의 측면에 측벽(7)을 형성한다.

그 다음, 그 측벽(7)의 측면 기판(1) 하부에 N형 이온을 고농도로 주입하여 고농도 소스 및 드레인(8)을 농도를 증가시킨다.

그 다음, 도 1f에 도시한 바와 같이 열처리 공정을 통해 상기 농도가 증가한 저농도 소스 및 드레인(6)을 확산시킨다.

이때 확산과정에서 저농도 소스 및 드레인(6)의 하부에는 P형 이온주입영역(9)이 존재하며 확산에 의해 상기 기판의 더 깊은 영역과 측벽(7)의 하부측으로 확산되는 N형 이온의 농도를 더욱 낮추게 된다.

이에 따라 상기 측벽(7)의 측면 기판(1)의 표면에는 고농도 소스 및 드레인(8)이 형성되고, 그 고농도 소스 및 드레인(8)의 저면에 접하며, 측벽(7)의 하부와 게이트전극의 측면 하부측의 기판에 저농도 소스 및 드레인(6)을 형성한다.

상기 도 1f에 도시한 바와 같이 저농도 소스 및 드레인(6)은 고농도 소스 및 드레인(8)을 완전히 감싸는 형태이며, 이와 같은 구조에 의하여 접합 항복 전압은 상승하게 되며, 도핑 농도를 종래 고전압 반도체 장치에 비하여 높게 하여 전류 구동력을 향상시킴과 아울러 핫 캐리어 특성을 개선할 수 있게 된다.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.

상기한 바와 같이 본 발명은 게이트의 구조를 2중화하고, 그 게이트의 저면의 주변부에 대향하는 기판 영역에서 보다 높은 농도의 소스 및 드레인을 형성하여 전류 구동력과 핫 캐리어 특성을 개선할 수 있는 효과가 있다.

또한, 소스 및 드레인은 저농도와 고농도로 구분하여 항복전압을 높여 고전압 구동에 적당한 조건을 만족시키는 효과가 있다.

도 1a 내지 도 1f는 본 발명에 따르는 고전압 반도체 장치의 제조공정 수순 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1:기판 2:트렌치 아이솔레이션

3:게이트 산화막 4:비도핑 폴리실리콘

5:도핑 폴리실리콘 6:저농도 소스 및 드레인

7:측벽 8:고농도 소스 및 드레인

9:P형 이온주입영역

Claims (3)

1. 소자 형성영역이 정의된 기판의 상부에 게이트 산화막, 비도핑 폴리실리콘, P형 또는 N형 이온이 도핑된 도핑 폴리실리콘 적층구조를 형성하는 단계와,

   상기 비도핑 폴리실리콘과 도핑 폴리실리콘을 패터닝한 후, 그 도핑 폴리실리콘의 측면을 선택적으로 식각하여 상층의 면적이 더 작은 다층의 게이트 전극을 형성하는 단계와,

   상기 게이트 전극의 측면 기판의 하부에 P형 또는 N형 이온을 주입하여 이온주입층을 형성한 후, N형 또는 P형 이온을 주입하여 그 이온주입층의 상부측에 위치하는 저농도 소스 및 드레인을 형성하는 단계와,

   상기 게이트 전극의 측면에 측벽을 형성한 후, 그 측벽의 측면 기판의 하부에 N형 또는 P형 이온을 주입하여 상기 저농도 소스 및 드레인의 농도를 증가시키는 단계와,

   열처리 과정을 통해 상기 농도가 증가된 저농도 소스 및 드레인을 게이트의 하부측으로 확산시켜 측벽의 측면 기판 표면에 위치하는 고농도 소스 및 드레인과, 그 고농도 소스 및 드레인의 내측 전면에 접하며 상기 측벽의 하부와 게이트의 측면 하부측에 확산된 저농도 소스 및 드레인을 형성하는 단계로 이루어진 것을 특징으로 하는 고전압 반도체 장치 제조방법.
2. 제 1항에 있어서, 상기 게이트 산화막, 비도핑 폴리실리콘, 도핑 폴리실리콘 적층 구조는 게이트 산화막을 증착한 후, 그 게이트 산화막의 상부전면에 비도핑 비정질실리콘을 증착하는 단계와,

   상기 비도핑 비정질실리콘의 상부에 P형 또는 N형 이온이 도핑된 비정질실리콘을 증착하는 단계와,

   상기 비도핑 비정질실리콘과 도핑 비정질실리콘을 열처리하여 비도핑 폴리실리콘과 도핑 폴리실리콘으로 변환함과 아울러 도핑 폴리실리콘에 도핑된 도판트를 활성화하는 단계로 이루어진 것을 특징으로 하는 고전압 반도체 장치 제조방법.
3. 소자 형성영역이 정의된 기판과,

   상기 소자 형성영역의 중앙 상부에 위치하며, 하층인 비도핑 폴리실리콘의 상부에 상층인 도핑 폴리실리콘이 적층된 형상의 게이트 전극을 포함하는 게이트와,

   상기 게이트 전극의 측면에 위치하는 측벽과,

   상기 게이트 전극의 측면 하부의 소자 형성영역의 표면부분에 위치하는 고농도 소스 및 드레인과,

   상기 고농도 소스 및 드레인의 저면부분에 접하며, 상기 게이트 전극의 하부측으로 확산된 구조를 가지는 저농도 소스 및 드레인으로 구성하여 된 것을 특징으로 하는 고전압 반도체 장치.