KR100223887B1 - 반도체 소자의 커패시터 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터에 관한 것으로, 특히 P-N 접합 커패시터와 트랜치형 커패시터를 병렬로 연결하여 커패시턴스(Capacitance)를 효율적으로 증대시킨 반도체 소자의 커패시터 구조 및 제조방법에 관한 것이다.
상기와 같은 본 발명의 반도체 소자의 커패시터는 제 1 도전형 반도체 기판의 소정 영역에 형성되는 필드 산화막과, 상기 필드 산화막에 의해 정의된 활성영역에 형성되는 스토리지노드 콘택홀과, 상기 스토리지노드 콘택홀 일측에 형성되는 저농도 제 2 도전형 불순물 영역, 상기 저농도 제 2 도전형 불순물 영역내에 서로 접합 형성되는 고농도 제 1, 2 도전형 불순물 영역과, 상기 필드 산화막과 고농도 제 1 도전형 불순물 영역에 걸쳐 차례로 형성되는 제 1 플레이트 전극층, 제 1 절연막과, 상기 제 1 절연막과 스토리지노드 콘택홀 타측에 형성되는 게이트 전극과, 게이트 전극 하측에 LDD 구조로 형성되는 소오스/드레인 영역과, 상기 게이트 상측의 소정영역과 스토리지노드 콘택홀 내부에 형성되는 제 2, 3 절연막과, 상시 스토리지노드 콘택홀을 포함하는 제 1, 2, 3 절연막의 소정영역상에 차례대로 형성되는 스토리지노드 전극, 유전체막과, 상기 제 1 플레이트 전극과 콘택되어 상기 유전체막상에 형성되는 제 2 플레이트 전극으로 이루어진다.
Description
제1도 (a) 내지 (e)는 종래의 반도체 소자의 공정단면도
제2도 (a) 내지 (g)는 본 발명의 반도체 소자의 공정단면도
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 버퍼 산화막
22 : 필드 산화막 23 : 포토레지스트
24 : 제 1 플레이트 전극 25 : 제 1 절연막
26 : 게이트 절연막 27 : 게이트
28 : 캡산화막 29 : 게이트 측벽
30 : 제 2 절연막 31 : 제 3 절연막
32 : 스토리지노드 전극 33 : 유전체막
34 : 제 2 플레이트 전극
본 발명은 반도체 소자의 커패시터에 관한 것으로, 특히, P-N 접합 커패시터와 트랜치형 커패시터를 병렬로 연결하여 커패시턴스(Capacitance)를 증대시킨 반도체 소자의 커패시터 구조 및 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 커패시터에 대하여 설명하면 다음과 같다.
제1도 (a) 내지 (e)는 종래의 반도체 소자의 공정단면도이다.
먼저, 제1도 (a)에서와 같이, 반도체 기판(1)의 소자격리 영역에 필드 산화막(2)을 성장시켜 활성영역을 정의하고, 활성영역에 이온주입 공정에서 기판에 주는 손상(Damage)을 방지하기 위하여 적정 두께의 버퍼 산화막(3)을 성장시킨다(물론, 소자의 문턱전압을 조절하기 위한 이온주입을 실시한다).
그리고 제1도 (b)에서와 같이, 상기 버퍼 산화막(3)을 제거한 후, 활성영역에 열산화 공정으로 게이트 산화막(4)을 형성한다.
이어, 상기 게이트 산화막(4)상에 게이트 전극용 폴리실리콘 및 캡산화막(6)을 차례로 증착하고 패터닝 하여 게이트(5)를 형성한다.
그리고 제1도 (c)에서와 같이, 상기 게이트(5)를 마스크로 하여 저농도 불순물을 이온주입한다.
이어, 상기 게이트(5) 측면에 게이트 측벽(7)을 형성하고 고농도 불순물을 이온주입하여 LDD 형태의 소오스(8)/드레인(9) 영역을 형성한다.
그리고 제1도 (d)에서와 같이, 기판 전면에 HLD 등의 제 1 절연막(10)을 두껍게 형성한 후, 사진식각 공정으로 스토리지노드 콘택홀을 형성한다.
이어, 제1도 (e)에서와 같이, 상기 스토리지노드 콘택홀 영역에 스토리지노드 전극(11), 유전체막(12), 플레이트 전극(13)을 차례로 형성하고, 전면에 제 2 절연막(14)을 형성하고, 비트라인 콘택홀을 형성한다.
그리고 상기 비트라인 콘택홀을 포함하는 소정영역에 비트라인(15)을 형성한다.
그러나 상기와 같은 종래 기술의 반도체 소자의 커패시터에 있어서는 반도체 소자가 고집적화 될수록 단순적층 구조이기 때문에 커패시턴스의 증대에는 한계가 있었다.
본 발명은 상기와 같은 종래의 반도체 소자의 커패시터의 문제점을 해결하기 위하여 안출한 것으로, P-N 접합 커패시터와 트렌치형 커패시터를 병렬로 연결하여 커패시턴스(Capacitance)를 효율적으로 증대시킨 반도체 소자의 커패시터 구조 및 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 구조는 제 1 도전형 반도체 기판의 소정영역에 형성되는 필드 산화막과, 상기 필드 산화막에 의해 정의된 활성영역에 형성되는 스토리지노드 콘택홀과, 상기 스토리지노드 콘택홀 일측에 형성되는 저농도 제 2 도전형 불순물 영역, 상기 저농도 제 2 도전형 불순물 영역내에 서로 접합 형성되는 고농도 제 1, 2 도전형 불순물 영역과, 상기 필드 산화막과 고농도 제 1 도전형 불순물 영역에 걸쳐 차례로 형성되는 제 1 플레이트 전극층, 제 1 절연막과, 상기 제 1 절연막과 스토리지노드 콘택홀 타측에 형성되는 게이트 전극과, 게이트 전극 하측에 LDD 구조로 형성되는 소오스/드레인 영역과, 상기 게이트 상측의 소정영역과 스토리지노드 콘택홀 내부에 형성되는 제 2, 3 절연막과, 상시 스토리지노드 콘택홀을 포함하는 제 1, 2, 3 절연막의 소정영역상에 차례대로 형성되는 스토리지노드 전극, 유전체막과, 상기 제 1 플레이트 전극과 콘택되어 상기 유전체막상에 형성되는 제 2 플레이트 전극으로 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 커패시터 구조 및 제조방법에 대하여 상세히 설명하면 다음과 같다.
제2도 (a) 내지 (g)는 본 발명의 반도체 소자의 공정단면도이다.
본 발명의 반도체 소자의 커패시터는 P-N 접합 커패시터와 트렌치형 커패시터를 병렬연결 구성한 것으로 다음과 같은 구조를 갖는다.
반도체 기판(20)의 소자격리 영역에 형성되는 필드 산화막(22)과, 상기 필드 산화막(22)의 성장에 의해 정의된 활성영역에 형성된 스토리지노드 콘택홀과, 상기 스토리지노드 콘택홀과 필드 산화막(22) 사이의 반도체 기판(20)에 형성되는 저농도 n형 불순물 영역과, 상기 저농도 n형 불순물 영역내에 서로 접합 형성되는 고농도 p형 불순물 영역, 고농도 n형 불순물 영역과, 상기 필드 산화막(22)과 고농도 p형 불순물 영역에 걸쳐 형성되는 제 1 플레이트 전극층(24)과, 상기 제 1 플레이트 전극층(24)상에 형성되는 제 1 절연막(25)과, 상기 제 1 절연막(25)과 상기 스토리지노드 콘택홀 타측 반도체 기판(20)상에 형성되는 게이트(27)와, 타측 게이트(27) 하측에 LDD 구조로 형성되는 소오스/드레인 영역과, 상기 게이트(27)상에 형성되는 제 2 절연막(30)과, 상기 스토리지노드 콘택홀 영역내에 열산화 공정으로 형성되는 제 3 절연막(31)과, 상기 스토리지노드 콘택홀을 포함하여 제 1, 2, 3 절연막(25)(30)(31)상에 형성되는 스토리지노드 전극(32)과, 상기 스토리지노드 전극(32)상에 형성되는 유전체막(33)과, 상기 유전체막(33) 상측에, 필드 산화막(22)상의 게이트(27) 일측으로 제 1 플레이트 전극(24)에 콘택되어 형성되는 제 2 플레이트 전극(24)을 포함하여 구성된다.
상기와 같이 구성된 본 발명의 반도체 소자의 커패시터의 제조공정은 다음과 같다.
먼저, 제2도 (a)에서와 같이, p형 반도체 기판(20)의 소자격리 영역에 필드 산화막(22)을 성장시켜 활성영역을 정의한다.
그리고 상기 활성영역에 이온주입 공정에서 격자손상을 방지할 수 있을 정도의 두께로 버퍼 산화막(21)을 성장시키고, 전면에 포토레지스트(23)를 도포한 후에 일정부분에만 남도록 패터닝 한다.
이어, 상기 패터닝 되어진 포토레지스트(23)를 마스크로 하여 저농도 n형 불순물을 이온주입하여 노출된 반도체 기판(20)에 저농도 n형 불순물 확산영역을 형성한다. 그리고 제2도 (b)에서와 같이, 전면에 p형 불순물이 도핑된 폴리실리콘을 증착하고, 상기 폴리실리콘층상에 산화막을 적층한 후, 상기 필드 산화막(22)과 저농도 n형 불순물 영역의 일부에만 남도록 패터닝 하여 제 1 플레이트 전극(24)과 제 1 절연막(25)층을 형성한다.
이어, 어닐링(Annealing) 공정으로 상기 제 1 플레이트 전극(24)의 p형 이온이 반도체 기판(20)으로 확산되게 하여 저농도 n형 불순물 영역내에 고농도 p형 불순물 영역을 형성한다.
그리고 제2도 (c)에서와 같이, 전면에 게이트 절연막(26), 폴리실리콘, 캡산화막(28)을 차례로 형성하고 소정부분에만 남도록 패터닝 하여 게이트(27)를 형성한다.
이어, 제2도 (d)에서와 같이, 저농도 n형 불순물 이온주입 공정을 실시하고, 전면에 산화막을 증착한 후에 에치백(Etch-Back) 하여 상기 게이트(27) 측면에 게이트 측벽(29)을 형성한다.
그리고 고농도 n형 불순물 이온주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역을 형성한다.
이어, 제2도 (e)에서와 같이, 전면에 제 2 절연막(30)을 형성하고, 상기 게이트(27) 사이의 소정영역의 제 2 절연막(30)을 제거하여, 상기 패터닝 되어진 제 2 절연막(30)을 마스크로 트렌치를 형성하여 스토리지노드 콘택홀을 형성한다.
그리고 열산화 공정으로 상기 스토리지노드 콘택홀의 측면 및 하부에 제 3 절연막(31)을 형성한다.
이어, 제2도 (f)에서와 같이, 전면에 포토레지스트(도면에 도시되지 않음)를 도포하고 패터닝 하여, 제 2 절연막(30)을 상기 스토리지노드 콘택홀 보다 넓은 영역으로 제거한다.
그리고 전면에 폴리실리콘을 증착하고, 상기 스토리지노드 콘택홀을 포함하는 소정영역에만 남도록 식각하여 스토리지노드 전극(32)을 형성한다.
이어, 상기 스토리지노드(32)상에 유전체막(33)을 형성한다.
그리고 제2도 (g)에서와 같이, 상기 제 1 플레이트 전극(24)상의 제 1 절연막(25), 제 2 절연막(30)의 일부를 제거하고, 전면에 폴리실리콘을 증착하고, 패터닝하여 제 2 플레이트 전극(34)을 형성한다.
상기와 같은 공정으로 형성된 본 발명의 반도체 소자의 커패시터는 P-N 접합 커패시터(제2도 (g)의부분)와 트렌치형 커패시터를 병렬로 연결하여 커패시턴스(Capacitance)를 효율적으로 증대시켜 소자의 특성을 향상시키는 효과가 있다.
Claims (6)
- (정정) 제 1 도전형 반도체 기판의 소정영역에 형성되는 필드산화막, 상기 필드산화막에 의해 정의된 활성영역에 형성되는 스토리지 노드 콘택홀, 상기 스토리지 노드 콘택홀 일측에 형성되는 저농도 제 2 도전형 불순물 영역 및 상기 저농도 제 2 도전형 불순물 영역내에 서로 접합 형성되는 제 1, 제 2 도전형 불순물영역들, 상기 필드산화막과 상기 고농도 제 1 도전형 불순물 영역에 걸쳐 차례로 형성되는 제 1 플레이트 전극층 및 제 1 절연막, 상기 제 1 절연막과 스토리지 노드 콘택홀 타측에 형성되는 게이트 전극, 상기 게이트 전극 하측에 LDD구조로 형성되는 소오스/드레인 영역, 상기 게이트 상측의 소정영역과 스토리지 노드 콘택홀 내부에 형성되는 제 2, 제 3 절연막, 상기 스토리지 노드 콘택홀을 포함하는 제 1, 제 2, 제 3 절연막의 소정영역상에 차례대로 형성되며, 상기 고농도 제 2 도전형 불순물 영역과 콘택되는 스토리지 노드 전극 및 그 상부에 형성되는 유전체막, 상기 제 1 플레이트 전극과 콘택되어 상기 유전체막상에 형성되는 제 2 플레이트 전극을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 커패시터 구조.
- 제1항에 있어서, 제 1 플레이트 전극은 고농도 제 1 도전형 불순물이 도핑된 폴리실리콘으로 구성된 것을 특징으로 하는 반도체 소자의 커패시터 구조.
- 제1항에 있어서, 제 1 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 커패시터 구조.
- 제1항에 있어서, 게이트 전극은 게이트 산화막, 캡산화막 및 게이트측벽을 포함하여 구성됨을 특징으로 하는 반도체 소자의 커패시터 구조.
- 제1항에 있어서, 제 3 절연막은 열산화 공정에 의한 열산화막인 것을 특징으로 하는 반도체 소자의 커패시터 구조.
- (정정) 제 1 도전형 반도체 기판에 필드 산화막을 성장시키고, 일측에 저농도 제 2 도전형 불순물 영역을 형성하는 공정과, 전면에 제 1 도전형 불순물이 도핑된 폴리실리콘과 제 1 절연막을 차례대로 증착하고, 상기 필드 산화막과 저농도 제 2 도전형 불순물 영역의 일부에만 남도록 패터닝하여 제 1 플레이트 전극을 형성하는 공정과, 어닐링 공정으로 상기 제 1 도전형 불순물이 도핑된 폴리실리콘으로부터 불순물을 확산시켜 상기 저농도 제 2 도전형 불순물 영역내에 고농도 제 1 도전형 불순물 영역을 형성하는 공정과, 상기 게이트전극을 마스크로 저농도 제 2 도전형 불순물 이온주입을 실시하고 게이트전극 측면에 게이트 측벽을 형성하는 공정과, 전면에 게이트 산화막, 폴리실리콘층, 캡산화막을 차례대로 형성하고 패터닝하여 게이트 전극을 형성하는 공정과, 상기 측벽이 형성된 게이트 전극을 마스크로 고농도 제 2 도전형 불순물 이온주입을 실시하여 LDD구조의 소오스/드레인 영역을 형성하는 공정과, 전면에 제 2 절연막을 형성하고 소정부분을 식각한 후, 상기 제 2 절연막을 마스크로 반도체 기판을 식각하여 트렌치를 형성하는 공정과, 상기 트랜치 내부에 열산화 공정으로 제 3 절연막을 증착하고, 상기 트렌치를 포함하여 소정영역에 스토리지 노드 전극층과 유전체막을 차례로 형성하는 공정과, 상기 제 1 플레이트 전극과 콘택되도록 상기 유전체막상에 제 2 플레이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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| KR1019950052934A KR100223887B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 소자의 커패시터 구조 및 제조방법 |
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| KR1019950052934A KR100223887B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 소자의 커패시터 구조 및 제조방법 |
Publications (2)
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1995
- 1995-12-20 KR KR1019950052934A patent/KR100223887B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0637270A (ja) * | 1992-07-14 | 1994-02-10 | Fujitsu Ltd | 半導体装置とその製造方法 |
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