KR0144174B1 - 반도체 소자의 커패시터 구조 및 제조방법 - Google Patents

Abstract

본 발명은 디램 셀(DRAM CELL)의 커패시터 구조 및 제조방법에 관한 것으로, 특히 P-N접합용 커패시터와 적층형 커패시터를 병렬로 연결하여 커패시터의 충분한 용량확보를 구현하도록 한 반도체 소자의 커패시터 구조 및 제조방법에 관한 것이다.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 구조는 활성영역과 격리영역으로 구분되어 격링영역에 필드산화막이 형성된 반도체 기판, 상기 반도체 기판의 활성영역에 형성되는 틀랜지스터의 게이트전극, 상기 게이트전극 양측의 반도체 기판에 형성되는 제1도전형 소오스 및 드레인영역, 상기 소오스영역과 격리영역사이에 소오스영역과 접합되도록 형성되는 제2도전형 불순물영역, 상기 제2도전형 불순물영역에 연결되어 격리영역 상부에 형성되는 커패시터의 제1플레이트전극, 상기 제1플레이트전극상의 소정분위와 상기 소오스영역상에 콘택홀을 갖도록 전면에 형성되는 절역막, 상기 소오스영역상에 연결된어 소오스영역 상측의 절연막위에 형성되는 커패시터의 스토리지전극, 상기 스토리지전극 표면에 형성되는 유전체막, 제1플레이트전극에 연결되어 유전체막위에 형성되는 커패시터의 제2플레이트전극을 포함하여 구성되고, 본 발명의 반도체 소자의 커패시터 제조방법은 반도체기판에 활성영역과 격리영역으로 정의하여 격리영역에 필드산화막을 형성하는 제1공정과, 격리영역과 격리영역 일측의 활성영역 소정부분상에 커패시터의 제1플레이트전극을 형성하는 제2공정과, 상기 제1플레이트전극이 형성된 활성영역의 반도체기판에 제2도전형 불순물영역을 형성하는 제3공정과, 상기 제1플레이트전극상의 소정부위와 트랜지스터 양측의 소오스영역상에 콘택홀을 갖도록 전면에 절연막을 형성하는 제4 공정과, 활성영역상에 형성된 게이트전극 양측의 소오스영역에 제1도전형 불순물영역을 형성하는 제5공정과, 상기 제1도전형 불순물영역과 연결되어 소오스영역 상측의 절연막위에 커패시터의 스토리전극을 형성하는 제6공정과, 상기 스토리지전극 표면에 유전체막을 형성하는 제7공정과, 제1플레이트전극에 연결되어 유전체막위에 커패시터의 제2플레이트전극을 형성하는 제8공정을 포함하여 이루어짐을 특성으로 한다.

Description

반도체 소자의 커패시터 구조 및 제조방법

제1도는 종래의 디램셀 커패시터의 제조방법을 나타낸 공정단면도

제2도는 본 발명의 디램셀 커패시터의 제조방법을 나타낸 공정단면도

제3도는 본 발명의 디램셀 커패시터에 대한 등가회로도

* 도면의 주요 부분에 대한 부호의 설명

1 : 반초체기판 2 : 격리산화막

3 : 버퍼산화막4, 6, 11, 17, 17' : 감광제

5 : 제1플레이트 폴리 18 : 제2플레이트 폴리

7 : 문턱전압조절 이온주입8 : 게이트산화막

9 : 게이트폴리 10 : 제1저압산화막

13 : 제2저압산화막 14 : 제3저압산화막

19 : 제4저압산화막 12 : 저농도 N형 불순물 이온주입

13' : 게이트측벽15 : 스토리지노드

16 : 유전체막 20 : 도핑산화막

21 : 금속층

본 발명은 반도체 소자의 커패시터 구조 및 제조방법에 관한 것으로, 특히 P-N접합 커패시터와 적층 커패시터를 병렬로 연결하여 커패시터의 충분한 용량확보를 구현하도록 한 반도체 소자의 커패시터의 구조 및 제조방법에 관한 것이다.

일반적으로 디램 셀(DRAM CELL)커패시터의 제조방법은 평판 커패시터, 적층 커패시터, 핀(FIN)형 커패시터, 원통형 커패시터등의 제조방법이 있다.

종래의 디램셀 적층 커패시터 제조방법을 제1도를 참조하여 설명하면 다음과 같다.

제1도 (a)와 같이 반도체 기판(1)상에 활성영역과 필드영역을 정의하여 필드영역에 필드산화막(2)을 형성한 후 활성영역에 이온주입시 격자손상을 방지할 수 있을 정도의 두께로 버펀산화막(3)을 성장시키고, 문턱전압조절용 이온주입(7)을 실시한다.

이어서, 제1도 (b)와 같이 상기 버퍼산화막(3)을 제거한 후 활성영역에 게이트산화막(8)을 O₂분위기에서 성장시키고, 전면에 게이트폴리(9)와 제1저압산화막(10)을 증착하고 그위에 감광제(11)를 도포한 후 노광 및 현상공정으로 게이트라인을 정의하는 감광제패턴을 형성한다.

다음에 제1도 (c)와 같이 상기 감광제(11)를 마스크(Mask)로 이용하여 제1산압산화막(10), 게이트폴리(9)를 선택적으로 제거하여 게이트라인을 형성한 뒤 핫 캐리어(hot carrier)효과를 방지하기 위해서 게이트 산화막(8)상에 저농도 N형 불순물 이온주입(12)을 실시하여 저농도 N형 소오스 및 드레인영역을 형성한다.

이어서 제1도 (d)와 같이 상기 기판의 전면에 제2저압산화막(13)을 증착하여 에치백(etch back)하여 게이트측벽(13')을 형성하고, 다시 전면에 제3저압산화막(14)을 형성한 후, 감광제(도시되지 않음)를 이용한 사진식각공정에 의해 소오스 접촉면을 노출시키는 접촉홀을 형성한다.

제1도 (e)와 같이 고농도 N형 불순물 이온이 도핑된 커패시터의 스토리지 노드(storage node)(15)용 폴리실리콘을 증착하고, 감광제(도시되지 않음)로 커패시터의 스토리지 노드(15) 부분을 정의하고, 불필요한 부분의 폴리실리콘을 제거하여 커패시터의 스토리지 노드(15)를 형성한다.

이때 저농도 N형 소오스영역과 상기 스토리지 노드(15)가 접촉된 부분에 열처리를 행하여 고농도 N형 불순물이 확산되도록 하여 소오스영역내에 N⁺층을 형성한다.

제1도 (f)와 같이 전면에 커패시터의 유전체막(16)과 제1플레이트 폴리(18)를 차례로 증착하고 커패시터 영역을 정의하여 불필요한 부분의 유전체막(16)과 제2플레이트 폴리(18)를 제거하여 커패시터를 제조한다.

그리고 드레인영역에 고농도 N형 불순물 이온을 주입하여 N⁺층을 형성한다.

제1도 (g)와 같이 전면에 적층커패시터와 금속라인이 절연되도록 제4저압산화막(19)과 평탄화를 위해서 도핑산화막(20)을 차례로 증착하고, 드레인영역이 노출되도록 제4저압산화막(19), 도핑산화막(20), 제3저압산화막(14)을 선택적으로 제거하여 접촉홀을 형성한다.

그위에 금속층(21)을 스퍼터링(sputtering)기법으로 증착함으로써 비트 라인(bit line)을 형성한다.

이상의 적층형 커패시터는 4M 디램(DRAM)까지는 무리없이 적용이 가능하나 커패시턴스 용량이 부족하기 때문에 더욱더 고집적화된 디램 셀(DRAM CELL)제조를 어렵게 하는 문제점이 발생하였다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 상기 공정에 의해 제조된 적층형 커패시터와 P-N접합용 커패시터를 병렬 연결로 구성하는 커패시턴스 용략의 증대를 이루도록 하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 반도체 소자의 커패시터 구조는 활성영역과 격리영역으로 구분되어 격리영역에서 필드산화막이 형성된 반드체기판, 상기 반도체기판의 활성영역에 형성되는 트랜지스터의 게이트전극, 상기 게이트전극 양측의 반도체 기판에 형성되는 제1도전형 소오스 및 드레인영역, 상기 소오스영역과 격리영역사이에 소오스영역과 접합되도록 형성되는 제2도전형 불순물영역, 상기 제2도전형 불순물영역을 연결되어 격리영역 상부에 형성되는 커패시터의 제1플레이트전극, 상기 제1플레이트 전극상의 소정부위와 상기 소오스영역상에 콘택홀을 갖도록 전면에 형성되는 절연막, 상기 소오스영역상에 연결되어 소오스영역상측의 절연막위에 형성되는 커패시터의 스토리지 전극, 상기 스토리지전극 표면에 형성되는 유전체막, 제1플레이트전극에 연결되어 유전체막위에 형성되는 커패시터의 제2플레이트전극을 포함하여 구성되고, 반도체 소자의 커패시터의 제조방법은 반도체 기판에 활성영역과 격리영역으로 정의하여 격리영역에 필도산화막을 형성하는 제1공정과, 격리영역과 격리영역일측의 활성영역 소정부분상에 커패시터의 제1플레이트전극을 형성하는 제2공정과, 상기 제1플레이트전극이 형성된 활성영역의 반도체 기판에 제2도전형 불순물 영역을 형성하는 제3공정과, 상기 제1플레이트전극상의 소정부위와 트랜지스터 양측의 소오스영역상에 콘택홀을 갖도록 전면에 절연막을 형성하는 제4공정과, 활성영역상에 형성된 게이트전극 양측의 소오스영역에 제1도전형 불순물영역을 형성하는 제5공정과, 상기 제1도전형 불순물영역과 연결되어 소오스영역 상측의 절연막위에 커패시터의 소토리지전극을 형성하는 제6공정과, 상기 스토리지전극표면에 유전체막을 형성하는 제7공정과, 제1플레이트 전극에 연결된 유전체막위에 커패시터의 제2플레이트전극을 형성하는 제8공정을 포함하여 이루어짐을 특징으로 한다.

본 발명의 P-N접합용 커패시터와 적층형 커패시터를 병렬로 구성하는 반도체 소자의 커패시터 구조 및 제조방법을 상세히 설명하면 다음과 같다.

제2도 (h)에 도시한 바와같이 반도체 소자의 커패시터 구조는 활성영역과 격리영역으로 구분된 반도체 기판(1)의 격리영역에 격리산화막(2)이 형성되고, 상기 격리산화막(2) 표면과 상기 활성영역의 양측 가장자리를 포함하는 영역에 고농도 P형 불순물 이온이 도핑된 제1플레트 폴리(5)가 형성되고, 열처리하면 상기 제1플레이트 폴리(5)에 의해서 상기 반도체기판(1)의 활성영역 소정부위에 P⁺층이 형성되고, 상기 결과물의 전면에 게이트 산화막(8)이 형성된다.

이어, 상기 결과물의 반도체기판(1) 소정부위에 게이트폴리(9)가 형성되고, 상기 게이트폴리(9) 양측에 저농도 N형 불순물 이온주입을 실시하여 상기 반도체기판(1)의 활성영역에 저농도 N형 소오스 및 드레인영역이 형성되고, 상기 게이트폴리(9) 양측면과 상측면에 측벽(13')과 제1저압산화막(10)이 차례로 형성된다.

또한 상기 제1플레이트 폴리(5)의 소정부위와 상기 게이트폴리(9) 일측의 소오스영역에 콘택홀을 갖도록 제3산화막(14)이 형성되고, 상기 제3저압산화막(14)의 일부를 포함하고 상기 제1플레이트 폴리(5)와 상기 게이트폴리(9)사이의 반도체기판(1)에 연결되도록 고농도 N형 불순물 이온이 도핑된 스토리지 노드(15)가 형성되어 열처리하면 상기 P⁺층과 콘택되도록 소오스영역에 N⁺층이 형성되어 P-N 접합 커패시터가 구성된다.

이어 상기 스토리지 노드(15) 표면에 유전체막(16)과 상기 콘택홀을 통해 제1플레이트 폴리(5)와 연결되어 제2플레이트 폴리(18)가 연이어 형성되고, 상기 게이트폴리(9) 일측의 드레인영역에 콘택홀을 갖도록 제4저압산화막(9)과 평탄화용 도핑 산화막(20)이 형성되고, 상기 콘택홀로 고농도 N형 불순물 이온주입을 실시하여 고농도 N형 드레인 불순물 영역이 형성되고, 상기 콘택홀로 고농도 N형 드레인 불순물 영역과 연결되도록 금속중(21)이 형성되어 적층 커패시터(15, 16, 18)와 상기 P-N 접합 커패시터가 병렬로 구성된 반도체 소자의 커패시터 구조이다.

그리고 반도체 소자의 커패시터 제조방뻐은 제2도 (a)와 같이 활성영역과 격리영역으로 형성된 기판(1)상에 이온주입시 격자손상을 방지할수 있을 정도의 두께로 버퍼산화막(3)을 성장시키고, 감광제(4)를 도포하여 반도체기판(1)에 대한 활성영역의 가장자리 부분에 P⁺층을 형성하고자 하는 영역을 정의한다.

제2도 (b)와 같이 전면에 고농도 P형 불순물 이온이 도핑된 제1플레이트 폴리(5)를 증착하고 열처리를 행하여 제1플레이트 폴리(5)와 접촉된 활성영역의 양쪽 가장자리에 제1플레이트 폴리의 고농도 P형 불순물이 확산되도록 하여 P⁺층을 형성한다.

다음, 제1플레이트 폴리(5)위에 감광제(6)를 도포한후 활성영역의 P⁺층 이외의 불필요한 부분을 건식식각하고, 문턱전압조절을 위해 이온주입(7)을 실시한다.

제2도 (c)와 같이 감광제(6)와 함께 버퍼산화막(3)을 제거한 후 상기 기판의 전면에 게이트산화막(8)을 성장시키고, 게이트폴리(9)와 제1저압산화막(10)을 차례로 증착한 다음, 그 위에 감광제(11)를 도포하여 게이트라인을 정의한다.

제2도 (d)와 같이 감광제(11)를 마스크로 이용하여 제1저압산화막(10), 게이트폴리(9)를 제거하여 소오스 및 드레인영역을 정의하고, 핫 캐리어 효과를 방지하기 위해서 게이트 산화막(8)이 증착된 기판상에 저농도 N형 불순물 이온주입(12)을 실시하여 저농도 N형 소오스 및 드레인영역을 형성한다.

제2도 (e)와 같이 정의된 게이트라인 이외의 불필요한 게이트산화막(8)을 건식식각하여 상기 저농도 N형 소오스 및 드레인영역이 노출되도록 하고, 그위에 제2저압산화막(13)을 증착하여 에치 백(etch-back)공정으로 게이트 폴리(9)를 게이트측벽(13')으로 격리시킨다.

이어서, 전면에 제3저압산화막(14)을 증착하고, 감광제(도시되지 않음)를 마스크로 이용하여 소오스영역의 기판표면이 노출되도록 접촉홀을 형성한다.

제2도 (f)와 같이 상기 감광제(도시되지 않음)를 제거한 후 전면에 고농도 N형 불순물 이온이 도핑된 스토리지 노드(15)를 증착하고 열처리하면 노출된 반도체기판(1)의 접촉면내에 드라이브 인(Drive in)되어 n⁺층이 형성되므로 제1플레이트 폴리(5)에 의해서 형성된 P⁺층과 P-N접합용 커패시터를 이루고, 그위에 감광제(도시되지 않음)를 도포하여 게이트라인 가장자리를 포함하는 드레인영역상단의 스토리지 노드(15)와 격리산화막(2) 상측의 게이트산화막(8)이 노출되도록 스토리지노드(15)을 동시에 건식 식각한 다음, 감광제(도시되지 않음)을 제거하고 커패시터 유전체막(16)을 형성한다.

이후, 격리산화막(2)의 상부에 제1플레이트 폴리(5)가 노출되도록 감광제(17)를 마스크로 이용하여 제1, 제2플레이트 폴리(5, 18)간의 접합을 위해 접촉홀을 정의한다.

제2도 (g)와 같이 정의된 상기 감광제(17)의 불필요한 부분을 제거하여 전면에 P형 이온이 도핑된 제2플레이트 폴리(18)를 제1플레이트 폴리(5)와 접합되도록 증착하고, 다시 감광제(17')를 이용하여 게이트폴리(9)사이의 드레인영역에 증착된 플레이트 폴리(18)와 유전체막(16)을 제3저압산화막(14)이 노출되도록 식각하면 적층 커패시터(15, 16, 18)와 상기 확산된 P⁺층과 N⁺층으로 P-N접합용 커패시터가 병렬로 구성된다.

그리고 드레인영역에 고농도 N형 불순물 이온을 주입하여 N⁺층을 형성한다.

제2도 (h)와 같이 상기의 전면에 적층 커패시터와 금속라인이 절연되도록 제4저압산화막(19), 평탄화를 위해서 도핑산화막(20)을 증착하고, 드레인영역이 노출되도록 제4저압산화막(19), 도핑산화막(20), 제3저압산화막(14)을 선택적으로 제거하여 접촉홀을 형성한다.

그위에 금속층(21)을 스퍼터링(sputtering)기법으로 증착하므로써 비트라인(bit line)을 형성하여 반도체 소자의 커패시터 제조를 완료한다.

상기의 본 발명에 대한 커패시터의 등가회로도는 제3도에 도시한 바와같다.

이상에서 설명한 바와같이 본 발명의 반도체 소자의 커패시터 구조 및 제조방법은 P-N접합용 커패시터와 적층형, 핀형, 원통형등의 커패시터가 병렬로 연결된 디램셀(DRAM CELL)은 커패시턴스를 알맞게 조절하고, 증대시키는데 효과적임은 물론 원통형, 핀형등의 커패시터 제조시 야기되는 식각이나 세정시의 문제점을 없애는데도 매우 효과적이다.

Claims (2)

1. 활성영역과 격리영역으로 구분하여 격링영역에 필드산화막이 형성된 반도체 기판, 상기 반도체 기판의 활성영역에 형성되는 트랜지스터의 게이트전극, 상기 게이트전극 양측의 반도체 기판에 형성되는 제1도전형 소오스 및 드레인영역, 상기 소오스영역과 격리영역사이에 소오스영역과 접합되도록 형성되는 제2도전형 불순물 영역, 상기 제2도전형 불순물영역에 연결되어 격리영역 상부에 형성되는 커패시터의 제1플레이트전극, 상기 제1플레이트전극상의 소정부위와 상기 소오스영역상에 콘택홀을 갖도록 전면에 형성되는 절연막, 상기 소오스영역상에 연결되어 소오스영역 상측의 절연막위에 형성되는 커패시터의 스토리지전극, 상기 스토리전극 표면에 형성되는 유전체막, 제1플레이트전극에 연결되어 유전체막위에 형성되는 커패시터의 제2플레이트전극을 포함하여 구성됨을 특징으로 하는 반도체 소자의 커패시터 구조.
2. 반도체기판에 활성영역과 격리영역으로 정의하여 격리영역에 필드산화막을 형성하는 제1공정과, 격리영역과 격리영역 일측의 활성영역 소정부분상에 커패시터의 제1플레이트전극을 형성하는 제2공정과, 상기 제1플레이트전극이 형성된 활성영역의 반도체기판에 제2도전형 불순물영역을 형성하는 제3공정과, 상기 제1플레이트전극상의 소정부위와 트랜지스터 양측의 소오스영역상에 콘택홀을 갖도록 전면에 절연막을 형성하는 제4공정과, 활성영역상에 형성된 게이트전극 양측의 소오스영역에 제1도전형 불순물영역을 형성하는 제5공정과, 상기 제1도전형 불순물영역과 연결되어 소오스영역 상측의 절연막위에 커패시터의 스토리전극을 형성하는 제6공정과, 상기 스토리지전극 표면에 유전체막을 형성하는 제7공정과, 제1플레이트전극에 연결되어 유전체막위에 커패시터의 제2플레이트전극을 형성하는 제8공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 커패시터 제조방법.