KR100304947B1 - 반도체메모리장치및그제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, DRAM의 고집적화 및 DRAM셀 커패시터의 대용량화에 적당하도록 한 것이다.
본 발명은 반도체기판과; 상기 반도체기판 소정영역에 형성된 제1트렌치; 상기 제1트렌치 측벽의 기판부위에 형성된 불순물의 접합영역으로 이루어진 스토리지노드와 제1트렌치 측벽에 형성된 유전체막 및 제1트렌치내에 매립되어 형성된 플레이트전극으로 이루어진 커패시터; 상기 제1트렌치 하부에 형성된 제2트렌치; 상기 제2트렌치내에 형성된 소자격리영역; 상기 소자격리영역 양측에 형성된 활성영역; 상기 각각의 활성영역에 형성된 제3트렌치; 상기 제3트렌치 측벽에 형성된 게이트절연막; 상기 게이트절연막상에 형성된 수직형태의 트랜지스터 게이트전극; 상기 제3트렌치 하부에 형성된 드레인영역; 상기 활성영역의 기판 표면부위에 형성되며 상기 커패시터 스토리지노드와 연결된 소오스영역; 상기 트랜지스터 게이트전극 상부에 절연층을 개재하여 형성되며 상기 각각의 활성영역에 형성된 각각의 드레인영역을 연결하는 폴리실리콘패드를 포함하여 구성되는 반도체 메모리장치를 제공함으로써 커패시퍼 면적을 증대시켜 커패시터의 대용량화를 도모하여 DRAM의 고집적화를 가능하게 한다.

Description

반도체 메모리장치 및 그 제조방법
제1도는 종래의 스택 커패시터를 갖춘 DRAM셀의 단면구조도.
제2도는 종래의 트렌치 격리방법을 이용하여 형성된 스택 커패시터를 갖춘 DRAM셀의 단면구조도.
제3도는 종래의 트렌치 격리방법을 이용하여 형성된 트렌치 커패시터를 갖춘 DRAM셀의 단면구조도.
제4도는 본 발명에 의한 DRAM셀 구조도.
제5도는 본 발명에 의한 DRAM셀의 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
21 : 버퍼층 22 : 질화막
23,31,38 : 포토레지스트 24 : 제1트렌치
25 : 스토리지노드 26 : 제2트렌치
27 : 소자격리막 28 : 유전체막
29 : 플레이트전극 30 : 제1절연층
32 : 제3트렌치 33 : n-영역
34 : 게이트절연막 35 : 게이트전극
36 : 제2절연층 37 : 폴리실리콘패드
39 : 제3절연층 40 : 평탄화층
41 : 콘택홀 42 : 금속배선
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 고집적소자의 스케일다운(scale down)에 적당하도록 한 DRAM(Dynamic Random Access Memory)셀구조 및 이의 제조방법에 관한 것이다.
종래의 스택(stacked)구조의 커패시터를 갖춘 DRAM셀구조를 제1도에 도시하였다.
종래의 스택 커패시터를 갖춘 DRAM셀은 제1도에 도시한 바와 같이 필드산화막(1)에 의해 활성영역과 소자분리영역으로 구분된 반도체기판(100)상에 게이트절연막(3), 게이트전극(4)과 소오스 및 드레인영역(S/D)으로 이루어진 셀트랜지스터가 형성되고, 스토리지노드(7)와 유전체막(8) 및 플레이트전극(9)으로 이루어진 커패시터가 상기 소오스 또는 드레인영역(S/D)과 접속되어 형성되며, 셀트랜지스터 및 커패시터 상부에 절연층(10)과 평탄화층(11)이 형성되고, 상기 평탄화층(11) 상부에 금속배선(12)이 상기 소오스 또는 드레인영역(S/D)에 접속되어 형성된 구조로 되어 있다.
이와 같은 스택 커패시터를 갖춘 DRAM셀에 있어서는 소자의 고집적화가 진행됨에 따라 커패시터 면적이 축소되어 커패시터용량 확보에 문제가 따르게 되며, 스케일다운에 의한 트랜지스터 채널길이의 감소로 인해 트랜지스터의 특성이 저하된다. 특히 숏채널효과(short channel effect) 및 내로우효과(narrow effect)가 증대되는 문제가 발생한다. 또한 스케일다운에 따른 필드산화막의 격리특성이 저하하는 문제도 발생하게 된다.
이에 따라 제2도에 도시된 바와 같은 트렌치 격리기술을 적용한 스택 커패시터를 갖춘 DRAM셀구조가 제안되었다.
제2도에 도시된 바와 같이 종래의 트렌치 격리기술을 이용한 스택 커패시터를 갖춘 DRAM셀은 실리콘기판(100)의 소자격리영역에 트렌치를 형성한 후, 트렌치를 절연물질로 채워 형성한 소자격리층(2)을 이용한 것으로서, 기존의 LOCOS(Local Oxidation of Silicon)에 의한 필드산화막의 버즈비크(bird´s beak)을 없앨 수 있어 유효 활성영역을 증가시킬 수 있는 효과를 가진다.
또한, 제3도에 도시된 바와 같이 트렌치 격리기술을 이용한 트렌치 커패시터를 갖춘 DRAM셀은 상기와 같은 방법으로 트렌치내에 소자격리층(2)이 형성되고, 활성영역에 형성된 트렌치내면을 따라 형성된 커패시터 노드 접합영역(13)과 트렌치 내벽에 형성된 절연막(14) 및 트렌치내에 매립되어 형성된 플레이트전극(15)으로 이루어진 커패시터가 형성된 구조로 되어 있다. 제2도 및 제3도에서 제1도와 동일한 참조부호를 동일한 부분을 나타낸 것이다.
상기와 같은 트렌치 커패시터구조는 작은 면적에서도 트렌치의 깊이에 따라 대용량의 커패시터를 형성할 수 있는 장점을 가진다.
그러나 상술한 트렌치를 이용한 DRAM셀구조도 초고집적화를 위해서는 충분치 못하며, 특히 깊은 트렌치를 형성하는 공정은 균일한 트렌치 형성 및 산화공정이 어려워 공정제어가 힘든 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 소자의 고집적화 및 커패시터의 대용량화에 적당하도록 한 DRAM셀구조 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 반도체기판과; 상기 반도체기판 소정영역에 형성된 제1트렌치; 상기 제1트렌치 측벽의 기판부위에 형성된 불순물의 접합영역으로 이루어진 스토리지노드와 제1트렌치 측벽에 형성된 유전체막 및 제1트렌치내에 매립되어 형성된 플레이트전극으로 이루어진 커패시터; 상기 제1트렌치 하부에 형성된 제2트렌치; 상기 제2트렌치내에 형성된 소자격리영역; 상기 소자격리영역 양측에 형성된 활성영역; 상기 각각의 활성영역에 형성된 제3트렌치; 상기 제3트렌치 측벽에 형성된 게이트절연막; 상기 게이트절연막상에 형성된 수직형태의 트랜지스터 게이트전극; 상기 제3트렌치 하부에 형성된 드레인영역; 상기 활성영역의 기판 표면부위에 형성되며 상기 커패시터 스토리지노드와 연결된 소오스영역; 상기 트랜지스터 게이트전극 상부에 절연층을 개재하여 형성되며 상기 각각의 활성영역에 형성된 각각의 드레인영역을 연결하는 폴리실리콘패드를 포함하여 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체기판 소정영역에 제1트렌치를 형성하는 공정과, 상기 제1트렌치 내벽의 기판부위에 불순물을 도핑하여 커패시터 스토리지노드를 형성하는 공정, 상기 제1트렌치 하부에 제2트렌치를 형성하는 공정, 상기 제2트렌치내에 소자격리막을 형성하는 공정, 상기 제1트렌치 측벽에 커패시터 유전체막을 형성하는 공정, 상기 제1트렌치내에 플레이트전극을 형성하는 공정, 상기 플레이트전극상부에만 선택적으로 제1절연층을 형성하는 공정, 상기 제1 및 제2트렌치 양측 기판영역에 제3트렌치를 형성하는 공정, 기판의 도전형과 반대 도전형의 불순물을 이온주입하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 게이트전극형성을 위한 도전층을 형성하는 공정, 상기 도전층을 소정의 게이트전극패턴으로 패터닝하는 공정, 기판의 도전형의 반대 도전형의 불순물을 고농도로 이온주입하여 상기 제3트렌치 하부와 기판 표면부위에 각각 드레인영역과 소오스영역을 형성하는 공정, 기판 전면에 제2절연층을 형성하는 공정, 상기 제2절연층을 선택적으로 식각하여 제3트렌치 하부에 형성된 드레인영역을 노출시키는 콘택홀을 형성하는 공정, 기판 전면에 폴리실리콘을 증착하는 공정, 상기 폴리실리콘층을 패터닝하여 상기 콘택홀을 통해 상기 드레인영역과 접속되는 폴리실리콘패드를 형성하는 공정, 기판 전면에 제3절연층 및 평탄화층을 차례로 형성하는 공정, 상기 평탄화층 및 제3절연층을 선택적으로 식각하여 상기 폴리실리콘패드의 소정부분을 노출시키는 콘택홀을 형성하는 공정, 기판 전면에 금속을 증착하고 패터닝하여 상기 콘택홀을 통해 폴리실리콘패드와 연결되는 금속배선을 형성하는 공정으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제4도에 본 발명에 의한 DRAM셀구조를 도시한 바, 제4(a)도는 레이아웃을 나타낸 것이고, 제4(b)도는 제4(a)도의 A-A´선으로 잘랐을때의 단면구조도를 나타낸 것이다.
본 발명의 DRAM셀은 제4도에 도시된 바와 같이 기판내의 활성영역이 트렌치격리영역(27)에 의해 분리되고, 이 트렌치영역 상부의 트렌치영역에 커패시터가 형성되는바, 트렌치 내벽의 기판 부위에 불순물의 도핑에 의한 접합영역으로 이루어진 스토리지노드(25)와 트렌치 내벽에 형성된 커패시터 유전체막(28), 트렌치내에 매립되어 형성된 플레이트전극(29)으로 커패시터가 구성되며, 상기 트렌치격리영역에 의해 분리된 각각의 활성영역에 상기 트렌치격리영역을 둘러싸며 또다른 트렌치가 형성되며, 이 트렌치의 내벽면에 트랜지스터의 게이트가 수직으로 형성되며, 트렌치 하부에 트랜지스터의 드레인영역이 형성되고, 상기 분리된 활성영역에 각각 형성되는 트랜지스터의 각각의 드레인영역이 폴리실리콘패드(37)에 의해 연결된 공통드레인구조를 가진 트랜지스터가 형성되며, 상기 폴리실리콘패드에 금속배선이 연결된 구조로 되어 있다.
이와 같이 본 발명의 DRAM셀은 커패시터의 용량증대와 절연특성을 향상시키기 위해 기존의 동일한 활성영역상에 형성되는 공통드레인구조의 트랜지스터 대신에 서로 분리된 활성영역을 사용하고 폴리실리콘패드에 의해 연결되는 공통 드레인구조의 트랜지스터를 형성하고, 고집적화에 유리하도록 트렌치격리영역 상부에 트렌치 커패시터를 형성한 구조를 가진다.
다음에 제5도를 참조하여 본 발명에 의한 DRAM셀 제조방법을 설명한다.
먼저, 제5(a)도에 도시된 바와 같이 반도체기판(100)상에 버퍼층(21)으로서, 예컨대 산화막을 형성하고, 이위에 질화막(22)을 형성한 후, 질화막(22)상에 포토레지스트를 도포하고 이를 선택적으로 노광 및 현상하여 소정의 포토레지스트패턴(23)을 형성한다. 이어서 상기 포토레지스트패턴(23)을 마스크로 상기 질화막(22) 및 산화막(21)을 식각하고 이어 노출되는 기판을 이방성식각하여 커패시터 형성을 위한 제1트렌치(24)를 형성한다.
다음에 제5(b)도에 도시된 바와 같이 상기 포토레지스트패턴을 제거한 후, POCl3도핑에 의해 상기 형성된 트렌치 내면의 기판 부위에 스토리지노드(25)를 형성한다.
이어서 제5(c)도에 도시된 바와 같이 상기 제1트렌치를 2차적으로 식각하여 상기 제1트렌치 하부에 소자분리를 위한 제2트렌치(26)를 형성한 후, 절연층으로서, 예컨대 HLD를 증착하고 에치백하여 상기 제2트렌치(26)내에 매립된 소자격리막(27)을 형성하여 스토리지노드(25)를 각 셀단위로 분리한다.
다음에 제5(d)도에 도시된 바와 같이 산화공정을 실시하여 상기 제1트렌치 내벽에 커패시터 유전체막(28)으로서 산화막을 형성하고, 폴리실리콘을 증착하고 에치백하여 상기 제1트렌치내에 플레이트전극(29)을 형성함으로써 스토리지노드(25)와 유전체막(28) 및 플레이트전극(29)으로 이루어진 커패시터를 완성한다. 이어서 산화공정을 실시하게 되면 상기 남아 있는 질화막(22)이 산화방지 마스크층의 역할을 하게 되어 폴리실리콘으로 이루어진 플레이트전극(29)상부에만 선택적으로 제1절연층(30)이 되는 산화막이 형성된다.
이어서 제5(e)도에 도시된 바와 같이 기판 전면에 포토레지스트를 도포하고 이를 선택적으로 노광 및 현상하여 소정의 포토레지스트패턴(31)을 형성한 후, 이 포토레지스트패턴(31)을 마스크로 하여 상기 질화막(22)을 식각하고 이에 따라 노출되는 기판부위를 이방성식각하여 트랜지스터 게이트 형성을 위한 제3트렌치(32)를 형성한다.
다음에 상기 포토레지스트패턴을 제거한 다음, 문턱전압(VT)조절용 이온주입공정을 행한 후, 제5(f)도에 도시된 바와 같이 상기 질화막(22)을 제거하고, 기판의 도전형과 반대 도전형의 불순물로서, 예컨대 n형 불순물을 이온주입하여 N-영역(33)을 형성한다.
이어서 제5(g)도에 도시된 바와 같이 기판 전면에 게이트절연막(34)을 형성하고, 이위에 게이트형성을 위한 도전층으로서, 예컨대 폴리실리콘을 증착하고 이를 패터닝하여 게이트전극(35)을 형성한 후, 기판의 도전형의 반대 도전형의 불순물로서 n형 불순물을 고농도로 이온주입하여 상기 형성된 n-영역(33)과 함께 상기 제3트렌치 하부에 LDD(Lightly Doped Drain)구조의 드레인영역(S)을 형성함과 아울러 기판 표면부위에 소오스영역(S)을 형성한다. 이때, 소오스영역(S)은 상기 커패시터 스토리지노드(25)와 연결된다.
다음에 제5(h)도에 도시된 바와 같이 기판 전면에 제2절연층(36)으로서, 예컨대 산화막을 형성하고, 이를 선택적으로 식각하여 제3트렌치 하부에 형성된 드레인영역(D)을 노출시키는 콘택홀을 형성한 후, 전면에 폴리실리콘을 증착하고 이위에 포토레지스트를 도포한 후, 이를 선택적으로 노광 및 현상하여 소정의 포토레지스트패턴(38)을 형성한 다음, 이 포토레지스트패턴(38)을 마스크로 하여 상기 폴리실리콘층을 식각하여 폴리실리콘패드(37)를 형성한다.
이어서 제5(i)도에 도시된 바와 같이 상기 포토레지스트패턴(38)를 제거한 다음 기판 전면에 제3절연층(39)으로서, 예컨대 산화막을 형성하고, 계속해서 이위에 평탄화층(40)으로서, 예컨대 BPSG(Borophospho-silicate Glass)를 증착하고 리플로우(reflow)공정을 행한다. 이어서 상기 BPSG막(40) 및 산화막(39)을 선택적으로 식각하여 상기 폴리실리콘패드(37)의 소정부분을 노출시키는 콘택홀(41)을 형성하고 기판 전면에 금속층으로서, 예컨대 알루미늄을 증착하고 패터닝하여 상기 콘택홀(41)을 통해 폴리실리콘패드(37)와 연결되는 금속배선(42)을 형성함으로써 본 발명의 DRAM셀 제조공정을 완료한다.
이상과 같이 본 발명은 트렌치 격리영역내에 커패시터를 형성하고(트렌치 격리영역의 상부를 트렌치 커패시터로 사용), 소자전체를 커패시터가 둘러싸게 하여 커패시터 면적을 증대시킬 수 있으며, 별도의 소자격리영역이 필요없으므로 고집적화에 유리하게 된다. 또한, 동일 커패시터용량을 위해서는 종래보다 트렌치깊이가 더 얕아도 되므로 공정이 용이해진다.
또한, 트랜지스터의 게이트전극을 별도의 트렌치(제3트렌치) 측벽에 형성하여 수직구조로 형성함으로써 스케일 다운이 일어나더라도 충분한 채널길이를 확보할 수 있으며, 트렌치에 의한 평탄화효과로 다층 배선을 갖는 소자의 상층부 배선공정의 마진을 더욱 확보할 수 있게 된다.

Claims (2)

  1. 반도체기판과; 상기 반도체기판 소정영역에 형성된 제1트렌치; 상기 제1트렌치 측벽의 기판부위에 형성된 불순물의 접합영역으로 이루어진 스토리지노드와 제1트렌치 측벽에 형성된 유전체막 및 제1트렌치내에 매립되어 형성된 플레이트전극으로 이루어진 커패시터; 상기 제1트렌치 하부에 형성된 제2트렌치; 상기 제2트렌치내에 형성된 소자격리영역; 상기 소자격리영역 양측에 형성된 활성영역; 상기 각각의 활성영역에 형성된 제3트렌치; 상기 제3트렌치 측벽에 형성된 게이트절연막; 상기 게이트절연막상에 형성된 수직형태의 트랜지스터 게이트전극; 상기 제3트렌치 하부에 형성된 드레인영역; 상기 활성영역의 기판 표면부위에 형성되며 상기 커패시터 스토리지노드와 연결된 소오스영역; 상기 트랜지스터 게이트전극 상부에 절연층을 개재하여 형성되며 상기 각각의 활성영역에 형성된 각각의 드레인영역을 연결하는 폴리실리콘패드를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
  2. 반도체기판 소정영역에 제1트렌치를 형성하는 공정과, 상기 제1트렌치 내벽의 기판부위에 불순물을 도핑하여 커패시터 스토리지노드를 형성하는 공정, 상기 제1트렌치 하부에 제2트렌치를 형성하는 공정, 상기 제2트렌치내에 소자격리막을 형성하는 공정, 상기 제1트렌치 측벽에 커패시터 유전체막을 형성하는 공정, 상기 제1트렌치내에 플레이트전극을 형성하는 공정, 상기 플레이트전극상부에만 선택적으로 제1절연층을 형성하는 공정, 상기 제1 및 제2트렌치 양측 기판영역에 제3트렌치를 형성하는 공정, 기판의 도전형과 반대 도전형의 불순물을 이온주입하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 게이트전극형성을 위한 도전층을 형성하는 공정, 상기 도전층을 소정의 게이트전극패턴으로 패터닝하는 공정, 기판의 도전형의 반대 도전형의 불순물을 고농도로 이온주입하여 상기 제3트렌치 하부와 기판 표면부위에 각각 드레인영역과 소오스영역을 형성하는 공정, 기판 전면에 제2절연층을 형성하는 공정, 상기 제2절연층을 선택적으로 식각하여 제3트렌치 하부에 형성된 드레인영역을 노출시키는 콘택홀을 형성하는 공정, 기판 전면에 폴리실리콘을 증착하는 공정, 상기 폴리실리콘층을 패터닝하여 상기 콘택홀을 통해 상기 드레인영역과 접속되는 폴리실리콘패드를 형성하는 공정, 기판 전면에 제3절연층 및 평탄화층을 차례로 형성하는 공정, 상기 평탄화층 및 제3절연층을 선택적으로 식각하여 상기 폴리실리콘패드의 소정부분을 노출시키는 콘택홀을 형성하는 공정, 기판 전면에 금속을 증착하고 패터닝하여 상기 콘택홀을 통해 폴리실리콘패드와 연결되는 금속배선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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