KR100192398B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 캐패시터 전극의 면적을 증가시켜 캐패스턴스를 최대한 확보함으로서 고집적 메모리 소자에 적당하도록 한 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 필드 산화막에 의해 정의된 활성영역의 기판을 일정 깊이로 식각하는 제1공정, 상기필드 산화막을 포함한 기판상에 게이트 전극을 선택적으로 형성하고 상기 활성영역상의 게이트 전극 양측의 기판에LDD 구조를 갖는 제1소오스/드레인 불순물 확산영역을 형성하는 제2공정, 상기 게이트 전극을 포함한 기판 전면에 제1산화막, 스토리지 전극용 제1폴리 실리콘, 제2산화막을 차례로 증착하는 제3공정, 상기 제2산화막 상부에 감광막을 도포하여 스토리지 전극 영역을 정의한 후, 상기 스토리지 전극 영역의 제2산화막, 스토리지 전극용 제1폴리 실리콘 및 제1산화막을 연속적으로 제거하여 기판을 노출시키는 제4공정, 상기 노출된 기판을 일정깊이로 식가한 후 고농도 불순물 이온주입에 의한 제2소오스/드레인 불순물 확산영역을 형성하는 제5공정, 상기 기판을 포함한 전면에 스토리지 전극용 제2폴리 실리콘을 증착한 후 불필요한 부분의 스토리지 전극용 제2폴리 실리콘, 제2산화막, 스토리지 전극용 제1포리 실리콘을 차례로 제거하는 제6공정,상기 스토리지 전극용 제1, 제2폴리 실리콘 상부에 캐패시터 유전체막과 플레이트 전극용 폴리 실리콘을 차례로 형성하는 제7공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조방법
제1도(a)~(b)는 종래 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도.
제2도(a)~(f)는 본 발명의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 버퍼 산화막 24 : 게이트 산화막
25 : 게이트 포리 실리콘 26 : 캡 게이트 절연막
28 : 제1소오스/드레인 불순물 확산영역 29 : 제1저압 산화막
30 : 스토리지 전극용 제1폴리 실리콘 31 : 제2저압 산화막
32, 35 : 감광막
33 : 제2소오스/드레인 불순물 확산영역
34 : 스토리지 전극용 제2폴리 실리콘 36 : 캐패시터 유전체막
37 : 플레이트 전극용 폴리 실리콘
본 발명은 반도체 소자에 관한 것으로, 특히 캐패시터 면적을 증가시켜 고집적 메모리 소자에 적당하도록 한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
제1도(a)~(d)는 종래 반도체 소자의 캐패시터 제조방법을 나타낸 제조공정 단면도이다.
제1도(a)에서와 같이, 필드 산화막(2)에 의해 필드영역과 활성영역으로 정의된 반도체 기판(1)상의 활성영역에 이온주입시 격자손상을 방지하기 위한 버퍼 산화막(3)을 성장시킨다.
이어, 상기 활성영역에 문턱전압(Threshold Voltage : VT)조절용 이온주입을 실시하고 제1도(b)에서와 같이, 상기 버퍼 산화막(3)을 제거한 후, 게이트 산화막(4), 게이트 폴리 실리콘충(5)과, 게이트 캡 절연막(6)을 차례로 형성하고, 상기 게이트(Gap) 절연막(6)상에 제1감광막(도시하지 않음)을 도포한 후 사진석판술(Photolithography) 및 식각 공정을 통해 불필요한 부분의 게이트 캡 절연막(6), 게이트 폴리 실리콘층(5), 게이트 산화막(4)을 선택적으로 제거하여 게이트 전극을 형성한다.
그리고, 상기 게이트 전극을 마스크로 이용하여 저농도의 n형 불순물 이온주입에 의한 저농도 n-형 불순물 확산영역을 형성한다.
이어, 상기 게이트 전극을 포함한 기판 전면에 게이트 측벽 형성용 절연막을 증착한 후 에치백(Etch Back) 공정을 통해 게이트 측벽(7)을 형성한다.
이어서 상기 게이트 측면(7)을 마스크로 한 고농도의 n+불순물 이온주입을 실시하여 LDD(Lightly Doped Drain) 구조를 갖는 n형 소오스/드레인 불순물 확산영역(8)을 형성한다.
이어 제1도(c)에서와 같이, 게이트 전극을 포함한 전면에 저압 산화막(9)을 형성한 후 상기 저압 산화막(9) 상부에 제2감광막(도시하지 않음)을 도포하여 사진석판술 및 식각 공정을 통해 소오스 접촉면을 노출시키는 콘택홀(Contact Hole)을 형성하기 위해 상기 저압 산화막 (9)을 선택적으로 제거한다.
그리고 상기 저압 산화막(9)을 포함한 전면에 캐패시터의 스토리지(Storage) 전극용 폴리 실리콘(10)을 증착한 다음 제1도(d)에서와 같이, 상기 스토리지 전극용 폴리 실리콘(10) 상부에 제3감광막(도시하지 않음)을 도포한 후 스토리지 전극을 패터닝 한 다음 불필요한 스토리지 전극용 폴리 실리콘(10)을 선택적으로 제거하여 캐패시터의 스토리지 전극(10a)을 형성한다.
이어 상기 스토리지 전극을 포함한 전면에 캐패시터 유전체막(11)과 플레이트 전극용 폴리 실리콘(12)을 차례로 증착한 후, 감광막 패턴을 이용해 캐패시터 영역을 정의한 다음 불필요한 플레이트 전극용 폴리 실리콘, 캐패시터 유전체막(11)을 선택적으로 제거하면 종래 반도체 소자의 캐패시터 제조공정이 완료된다.
그러나 상기와 같은 종래 반도체 소자의 캐패시터 제조방법은 캐패시터 전극의 면적이 작아 소자동작을 위한 충분한 캐패시턴스의 확보가 불가능하여 고집적 소자에는 부적합하며, 캐패시턴스를 증가시키기 위해서는 소자의 사이즈를 크게 해야 하는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 캐패시터 전극의 면적을 크게하여 충분한 캐패시턴스를 확보함으로써 고집적 소자에 적당한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 필드 산화막에 의해 정의된 활성영역의 기판을 일정 깊이로 식각하는 제1공정, 상기 필드 산화막을 포함한 기판상에 게이트 전극을 선택적으로 형성하고 상기 활성영역상의 게이트전극 양측의 기판에 LDD 구조를 갖는 제1소오스/드레인 불순물 확산영역을 형성하는 제2공정, 상기 게이트 전극을 포함한 기판 전면에 제1산화막, 스토리지 전극용 제1폴리 실리콘, 제2산화막을 차례로 증착하는 제3공정, 상기 제2산화막 상부에 감광막을 도포하여 스토리지 전극 영역을 정의한 후, 상기 스토리지 전극 영역의 제2산화막,스토리지 전극용 제1폴리 실리콘 및 제1산화막을 연속적으로 제거하여 기판을 노출시키는 제4공정, 상기 노출된 기판을 일정깊이로 식가한 후, 고농도 불순물 이온주입에 의한 제2 소오스/드레인 불순물 확산영역을 형성하는 제5공정, 상기 기판을 포함한 전면에 스토리지 전극용 제2폴리 실리콘을 증착한 후 불필요한 부분의 스토리지 전극용 제2폴리 실리콘, 제2산화막, 스토리지 전극용 제1폴리 실리콘을 차례로 제거하는 제6공정, 상기 스토리지 전극용 제1, 제2폴리 실리콘 상부에 캐패시터 유전체막과 플레이트 전극용 폴리 실리콘을 차례로 형성하는 제7공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
제2도(a)~(f)는 본발명의 반도체 소자의 캐패시터 제조방법을 나타낸 제조공정 단면도이다.
즉, 본 발명의 반도체 소자의 캐패시터 제조방법은 제2도(a)에서와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(21)의 필드영역에 필드 산화막(22)을 형성한 후 상기 활성영역의 반도체 기판(21)을 일정 깊이로 식각한다.
그리고 식각된 반도체 기판(21)의 활성영역에 버퍼 산화막(23)을 성장시킨 후 문턱전압(VT)조절용 이온주입을 실시한다.
이어, 제2도(b)에서와 같이, 상기 버퍼 산화막(23)을 제거한 후 상기 활성영역의 반도체 기판(21)상에 게이트 산화막(24)을 O2분위기에서 성장시킨 후 상기 게이트 산화막(24)을 포함한 전면에 게이트 폴리 실리콘(25)과 게이트 캡 절연막(26)을 차례로 형성한다.
상기 게이트 캡 절연막(26) 상부에 감광막(도시하지 않음)을 도포하여 사진석판술(Photolithography) 및 식각공정을 통해 상기 게이트 캡 절연막(26), 게이트 폴리 실리콘(25), 게이트 산화막(24)을 선택적으로 제거하여 게이트 전극을 형성한다.
이어서, 상기 게이트 전극을 마스크로 이용한 저농도 n-형 불순물 이온주입을 실시하여 상기 게이트 전극 양측의 반도체 기판(21)에 저농도 n-형 불순물 확산영역을 형성한다.
이어 상기 게이트 전극을 포함한 전면에 게이트 측벽용 절연막을 증착하고, 에치백(Etch Back)하여 상기 게이트 전극 측면에 게이트 측벽(27)을 형성한다.
그리고 상기 게이트 측벽(27)을 마스크로 이용한 고농도의 n+불순물 이온주입을 실시하여 LDD 구조를 갖는 제1n형 소오스/드레인 불순물 확산영역(28)을 형성한다.
이어서 제2도(c)에서와 같이, 상기 게이트 전극을 포함한 전면에 제1저압 산화막(29), 스토리지 전극용 제1폴리 실리콘(30), 제2저압 산화막(31)을 차례로 증착하고, 상기 제2저압 산화막(31) 상부에 감광막(32)을 도포하여 소오스 접촉면을 노출시키는 콘택홀 영역을 정의한다.
이어 제2도(d)에서와 같이, 상기 감광막(32) 패턴으로 정의된 콘택홀 영역의 반도체 기판(21)이 노출되도록 불필요한 부분의 제2저압 산화막(31), 스토리지 전극용 제1폴리 실리콘(30), 제1저압 산화막(29)을 선택적으로 제거한 후 노출된 반도체 기판(21)을 일정 깊이까지 식각한다.
이어서, 상기 감광막(32) 패턴을 마스크로 이용하여 고농도의 n+불순물 이온주입에 의한 제2n형 소오스/드레인 불순물 확산영역(33)을 형성한다.
그리고 제2(e)에서와 같이, 기판(21)을 포함한 전면에 스토리지 전극용 제2폴리 실리콘(34)을 증착하고, 상기 스토리지 전극용 제2폴리 실리콘(34) 상부에 감광막(35)을 도포하여 플레이트 전극 영역을 정의한 다음 제2도(f)에서와 같이, 불필요한 부분의 스토리지 전극용 제2폴리 실리콘(34)을 건식각한다.
이어, 상기 감광막(35) 패턴을 마스크로 이용하여 제2저압 산화막(31)을 습식식각한 다음 불필요한 스토리지 전극용 제1폴리 실리콘(30)을 건식 식각하여 선택적으로 제거한다.
그리고 상기 스토리지 전극용 제1, 제2폴리 실리콘(30)(34)을 포함한 전면에 캐패시터 유전체막(36)과 플레이트 전극용 폴리 실리콘(37)을 차례로 증착한 후 불필요한 부분의 캐패시터 유전체막(36)과 플레이트 전극용 폴리 실리콘(37)을 선택적으로 제거하면 본 발명의 반도체 소자의 캐패시터 제조공정을 완료하게 된다.
이상 상술한 바와 같이, 본 발명의 반도체 소자의 캐패시터 제조방법은 소자의 사이즈를 증가시키지 않고 캐패시터 전극의 면적을 크게하여 충분한 캐패시턴스를 확보할 수 있으므로 고집적 메모리 소자 구현에 용이한 효과가 있다.

Claims (2)

  1. 필드 산화막에 의해 정의된 활성영역의 기판을 일정 깊이로 식각하는 제1공정, 상기 필드 산화막을 포함한 기판상에 게이트 전극을 선택적으로 형성하고 상기 활성 영역상의 게이트 전극 양측의 기판에 LDD 구조를 갖는 제1소오스/드레인 불순물 확산영역을 형성하는 제2공정, 상기게이트 전극을 포함한 기판 전면에 제1산화막, 스토리지 전극용 제1폴리 실리콘, 제2산화막을 차례로 증착하는 제3공정, 상기 제2산화막 상부에 감광막을 도포하여 스토리지 전극 영역을 정의한 후, 상기 스토리지 전극 영역의 제2 산화막, 스토리지 전극용 제1폴리 실리콘 및 제1산화막을 연속으로 제거하여 기판을 노출시키는 제4공정, 상기 노출된 기판을 일정깊이로 식가한 후 고농도 불순물 이온주입에 의한 제2소오스/드레인 불순물 확산영역을 형성하는 제5공정, 상기 기판을 포함한 전면 스토리지 전극용 제2 폴리 실리콘을 증착한 후 불필요한 부분의 스토리지 전극용 제2폴리 실리콘, 제2산화막, 스토리지 전극용 제1폴리 실리콘을 차례로 제거하는 제6공정, 상기 스토리지 전극용 제1,제2폴리 실리콘 상부에 캐패시터 유전체막과 플레이트 전극용 폴리 실리콘 치레로 형성하는 제7공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 제6공정의 스토리지 전극용 제2폴리 실리콘, 제2산화막, 스토리지 전극용 제1폴리 실리콘을 각각 건식, 습식, 건식식각을 통해 제거함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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