KR970067872A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

Info

Publication number
KR970067872A
KR970067872A KR1019960007258A KR19960007258A KR970067872A KR 970067872 A KR970067872 A KR 970067872A KR 1019960007258 A KR1019960007258 A KR 1019960007258A KR 19960007258 A KR19960007258 A KR 19960007258A KR 970067872 A KR970067872 A KR 970067872A
Authority
KR
South Korea
Prior art keywords
storage electrode
polysilicon
oxide film
substrate
electrode
Prior art date
Application number
KR1019960007258A
Other languages
English (en)
Other versions
KR100192398B1 (ko
Inventor
송인정
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960007258A priority Critical patent/KR100192398B1/ko
Publication of KR970067872A publication Critical patent/KR970067872A/ko
Application granted granted Critical
Publication of KR100192398B1 publication Critical patent/KR100192398B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 캐패시트 제조방법에 관한 것으로 캐패시터 전극의 면적을 증가시켜 캐패시턴스를 최대한 확보함으로서 고집적 메모리 소자에 적당하도록 한 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 필드 산화막에 의해 정의된 활성영역의 기판을 일정 깊이로 식각하는 제1 공정, 상기 필드 산화막을 포함한 기판상에 게이트 전극을 선택적으로 형성하고 상기 활성영역상의 게이트 전극 양측의 기판에 LDD 구조를 갖는 제1 소오스/드레인 불순물 확산영역을 형성하는 제2공정, 상기 게이트 전극을 포함한 기판 전면에 제1 산화막, 스토리지 전극용 제1 폴리 실리콘 , 제2산화막을 차례로 증착하는 제3 공정, 상기 제2 산화막 상부에 감광막을 도포하여 스토리지 전극 영역을 정의한 후, 상기 스토리지 전극 영역의 제2 산화막, 스토리지 전극용 제1폴리 실리콘 및 제1산화막을 연속적으로 제거하여 기판을 노출시키는 제4공정, 상기 노출된 기판을 일정깊이로 식가한 후 고농도 불순물 이온주입에 의한 제2소오스/드레인 불순물 확산영역을 형성하는 제5공정, 상기 기판을 포함한 전면에 스토리지 전극용 제2폴리 실리콘을 증착한 후 불필요한 부분의 스토리지 전극용 제2폴리 실리콘, 제2 산화막, 스토리지 전극용 제1폴리실리콘을 차례로 제거하는 제6공정, 상기 스토리지 전극용 제1, 제2 폴리 실리콘 상부에 캐패시터 유전체막과 플레이트 전극용 폴리 실피콘을 차례로 형성하는 제7공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도(a)~(f)는 본 발명의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도

Claims (2)

  1. 필드 산화막에 의해 정의된 활성영역의 기판을 일정 깊이로 식각하는 제 1공정, 상기 필드 산화막을 포함한 기판상에 게이트 전극을 선택적으로 형성하고 상기 활성영역상의 게이트 전극 양측의 기판에 LDD 구조를 갖는 제1 소오스/드레인 불순물 확산영역을 형성하는 제2공정, 상기 게이트 전극을 포함한 기판 전면에 제1 산화막, 스토리지 전극용 제1 폴리 실리콘 , 제2산화막을 차례로 증착하는 제3 공정, 상기 제2 산화막 상부에 감광막을 도포하여 스토리지 전극 영역을 정의한 후, 상기 스토리지 전극 영역의 제2 산화막, 스토리지 전극용 제1폴리 실리콘 및 제1산화막을 연속적으로 제거하여 기판을 노출시키는 제4공정, 상기 노출된 기판을 일정깊이로 식가한 후 고농도 불순물 이온주입에 의한 제2소오스/드레인 불순물 확산영역을 형성하는 제5공정, 상기 기판을 포함한 전면에 스토리지 전극용 제2폴리 실리콘을 증착한 후 불필요한 부분의 스토리지 전극용 제2폴리 실리콘, 제2 산화막, 스토리지 전극용 제1폴리실리콘을 차례로 제거하는 제6공정, 상기 스토리지 전극용 제1, 제2 폴리 실리콘 상부에 캐패시터 유전체막과 플레이트 전극용 폴리 실리콘을 차례로 형성하는 제7공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서 제6공정의 스토리지 전극용 제2폴리 실리콘, 제2 산화막, 스토리지 전극용 제1폴리 실리콘을 각각 건식, 습식, 건식식각을 통해 제거함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
KR1019960007258A 1996-03-18 1996-03-18 반도체 소자의 캐패시터 제조방법 KR100192398B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960007258A KR100192398B1 (ko) 1996-03-18 1996-03-18 반도체 소자의 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960007258A KR100192398B1 (ko) 1996-03-18 1996-03-18 반도체 소자의 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
KR970067872A true KR970067872A (ko) 1997-10-13
KR100192398B1 KR100192398B1 (ko) 1999-06-15

Family

ID=19453355

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960007258A KR100192398B1 (ko) 1996-03-18 1996-03-18 반도체 소자의 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100192398B1 (ko)

Also Published As

Publication number Publication date
KR100192398B1 (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
JP2664130B2 (ja) 半導体記憶装置の製造方法
JPH0799292A (ja) 半導体素子のキャパシタ形成方法
US6040209A (en) Semiconductor memory device and method of forming transistors in a peripheral circuit of the semiconductor memory device
JPH06338594A (ja) 半導体素子のキャパシター製造方法
KR940016806A (ko) 반도체 기억장치의 커패시터 및 그 제조방법
KR970067872A (ko) 반도체 소자의 캐패시터 제조방법
KR930006974B1 (ko) 트랜치를 이용한 스택 커패시터의 제조방법
KR0156169B1 (ko) 반도체 메모리장치 제조방법
KR960011663B1 (ko) 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법
KR100304948B1 (ko) 반도체메모리장치제조방법
KR0151191B1 (ko) 반도체 메모리장치 제조방법
KR0135174B1 (ko) 디램(dram)셀의 제조방법
KR930008884B1 (ko) 스택커패시터 셀 제조방법
KR100239450B1 (ko) 반도체 메모리소자의 제조방법
KR100281038B1 (ko) 반도체 메모리장치 제조방법
KR970053946A (ko) 반도체 메모리장치 및 그 제조방법
KR970004322B1 (ko) 반도체 장치의 캐패시터 제조방법
KR0164152B1 (ko) 반도체소자의 캐패시터의 제조방법
KR970003914A (ko) 반도체 소자의 캐패시터 제조방법
KR940016786A (ko) 반도체 메모리 장치의 제조 방법
KR950021584A (ko) 반도체 기억소자 형성방법
KR930006924A (ko) 커패시터 셀 제조방법
KR970024321A (ko) 반도체장치의 캐패시터 제조방법(Method of fabricating a capacitor of a semiconductor device)
KR940010337A (ko) 반도체 기억장치 및 그 제조방법
KR970030827A (ko) 플래시 메모리셀 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051219

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee