KR970053946A - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

Info

Publication number
KR970053946A
KR970053946A KR1019950050995A KR19950050995A KR970053946A KR 970053946 A KR970053946 A KR 970053946A KR 1019950050995 A KR1019950050995 A KR 1019950050995A KR 19950050995 A KR19950050995 A KR 19950050995A KR 970053946 A KR970053946 A KR 970053946A
Authority
KR
South Korea
Prior art keywords
layer
mask
forming
contact hole
predetermined
Prior art date
Application number
KR1019950050995A
Other languages
English (en)
Other versions
KR100209214B1 (ko
Inventor
김재영
정중택
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950050995A priority Critical patent/KR100209214B1/ko
Publication of KR970053946A publication Critical patent/KR970053946A/ko
Application granted granted Critical
Publication of KR100209214B1 publication Critical patent/KR100209214B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 고집적 반도체 메모리에 적합하도록 충분한 커패시터 용량을 확보하면서 단차 문제를 해결할 수 있도록 한 것이다.
본 발명은 기판 전면에 절연막을 형성하는 단계와; 상기 절연막 상부에 소정패턴으로 패터닝된 마스크층을 형성하는 단계; 기판 전면에 소정의 콘택홀 패턴으로 패터닝된 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 습식식각하고 이어서 일정 두께만큼 건식식각하는 단계; 상기 포토트랜지스트 패턴을 제거하는 단계; 상기 마스크층을 마스크로 이용하여 상기 절연막을 건식식각하여 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 절연막 전면에 제1도전층을 형성하는 단계; 및 상기 제1도전층을 소정 패턴으로 패터닝하여 커패시터 전하저장 전극을 형성하는 단계를 포함하여 이루어지는 반도체 메모리장치 제조방법을 제공한다.

Description

반도체 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 밞명에 의한 반도체 메모리장치의 커패시터 단면구조도이다.

Claims (13)

  1. 소정 영역에 셀트랜지스터가 형성된 기판과; 상기 기판 상부에 형성된 소정의 프로파일을 갖는 콘택홀을 구비한 절연막; 상기 콘택홀 내면에 형성되어 상기 셀트랜지스터의 소정 영역과 접속된 커패시터 전하저장전극; 상기 전하저장 전극 포면에 커패시터 유전체막; 및 상기 커패시터 유전체막 전면에 커패시터 플레이트 전극을 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 콘택홀은 상부로 갈수록 넓어지는 계단 형상의 프로파일을 갖는 것을 특징으로 하는 반도체 메모리장치.
  3. 기판 전면에 절연막을 형성하는 단계와; 상기 절연막 상부에 소정패턴으로 패터닝된 마스크층을 형성하는 단계; 기판 전면에 소정의 콘택홀 패턴으로 패터닝된 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 습식식각하고 이어서 일정두께만큼 건식식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 마스크층을 마스크로 이용하여 상기 절연막을 건식식각하여 기판의 소정부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 절연막 전면에 제1도전층을 형성하는 단계; 및 상기 제1도전층을 소정 패턴으로 패터닝하여 커패시터 전하저장 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  4. 제3항에 있어서, 상기 절연막과 마스크층은 서로 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  5. 제4항에 있어서, 상기 절연막은 산화막으로 형성하고, 마스크층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  6. 제3항에 있어서, 상기 습식식각은 HF 또는 BOE용액을 이용하여 행하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  7. 제3항에 있어서, 상기 마스크층 패턴은 최종적으로 원하는 콘택홀 크기보다 소정 크기만큼 크게 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  8. 제3항에 있어서, 상기 마스크층을 마스크로 이용하여 상기 절연막을 건식식각하여 기판의 소정 부분을노출시키는 콘택홀을 형성하는 단계에서 상기 건식식각시 콘택홀이 완전히 형성됨과 동시에 마스크로 사용한상기 마스크층이 함께 식각되어 제거되도록 하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  9. 제3항에 있어서, 상기 절연막의 습식식각 후 건식식각을 행할 때 식각 두께의 50-70%정도만 식각하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  10. 제3항에 있어서, 상기 제1도전층 및 제2도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  11. 제10항에 있어서, 제1도전층 및 제2도전층은 저온 플라즈마 방식에 의해 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  12. 제3항에 있어서, 상기 전하저장 전극을 형성하는 단계후에 상기 전하저장 전극 전면에 커패시터 유전체막을 형성하고, 그 전면에 커패시터 플레이트 전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  13. 제12항에 있어서, 상기 커패시터 유전체막은 ONO를 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950050995A 1995-12-16 1995-12-16 반도체 메모리 장치 제조방법 KR100209214B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950050995A KR100209214B1 (ko) 1995-12-16 1995-12-16 반도체 메모리 장치 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950050995A KR100209214B1 (ko) 1995-12-16 1995-12-16 반도체 메모리 장치 제조방법

Publications (2)

Publication Number Publication Date
KR970053946A true KR970053946A (ko) 1997-07-31
KR100209214B1 KR100209214B1 (ko) 1999-07-15

Family

ID=19440779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950050995A KR100209214B1 (ko) 1995-12-16 1995-12-16 반도체 메모리 장치 제조방법

Country Status (1)

Country Link
KR (1) KR100209214B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653982B1 (ko) * 2000-09-04 2006-12-05 주식회사 하이닉스반도체 반도체 메모리장치의 스토리지노드 전극 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653982B1 (ko) * 2000-09-04 2006-12-05 주식회사 하이닉스반도체 반도체 메모리장치의 스토리지노드 전극 제조 방법

Also Published As

Publication number Publication date
KR100209214B1 (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
KR970053946A (ko) 반도체 메모리장치 및 그 제조방법
KR0151191B1 (ko) 반도체 메모리장치 제조방법
KR100239450B1 (ko) 반도체 메모리소자의 제조방법
KR0164152B1 (ko) 반도체소자의 캐패시터의 제조방법
KR100357174B1 (ko) 반도체소자의 캐패시터 제조방법
KR960026870A (ko) 반도체소자의 캐패시터 제조방법
KR980006350A (ko) 반도체소자의 캐패시터 제조방법
KR960006001A (ko) 반도체소자의 캐패시터 제조방법
KR940016766A (ko) 반도체 소자의 캐패시터 제조방법
KR940027172A (ko) 디램셀의 스택캐패시터 제조방법
KR950021548A (ko) 반도체 메모리장치의 커패시터 및 이의 제조방법
KR960026835A (ko) 반도체소자의 캐패시터 제조방법
KR960026856A (ko) 반도체소자의 캐패시터 제조방법
KR950034630A (ko) 반도체소자의 저장전극 형성방법
KR960009152A (ko) 반도체기억장치 제조방법
KR980006391A (ko) 반도체 메모리장치의 커패시터 제조방법
KR970013348A (ko) 반도체장치의 커패시터 제조방법
KR960009186A (ko) 반도체소자의 커패시터 제조방법
KR950019956A (ko) 반도체소자의 캐패시터 제조방법
KR960005991A (ko) 반도체소자의 캐패시터 및 그 제조방법
KR960005992A (ko) 반도체소자의 캐패시터 제조방법
KR950034730A (ko) 반도체 메모리 장치에서의 캐패시터 제조 방법
KR930018731A (ko) 반도체메모리장치 및 그 제조방법
KR970023709A (ko) 반도체 장치의 캐패시터 제조방법
KR950034421A (ko) 반도체소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070321

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee