KR100209214B1 - 반도체 메모리 장치 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 고집적 반도체 메모리에 적합하도록 충분한 커패시터 용량을 확보하면서 단차 문제를 해결할 수 있도록 한 것이다.
본 발명은 기판 전면에 절연막을 형성하는 단계와; 상기 절연막 상부에 소정패턴으로 패터닝된 마스크층을 형성하는 단계; 기판 전면에 소정의·콘택홀 패턴으로 패터닝된 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트패턴를 마스크로 하여 상기 절연막을 습식식각하고 이어서 일정두께만큼 건식식각하는 단계; 상기 포토레지스트패턴을 제거하는 단계; 상기 마스크층을 마스크로 이용하여 상기 절연막을 건식식각하여 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 절연막 전면에 제1도전층을 형성하는 단계; 및 상기 제1도전층을 소정 패턴으로 패터닝하여 커패시터 전하저장 전극을 형성하는 단계를 포함하여 이루어지는 반도체 메모리장치 제조방법을 제공한다.
Description
제1a도 내지 제1d도는 종래 반도체 메모리장치의 커패시터 전하저장 전극 형성 방법을 도시한 공정순서도.
제2도는 본 발명에 의한 반도체 메모리장치의 커패시터 단면구조도.
제3도(a) 내지(h)는 본 발명에 의한 반도체 메모리 장치의 커패시터 제조 방법을 도시한 공정순서도.
제4도(a) 및 (b)는 종래의 반도체 메모리 장치의 커패시터 구조와 본 발명의 반도체 메모리 장치의 커패시터 구조를 비교하여 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 게이트
14 : 절연막(산화막) 15 : 마스크층(폴리실리콘)
16 : 제1포토레지스트 패턴 17 : 제2포토레지스트 패턴
18, 18' : 콘택홀 19 : 커패시터 전하저장 전극
20 : 포토레지스트 패턴 21 : 커패시터 유전체막
22 : 커패시터 플레이트 전극
본 발명은 반도체 메모리 장치 제조 방법에 관한 것으로, 특히 반도체 메모리 장치에 있어서 충분한 전하저항 용량(storage capacitance)을 확보하면서 동시에 셀영역과 주변영역간의 단차를 완화시킬 수 있는 반도체 메모리 장치 제조 방법에 관한 것이다.
반도체 메모리장치가 고집적화되어 감에 따라 DRAM(dynamic random access memory) 제조시 커패시터 용량 확보가 큰 문제가 되고 있다. 종래에는 커패시터 용량확보를 위해 커패시터 전극의 높이를 증가시켜 표면적을 증대시킨 적층 커패시터 구조를 채택하였다. 그러나 이 기술은 전하저장에 필요한 커패시터 용량을 확보할 수는 있으나, 그로 인해 단차를 악화시키는 문제를 야기시키며, 이로 인해 후속으로 진행되는 금속배선 공정시 심한 단차로 감광막 패턴 형성에 많은 어려움이 따르게 된다. 즉, 감광막 패턴을 원하는 형상으로 만들기 어렵고, 감광막 패턴을 형성했다 해도 브릿지(bridge)가 생성되거나 금속배선이 손상(attack)을 받아 부식(erosion)이 자주 발생된다. 이러한 단차 문제를 해결하기 위해서는 SOG(spin on glass) 등과 같은 유동성이 좋은 재료를 이용하는 평탄화 공정이 추가되어야 하고 아울러 유동성이 좋다는 장점은 반대로 높은 온도에서 이후에 진행될 공정에 많은 제한을 야기시키는 문제점을 갖는다.
종래의 적층 커패시터구조의 한 예인 실린더형 커패시터를 갖는 종래의 반도체 메모리 장치 제조 방법을 제1a도 내지 제1d도를 참조하여 설명한다.
먼저, 제1a도에 도시된 바와 같이 게이트(2)와 소오스 및 드레인(도시하지 않음)으로 이루어진 셀 트랜지스터가 형성된 기판(1) 전면에 절연막으로서, 예컨대 산화막(4)을 형성하고, 이 산화막(4)의 소정부분을 선택적으로 식각하여 기판 소정 부분을 노출시키는 콘택홀을 형성한다. 이어서 상기 콘택홀을 포함한 산화막(4) 전면에 커패시터 전극 형성용 제1도전층으로서, 예컨대 폴리실리콘(5)을 증착하여 상기 콘택홀을 통해 기판에 접속되도록 한후, 폴리실리콘(5) 상에 폴리실리콘층(5)과의 식각선택비가 큰 절연막으로서, 예컨대 O3-PSG(phospho-silicate glass)(6)를 증착한다. 계속해서 상기 O3-PSG막(6) 상부에 포토레지스트를 도포한 후, 사진식각공정을 통해 선택적으로 노광 및 현상하여 소정의 커패시터 전하저장 전극 패턴(7)으로 패터닝한다. 미설명부호 3은 게이트 측벽절연막을 나타낸다.
다음으로, 제1b도에 도시된 바와 같이 상기 포토레지스트패턴(7)을 마스크로 하여 상기 O3-PSG막(6)과 폴리실리콘층(5)을 식각하여 O3-PSG막 패턴(6')과 폴리실리콘층패턴(5')으로 이루어진 적층구조를 형성한다. 이어서 상기 적층구조가 형성된 기판 전면에 커패시터 전극 형성용 제2도전층으로서, 예컨대 폴리실리콘층(8)을 형성한다.
다음으로, 제1c도에 도시된 바와 같이 상기 폴리실리콘층(8)을 마스크없이 건식식각하여 상기 적층구조의 측면에 도전층 스페이서(8')를 형성한다.
다음으로, 제1d도에 도시된 바와 같이 습식식각에 의해 상기 O3-PSG막 패턴을 제거함으로써 제1도전층패턴(5')과 스페이서(8')로 이루어진 실린더형 전하저장 전극(17)을 형성한다.
상기한 바와 같이 종래 기술에 의해 제조되는 커패시터 전하저장 전극은 높이 솟은 모양으로 형성되어 이후 공정시 큰 단차를 유발하게 된다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 고집적 반도체 메모리에 적합하도록 충분한 커패시터 용량을 확보하면서 단차 문제를 해결할 수 있도록 한 반도체 메모리 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 트랜지스터 형성이 완료된 반도체 기판 전면에 절연막을 형성하는 제1단계; 상기 절연막 상에 마스크층을 형성하는 제2단계; 상기 마스크층 상에 콘택홀 형성 영역의 상기 마스크층을 노출시키는 제1포토레지스트 패턴을 형성하는 제3단계; 상기 제1포토레지스트 패턴을 식각마스크로 이용하여 상기 마스크층을 식각해서 마스크 패턴을 형성하고, 상기 제1포토레지스트 패턴을 제거하는 제4단계; 상기 제4단계가 완료된 전체 구조상에 상기 콘택홀 형성 영역의 상기 절연막을 상기 제1포토레지스트 패턴 보다 좁은 폭으로 노출시키는 제2포토레지스트 패턴을 형성하는 제5단계: 상기 제2포토레지스트 패턴을 식각마스크로 이용하여 상기 절연막을 습식식각하는 제6단계: 상기 절연막을 건식식각하여 제1콘택홀을 형성하되, 상기 제1콘택홀 바닥에 상기 절연막의 일부를 잔류시키는 제7단계; 상기 제2포토레지스트 패턴을 제거하는 제8단계; 상기 마스크 패턴을 식각마스크로 이용하여 상기 절연막을 건식식각해서 상기 반도체 기판을 노출시킴과 동시에 상기 반도체기판이 노출될 때 상기 마스크 패턴이 제거되도록 함으로써, 상부로 갈수록 폭이 넓어지며 그 측벽에 계단 형상의 프로파일을 갖는 제2콘택홀을 형성하는 제9 단계, 상기 제2콘택홀 바닥에 노출된 상기 반도체 기판 및 상기 제2콘택홀 측벽 및 상기 제2콘택홀 주변의 상기 절연막 상에 전하저장 전극을 형성하는 제10 단계; 및 상기 전하저장 전극 상에 커패시터 유전체막 및 플레이트 전극을 형성하여 커패시터를 제조하는 제11 단계를 포함하는 반도체 메모리 장치 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 의한 반도체 메모리장치의 커패시터를 단면구조를 보이고 있다.
본 발명에 따른 반도체 메모리 장치는 셀 트랜지스터가 형성된 기판(11)상에 소정의 프로파일을 갖는 콘택홀을 구비한 절연막(14)이 형성되고, 상기 콘택홀 내면에 커패시터 전하저장 전극(19)이 형성되고, 이 전하저장 전극(19) 표면에 커패시터 유전체막(21)이 형성되고, 그 전면에 커패시터 플레이트 전극(22)이 형성된 구조로 되어 있는바, 상기 콘택홀은 상부로 갈수록 넓어지는 계단 형상의 프로파일을 갖는다. 따라서 콘택홀 내면의 표면적이 넓게 형성되므로 그 상부에 형성되는 커패시터 전하저장 전극의 유효 면적을 충분히 확보할 수 있어 커패시터 용량이 증대되며, 또한 커패시터 전극이 코택홀 내부에 형성되므로 장치 표면이 평탄화되고 단차가 완화된다.
본 발명의 일실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 제3도의 (a) 내지 (h)를 참조하여 설명한다.
먼저, 제3도(a)에 도시된 바와 같이 게이트(12)와 소오스 및 드레인(도시하지 않음)으로 이루어진 셀 트랜지스터가 형성된 기판(11) 전면에 절연막으로서, 예컨대 산화막(14)을 형성하고, 이 산화막(14) 상부에 마스크층으로서, 상기 산화막(14)과의 식각선택비가 큰 포리실리콘(15)을 증착한다. 이때, 상기 산화막(14)은 충분한 두께로 형성한다. 이어서 상기 폴리실리콘층(15)상에 포토레지스트를 도포한 후, 사진식각공정를 통해 선택적으로 노광 및 현상하여 소정의 제1포토레지스트 패턴(16)을 형성한다. 미설명부호 '13'은 게이트 측벽절연막을 나타낸다.
이어서, 제3도(b)에 도시된 바와 같이 상기 제1포토레지스트 패턴(16)을 식각마스크로 이용하여 상기 폴리실리콘층(15)을 식각하여 폴리실리콘층(15) 패턴을 형성하고, 제1포토레지스트 패턴(16)을 제거한 다음, 기판 전면에 다시 포토레지스트를 도포하고 이를 사진식각공정을 통해 선택적으로 노광 및 현상하여 소정의'제2포토레지스트 패턴(17)을 형성한다. 이때, 상기 제1포토레지스트 패턴(16)은 최종적으로 형성하고자 하는 콘택홀 크기보다 조금 크게 형성하고, 제2포토레지스트 패턴(17)은 최종적인 콘택홀 크기로 형성한다.
다음으로, 제3도(c)에 도시된 바와 같이 상기 제2포토레지스트 패턴(17)을 식각마스크로 이용하여 상기 산화막(14)을 HF용액이나 BOE(buffered oxide etchant)를 이온하여 습식 식각한다.
계속해서, 제3도(d)에 도시된 바와 같이 상기 습식식각추 상기 산화막(14)을 건식식각하여 일차적으로 콘택홀(18)을 형성한다. 이때, 산화막의 건식식각시 콘택홀을 완전히 뚫지 않고 일정 두께만큼만 식각하고 일정두께는 남긴다. 예를 들면, 건식식각시 식각두께의 50 % 내지 70% 정도만 식각한다.
이어서, 제3도(e)에 도시된 바와 같이 상기 제2포토레지스트패턴을 제거한 후, 상기 폴리실리콘층 패턴(15)을 식각마스크로 이용하여 상기 산화막(14)을 건식식각하여 최종 콘택홀(18')을 형성한다. 이때, 식각 타겟을 잘 조정하여 콘택이 완전히 뚫릴 때 마스크로 사용한 폴리실리콘 패턴이 함께 식각되도록 한다. 이와 같이 제2포토레지스트 패턴을 이용한 습식식각 및 건식식각과 폴리실리콘층 패턴을 이용한 건식식각의 3단계 식각에 의해 도시된 바와 같이 상부로 갈수록 넓어지는 계단 형상의 프로파일을 갖는 콘택홀을 형성한다.
다음으로, 제3도(f)에 도시된 바와 같이 습식 세정을 거친후, 상기 콘택홀(17')이 형성된 산화막(14) 전면에 커패시터 전극 형성용 제1도전층으로서, 예컨대 폴리실리콘(19)을 저온 플라즈마 방식을 이용하여 증착하고, 이 위에 포토레지스트(20)를 도포한 후, 이를 사진식각공정을 통해 선택적으로 노광 및 현상하여 소정의 전하저장 전극 패턴(20)을 형성한다.
이어서, 제3도(g)에 도시된 바와 같이 상기 포토레지스트 패턴(20)을 식각마스크로 하여 상기 폴리실리콘층(19)을 식각하여 커패시터 전하저장 전극(19)을 형성한다. 이어서 상기 포토레지스트 패턴을 제거한 후, 상기 전하저장 전극(19) 전면에 커패시터 유전체막(21)으로서, 예컨대 ONO(oxide/nitride/oxide)를 증착한 추, 그 전면에 커패시터 전극 형성용 제2도전층으로서, 예컨대 폴리실리콘(22)을 저온 플라즈마방식으로 증착하고 이를 소정패턴으로 패터닝하여 제3도(h)에 도시된 바와 같이 전하저장 전극(19)과 유전체막(21) 및 플레이트 전극(22)으로 이루처진 커패시터를 완성한다. 상기 포토레지스트 패턴을 제거한 후, 포토레지스트 찌꺼기를 황산과 과수를 일정비율로 혼합한 용액을 사용하여 습식식각에 와해 제거할 수도 있다.
제4도는 종래기술에 의한 실린더형 커패시터(A)와 본 발명에 의한 실린더형 커패시터(B) 각각의 단면구조를 비교하여 나타내었다. 도시된 바와 같이 종래 기술에 따라 커패시터를 형성할 경우 셀영역과 주변영역의 단차가 훨씬 줄어드는 것을 알 수 있다. 따라서 이후 금속배선 형성이 용이해지게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 커패시터 전극과 셀 트랜지스터를 접속기 위한 콘택홀을 다단계 식각에 의해 계단형 형상으로 상부로 갈수록 넓게 형성하고, 이러한 형상의 콘택홀 내면을 따라 커패시터 전하저장 전극을 형성한다. 이와같이 함으로써 콘택홀내의 표면적을 넓게 형성할 수 있으므로 커패시터 유효 면적을 확보할 수 있게 되며, 따라서 충분한 커패시터 용량을 얻을 수 있다.
또한, 종래와 같이 콘택홀을 형성된 절연층의 상부에 커패시터 전극이 형성되지 않고 콘택홀 내에 커패시터 전극이 형성되므로 단차가 감소된다. 따라서, 후속의 금속배선 공정시 금속 배선 형성을 위한 포토레지스트 패턴 형성시에 충분한 마진을 확보할 수 있으며, 결국 공정 변수(예를 들면, CD(critical dimension))를 조절하기 용이해진다. 아울러 금속층 식각후 단차로 인해 완전히 식각되어 없어지지 않고 남는 금속 잔유물이 유발하는 브릿지 문제도 쉽게 해결할 수 있다. 이러한 장점들로 인하여 반도체 메모리장치 제조시 장치의 신뢰성을 높일 수 있다.
그리고 단차가 작을수록, 즉 평탄화가 잘 이루어질수록 그 위에 올라갈 금속이나 산화막 또는 폴리실리콘층 등을 보다 균일하게 증착시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여허 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (7)
- 반도체 메모리 장치 제조 방법에 있어서, 트랜지스터 형성이 완료된 반도체 기판 전면에 절연막을 형성하는 제1단계; 상기 절연막 상에 마스크층을 형성하는 제2단계; 상기 마스크층 상에 콘택홀 형성 영역의 상기 마스크층을 노출시키는 제1포토레지스트 패턴을 형성하는 제3단계; 상기 제1포토레지스트 패턴을 식각마스크로 이용하여 상기 마스크층을 식각해서 마스크 패턴을 형성하고, 상기 제1포토레지스트 패턴을 제거하는 제4단계; 상기 제4단계가 완료된 전체 구조상에 상기 콘택홀 형성 영역의 상기 절연막을 상기 제1포토레지스트 패턴 보다 좁은 폭으로 노출시키는 제2포토레지스트 패턴을 형성하는 제5단계; 상기 제2포토레지스트 패턴을 식각마스크로 이용하여 상기 절연막을 습식식각하는 제6단계; 상기 절연막을 건식식각차여 제1콘택홀을 형성하되, 상기 제1콘택홀 바닥에 상기 절연막의 일부를 잔류시키는 제7단계; 상기 제2포토레지스트 패턴을 제거하는 제8단계; 상기 마스크 패턴을 식각마스크로 이용하여 상기 절연막을 건식식각해서 상기 반도체 기판을 노출시킴과 동시에 상기 반도체 기판이 노출될 때 상기 마스크 패턴이 제거되도록 함으로써, 상부로 갈수록 폭이 넓어지며 그 측벽에 계단 현상의 프로파일을 갖는 제2콘택홀을 형성하는 제9단계; 상기 제2콘택홀 바닥에 노출된 상기 반도체 기판 및 상기 제2콘택홀 측벽 및 상기 제2콘택홀 주변의 상기 절연막 상에 전하저장 전극을 형성하는 제10단계: 및 상기 전하저장 전극 상에 커패시터 유전체막 및 플레이트 전극을 형성하여 커패시터를 제조하는 제11 단계를 포함하는 반도체 메모리 장치 제조 방법.
- 제1항에 있어서, 상기 절연막은 산화막으로 형성하고, 상기 마스크층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 장치 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제6단계에서, 상기 습식식각은 HF 또는 BOE(buffered oxide etchant)용액을 이용하여 실시하는 것을 특징으로 하는 반도체 메모리 장치 제조방법.
- 제1항에 있어서, 상기 제7단계에서, 상기 절연막 두께의 50 % 내지 70 %를 식각하는 것을 특징으로 하는 반도체 메모리 장치 제조방법.
- 제1항에 있어서, 상기 제1도전층 및 상기 제2도전층 각각은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제5항에 있어서, 상기 제1도전층 및 상기 제2도전층은 각각 저온 플라즈마 방식에 의해 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제1항에 있어서, 유전체막은 ONO(oxide/nitride/oxide)로 형성하는 것을 특징으로 하는 반도체 메모리 장치 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653982B1 (ko) * | 2000-09-04 | 2006-12-05 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 스토리지노드 전극 제조 방법 |
-
1995
- 1995-12-16 KR KR1019950050995A patent/KR100209214B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR970053946A (ko) | 1997-07-31 |
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