KR100223765B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 형성방법에 있어서, 소정의 하부층이 형성된 반도체 기판상에 층간 절연막을 형성하는 단계; 전체구조 상부에 상기 층간 절연막과 소정의 식각선택비를 갖는 식각장벽막을 형성하는 단계; 상기 식각장벽막상의 후속 콘택홀 오픈 공정시 콘택홀이 오픈될 지역에 상기 식각장벽막과 소정의 식각선택비를 갖는 희생막을 형성하는 단계; 상기 희생막의 일부를 등방성 식각하는 단계; 상기 전체구조 상부에 포토레지스트를 형성한 다음, 상기 희생막이 노출될때까지 에치백하여 포토레지스트 패턴을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 소정부위의 반도체 기판이 드러날때까지 상기 희생막 제거 단계에 의해 노출된 상기 식각장벽막 및 상기 층간절연막을 차례로 제거하는 단계를 포함해서 이루어진 반도체 소자의 콘택홀 형성방법에 관한 것으로, 콘택홀 형성을 위한 식각 공정을 습식식각이 용이한 PSG막과 같은 절연산화막 및 폴리실리콘막 스페이서를 사용하여 충분한 공정 마진을 확보함으로써, 콘택홀 오픈을 위한 마스킹 공정시 마스크의 오정열에 의한 인접한 전극간의 단락을 제어할 수 있어 소장의 신뢰성을 향상시킬 수 있다.
Description
제1a도 내지 제1e는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 공정 단면도
제2도는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 게이트 산화막
13 : 게이트 전극 14 : 게이트 전극 스페이서
15 : 층간절연막 16 : 제1 폴리실리콘막
17 : PSG막 18 : 제1 감광막 패턴
19 : 제2 감광막 패턴 20 : 제2 폴리실리콘막
본 발명은 반도체 소자의 콘택홀(Contact Hole) 형성 방법에 관한 것으로, 특히 공정 마진을 확보하여 서로 인접한 전극의 단락을 방지하기 위한 반도체 소자의 콘택홀 형성방법에 관한 것이다.
일반적으로, 반도체 제조 공정중 비트라인 또는 워드라인과 같은 연결선, 전하저장전극 및 금속배선 형성 등 상ㆍ하부막간의 전기적 연결을 위해 소정의 콘택을 필요로 하게 된다.
상기와 같은 상.하부막간의 전기적 연결을 위한 콘택홀의 형성은 집적도가 낮은 경우에는 콘택을 형성할 수 있는 공간적인 여유가 있어 콘택홀 형성이 용이하였으나, 최근 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화 되어갈수록 단위소자의 면적은 축소되어 미세 패턴 형성이 어려워졌다.
종래에는, 이를 해결하기 위하여 실리콘 기판상의 층간절연막을 선택식각하여 소정부위의 실리콘 기판이 노출되는 콘택홀 형성하고, 전체구조 상부에 산화막과 같은 절연물질을 형성한 다음, 블랭킷 식각으로 콘택 측벽에 스페이서를 형성하여 최종적으로 오픈될 지역을 제어(control)하는 SOSCON(Sidewall Oxide Spacer CONtact) 형태의 콘택홀을 형성하여 공정 마진을 확보하였다.
그러나, 상기 SOSCON 형태의 콘택홀 오픈을 위한 마스킹 공정시 발생할 수 있는 마스크 오정렬(Misalign)에 의해 원하는 식각 양에서 조금만 벗어나게 되더라도 인접한 전극간의 단락(Short)을 유발시켜 소자의 신뢰성을 저하시키는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 인접한 전극간의 단락에 의한 소자의 페일(Fail)을 방지하기 위하여 충분한 공정 마진을 확보하는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막 상에 제1 식각장벽막을 형성하는 제2 단계; 상기 제1 식각장벽막 상에 희생막을 형성하는 제3 단계; 상기 희생막 상에 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 식각마스크로 상기 희생막을 선택적으로 식각하여 콘택홀 영역을 덮는 제1 희생막 패턴을 형성하는 제4 단계; 상기 제1 감광막 패턴을 제거하는 제5 단계; 상기 제1 희생막 패턴을 등방성 식각하여 상기 제1 희생막 패턴 보다 크기가 작은 제2 희생막 패턴을 형성하는 제6 단계; 상기 제6 단게가 완료된 전체구조 상에 제2 감광막을 도포하고, 상기 제2 희생막 패턴이 노출될 때까지 상기 제2 감광막을 제거하는 제7 단계; 상기 제2 희생막 패턴을 제거하여, 상기 제2 감광막으로 이루어지는 제2 감광막 패턴을 형성하는 제8 단계; 상기 제2 감광막 패턴을 식각마스크로 상기 제1 식각장벽막을 식각하여, 콘택홀 영역을 오픈시키는 제1 식각장벽막 패턴으로 이루어지는 식각마스크를 형성하고, 상기 제2 감광막 패턴을 제거하는 제9 단계 및 상기 식각마스크 형성 후 노출된 상기 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제10 단계를 포함하는 반도체 소자의 콘택홀 형성방법을 제공한다.
이하, 첨부된 도면 제1a도 내지 제1e도를 참조하여 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명한다.
먼저, 제1a도는 실리콘 기판(11)상에 게이트 산화막(12), 게이트 전극(13), 게이트 전극 스페이서(14) 및 소오스/드레인 영역(도시하지 않음)을 형성하여 통상의 트랜지스터 구조를 형성한 후, 전체구조 상부에 층간절연막(15)을 증착하여 층간 절연 및 평탄화를 이루고, 상기 층간절연막(15) 상부에 제1 폴리실리콘막(16) 및 PSG막(phosphosilicate glass)(17)을 차례로 형성한 다음, 상기 PSG막(17) 상부에 콘택홀이 오픈될 지역을 덮는 제1 감광막 패턴(18)을 형성한 것을 도시한 것이다. 상기 제1 감광막 패턴(18)은 비트라인 전극 콘택홀 형성용 마스크를 이용한 포토리쏘그라피 공정으로 형성한다.
이어서, 제1b도는 상기 제1 감광막 패턴(18)을 식각장벽으로 상기 제1 폴리실리콘막(16) 및 상기 PSG막(17)의 식각 선택비를 이용한 건식식각을 통행 상기 PSG막(17)을 식각한 다음, 상기 건식식각에 의해 패터닝된 PSG막(17)을 상기 제1 폴리실리콘막(16) 및 상기 PSG막(17)의 식각 선택비를 이용하여 BOE(buffered oxide etchant) 용액이나 HF 용액에 사용한 습식식각을 실시한 것을 도시한 것으로, 상기 등방성 식각에 의해 패터닝된 PSG막(17)의 모든 방향에서 동일한 양만큼 식각되도록 식각정도와 시간을 조절하여 PSG막 패턴(17a)을 형성한다.
계속해서, 제1c도는 전체구조 상부에 제2 감광막 패턴(19)을 충분히 도포하여 평탄화한 다음, 상기 습식식각에 의해 원하는 크기로 패터닝된 PSG막(17a)이 드러나기 시작하는 시점을 식각종말점으로 잡고 상기 PSG막(17a)이 드러날 때까지 상기 제2 감광막 패턴(19)을 식각한 것을 도시한 것이다.
이어서, 제1d도는 상기 PSG막(17a) 및 상기 제2 감광막 패턴(19)의 식각 선택비를 이용한 습식식각을 통하여 상기 PSG막(17a)을 제거한 후, 상기 제2 감광막 패턴(19)을 식각장벽으로한 건식식각을 통히야 하부의 층간절연막(15)이 드러날 때까지 상기 제1 폴리실리콘막(16)을 식각한 다음, 상기 제2 감광막 패턴(19)을 플라즈마를 이용하여 제거한 것을 도시한 것이다.
마지막으로, 제1e는 상기 제1 폴리실리콘막(16)과 상기 층간절연막(15)의 식각선택비를 이용한 건식식각에 의해 소정부위의 실리콘 기판(11)이 드러날 때까지 식각한 후, 전체구조 상부에 비트라인용 제2 폴리실리콘막(20)을 형성한 것을 도시한 것이다.
제2도는 상기 본 발명의 일실시예에서 설명한 바와 같이 제1d도의 구조를 형성한 다음, 전체구조 상부에 제2 폴리실리콘막(30)을 증착하고, 블랭킷 식각하여 상기 제1 폴리실리콘막(26) 측벽에 제2 폴리실리콘막 스페이서(30)를 형성한 후, 상기 제2 폴리실리콘막 스페이서(30)를 식각장벽으로 상기 제1 폴리실리콘막(26)과 상기 층간절연막(25)의 식각선택비를 이용한 건식식각에 의해 소정부위의 실리콘 기판(21)이 드러날 때까지 식각하여 충분한 공정 마진을 확보한 다음, 전체구조 상부에 비트라인용 제3 폴리실리콘막(31)을 형성한 것을 도시한 것이다. 미설명 부호 22는 게이트 산화막, 23는 게이트 전극, 24는 게이트 전극 스페이서 및 26 제1 폴리실리콘막을 각각 나타낸다.
본 발명은 본 발명의 일실시예에 한정되지 않으며, 워드라인과 같은 연결선, 전하저장전극 및 금속배선 형성 등 상ㆍ하부막간의 전기적 연결을 위한 콘택홀 형성 공정에도 적용할 수 있다.
상기와 같이 이루어지는 본 발명은 콘택홀 형성을 위한 식각 공정을 습식식각이 용이한 PSG막과 같은 절연산화막 및 폴리실리콘막 스페이서를 사용하여 충분한 공정 마진을 확보함으로써, 콘태홀 오픈을 위한 마스킹 공정시 마스크의 오정령에 의한 인접한 전극간의 단락(Short)을 제어할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (6)
- 반도체 소자의 콘택홀 형성 방법에 있어서, 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막 상에 제1 식각장벽막을 형성하는 제2 단계; 상기 제1 식각장벽막 상에 희생막을 형성하는 제3 단계; 상기 희생막 상에 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 식각마스크로 상기 희생막을 선택적으로 식각하여 콘택홀 영역을 덮은 제1 희생막 패턴을 형성하는 제4 단계; 상기 제1 감광막 패턴을 제거하는 제5 단계; 상기 제1 희생막 패턴을 등방성 식각하여 상기 제1 희생막 패턴 보다 폭이 작은 제2 희생막 패턴을 형성하는 제6 단계; 상기 제6 단계가 완료된 전체구조 상에 제2 감광막을 도포하고, 상기 제2 희생막 패턴이 노출될 때까지 상기 제2 감광막을 제거하는 제7 단계; 상기 제2 희생막 패턴을 제거하여, 상기 제2 감광막으로 이루어지는 제2 감광막 패턴을 형성하는 제8 단계; 상기 제2 감광막 패턴을 식각마스크로 상기 제1 식각장벽막을 식각하여, 콘택홀 영역을 오픈시키는 제1 식각장벽막 패턴으로 이루어지는 식각마스크를 형성하고, 상기 제2 감광막 패턴을 제거하는 제9 단계; 및 상기 식각마스크 형성 후 노출된 상기 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제10 단계를 포함하는 반도체 소자의 콘택홀 형성방법.
- 제1항에 있어서, 상기 제9 단계 후, 상기 제9 단계가 완료된 전체 구조 상에 제2 식각장벽막을 형성하는 제11 단계; 및 상기 제2 식각장벽막을 블랭킷 식각하여 상기 제1 식각장벽막 패턴 측벽에 제2 식각장벽막 스페이서를 형성해서, 상기 제1 식각장벽막 패턴 및 상기 제2 식각장벽막 스페이서로 이루어지는 식각마스크를 형성하는 제12 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제1항 또는 제2항에 있어서, 상기 제1 식각장벽막 및 상기 제2 식각장벽막을 각각 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제3항에 있어서, 상기 희생막을 PSG(phosphosilicate glass)막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제4항에 있어서, 상기 제6 단계에서, 상기 제1 희생막 패턴을 습식식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제5항에 있어서, 상기 습식식각은 BOE(buffered oxide etchant) 용액 또는 HF 용액으로 실시하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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