KR100287009B1 - 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법 - Google Patents

폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법 Download PDF

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Abstract

컨택홀 (33a 및 33b) 이 실리콘 기판 (21) 의 불순물 영역 (28a) 상부에 있는 층간 절연층 (31) 및 두꺼운 필드 산화층 (24) 상에 있는 폴리사이드선 (27a) 에 동시에 형성될 경우, 제조자는 폴리사이드선의 고융점 금속 실리사이드층 (27d) 에서 에칭을 중단하고, 얕은 컨택홀 (33a) 에 노출된 고융점 금속 실리사이드층 (27d) 의 일부를 제거한 후에 에칭을 재시작함으로써, 고융점 금속 실리사이드층에 대한 바람직하지 않은 에칭으로부터 불순물 영역 (28a) 을 보호한다.

Description

폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법 {PROCESS FOR FABRICATING SEMICONDUCTOR DEVICE HAVING POLYCIDE LINE AND IMPURITY REGION RESPECTIVELY EXPOSED TO CONTACT HOLES DIFFERENT IN DEPTH}
본 발명은 반도체 집적 회로 장치 제조 방법에 관한 것으로, 특히 폴리사이드 신호선 및 불순물 영역에 대해 컨택홀을 갖는 반도체 장치 제조 방법에 관한 것이다.
반도체 집적 회로의 집적도는 회로 소자 / 신호선의 크기 감소를 통하여 증가되어 왔다. 반도체 집적 회로 장치의 신호선은 점점 더 좁아지고 있다. 좁아진 신호선에 의해 전기적 신호에 대항하는 저항이 증가되고, 저항이 높은 신호선에 의해 신호 전달이 지연된다. 저항을 감소시키기 위해, 폴리사이드 구조체가 신호선용으로 제안되었다. 폴리사이드 구조체는 폴리실리콘층 및 고융점 금속 실리사이드의 적층체이다. 다층 배선 구조체가 반도체 집적 회로 장치에 채택되고, 상층 신호선이 컨택홀을 통하여 하층 신호선에 접속된다. 또한, 컨택홀은 반도체 집적 회로 장치에서 소형화된다. 만일 스퍼터링 기술을 사용함으로써 전도성 금속이 소형 컨택홀을 갖는 층간 절연층 상부에 증착된다면, 단차 피복이 불량해지고, 전도성 금속이 소형 컨택홀을 매립하지 못한다. 만일 전도성 금속층이 상층 신호선으로 패터닝되면, 상층 신호선 및 하층 신호선 사이의 컨택 저항이 커지거나 제품 사이에서 불안정해진다. 이 때문에, 스퍼터링을 통해 층간 신호선 상부에 전도성 금속을 증착하는 것은 바람직하지 않다.
일반적으로 폴리실리콘은 화학 기상 증착을 통하여 증착되어, 단차 피복이 향상된다. 이 때문에, 폴리사이드 구조체와 함께 폴리실리콘의 상층 신호층 또는 상층 신호선을 형성하는 것이 적절하다. 제조자가 소형 컨택홀을 통하여 하층 폴리사이드선에 상층 폴리사이드선을 접속할 경우, 제조자는 상층 폴리사이드선의 폴리실리콘층과 하층 폴리사이드선의 고융점 금속 실리사이드층 사이의 컨택 저항이 커지는 문제에 직면한다.
일본 공개 특허 공보 소 60-15950 호에 해결책이 개시되어 있다. 상기 일본 공개 특허 공보에 개시된 해결책에 따르면, 고융점 금속 실리사이드층은 하층 폴리사이드선으로부터 부분적으로 제거되고, 상층 폴리사이드층의 폴리실리콘층은 컨택홀을 통하여 하층 폴리사이드선의 노출된 폴리실리콘층에 직접적으로 접속된다. 폴리실리콘층 사이의 직접적인 접촉에 의해 컨택 저항이 감소된다.
제조자가 반도체 다이내믹 램 장치의 폴리실리콘층 사이의 직접적인 접촉을 형성할 경우, 도 1a 내지 도 1c 에 도시한 방법을 통해 상기 직접적인 접촉을 실현한다.
종래 기술의 방법은 실리콘 기판 (1) 의 준비로 시작되고, 필드 산화층 (2) 이 실리콘 기판 (1) 의 주면 상에 선택적으로 성장된다. 필드 산화층 (2) 은 주면에 활성 영역을 정의하고, 활성 영역이 산화되어 게이트 산화층 (3) 이 성장된다.
결과적으로 생성된 구조체의 전체 표면 상부에 폴리실리콘이 증착되고, 폴리실리콘층 상에 고융점 금속 실리사이드가 적층된다. 합금 기술을 통해 폴리실리콘층과 고융점 금속층 사이에 고융점 금속 실리사이드층이 생성된다. 워드선 (4a 및 4b) 은 저항이 낮을 것으로 기대되고, 폴리실리콘층 및 고융점 금속 실리사이드층은 두껍다. 예를 들어, 폴리실리콘층은 두께가 1000 옹스트롬이고, 고융점 금속 실리사이드층도 역시 두께가 1000 옹스트롬이다. 포토리소그래피 기술을 사용함으로써 고융점 금속 실리사이드층 상에 포토레지스트 에칭 마스크가 형성되어, 적층체는 워드선 (4a 및 4b) 으로 패터닝된다. 워드선 (4a 및 4b) 은 폴리사이드 구조를 갖고, 워드선 (4a) 의 일부는 게이트 산화층 (3) 상에서 게이트 전극으로서 역할한다.
다음으로, n형 도펀트 불순물이 활성 영역으로 이온 주입되어, 게이트 산화층 (3) 하부에 있는 채널 영역의 양 측부 상에 n형 소오스 및 드레인 영역 (5a 및 5b) 이 형성된다. 결과적으로 생성된 반도체 구조체의 전체 표면 상부에 절연 재료가 증착되어, 층간 절연층 (6) 이 형성된다. 포토레지스트 에칭 마스크 (7) 는 리소그래피 기술을 사용함으로써 층간 절연층 (6) 상에 형성되고, 워드선 (4b) 및 n형 드레인 영역 (5a) 상부에 개구부를 갖는다. 포토레지스트 에칭 마스크를 사용하여, 층간 절연층 (6) 은 반응성 이온 에칭 기술을 통해 선택적으로 에칭된다. n형 드레인 영역 (5a) 이 워드선 (4b) 보다 깊기 때문에, 반응성 이온 에칭은 n형 드레인 영역 (5a) 의 표면에 도달하는데 충분할 정도로 오랜 시간 동안 계속된다. 예를 들어, 반응성 이온 에칭을 위한 시간은 70 초이다. 컨택홀 (8a 및 8b) 이 층간 절연층 (6) 에 형성되고, 도 1a 에 도시한 바와 같이, 워드선 (4b) 및 n형 드레인 영역 (5a) 이 컨택홀 (8a 및 8b) 에 각각 노출된다. 워드선 (4b) 의 고융점 금속 실리사이드층에 도달한 후 반응성 이온 에칭이 계속된다 하더라도, 고융점 금속 실리사이드층은 에칭제에 저항력이 있어서, 깊이가 상이한 컨택홀 (8a 및 8b) 이 층간 절연층 (6) 에 동시에 형성된다.
다음으로, 결과적으로 생성된 반도체 구조체는 건식 에칭 또는 플라즈마 에칭을 거쳐, 워드선 (4b) 의 고융점 금속 실리사이드층이 부분적으로 에칭 제거된다. 결과적으로, 워드선 (4b) 의 폴리실리콘층은 도 1b 에 도시한 바와 같이, 컨택홀 (8a) 에 노출된다. 포토레지스트 에칭 마스크 (7) 가 제거된다.
반도체 구조체의 전체 표면 상부에 폴리실리콘이 증착되고, 폴리실리콘층은 컨택홀 (8a 및 8b) 로 워드선 (4b) 의 폴리실리콘층 및 n형 드레인 영역 (5a) 과 접촉이 유지된다. 다음으로, 폴리실리콘층 상부에 고융점 금속이 증착된다. 고융점 금속은 고융점 금속 실리사이드로 변환되어, 폴리실리콘층 상에 고융점 금속 실리사이드층이 적층된다. 포토레지스트 에칭 마스크 (도시하지 않음) 가 고융점 금속 실리사이드층 상에 형성되고, 고융점 금속 실리사이드층 및 폴리실리콘층이 선택적으로 에칭 제거된다. 상층 신호선 (9a 및 9b) 이 층간 절연층 (6) 상에 형성되어, 도 1c 에 도시한 바와 같이 폴리사이드 구조를 갖는다.
상층 신호선 (9a 및 9b) 의 폴리실리콘층은 워드선 (4b) 의 폴리실리콘층 및 단결정 실리콘의 n형 드레인 영역 (5a) 과 접촉이 직접적으로 유지된다. 이 때문에, 종래 기술의 제조 방법을 통하여 낮은 컨택 저항이 달성된다. 그러나, 제조자는 상층 신호선 (9b) 과 실리콘 기판 (1) 사이에 누설 전류가 흐르는 문제에 직면한다.
따라서, 본 발명의 중요한 목적은 컨택 저항 및 심각한 누설 전류의 증가 없이 깊이가 상이한 컨택홀이 동시에 형성되는 제조 방법을 제공하는 것이다.
본 발명자는 종래 기술의 구조체에 고유한 문제를 숙고하여, 드레인 영역이 도 2 에 도시한 바와 같이 함몰되는 것을 인지하였다. 본 발명자는 고융점 금속 실리사이드에 대한 건식 에칭을 하는 동안 에칭제에 의해 드레인 영역 (5a) 의 표면 부분이 제거된다고 생각하였다. 이하 설명하는 바와 같이, 워드선 (4a 및 4b) 은 두께가 1000 옹스트롬 정도의 고융점 금속 실리사이드층을 갖고, 건식 에칭이 오랜 시간 동안 계속되었다. 제조자가 선택성이 큰 건식 에칭제를 사용하였다 하더라도, 드레인 영역 (5a) 이 부분적으로 에칭되어, 드레인 영역 (5a) 에 형성되는 함몰을 회피할 수 없었다. 소오스 및 드레인 영역 (5a 및 5b) 은 점점 얕아져서, 깊이의 감소는 드레인 영역 (5a) 과 실리콘 기판 (1) 사이의 전기적 절연에 심각한 영향을 준다. 본 발명가는 고융점 금속 실리사이드에 대한 건식 에칭이 다음 세대의 반도체 집적 회로 장치에서 결코 무시될 수 없다고 결론지었다. 만일 깊은 컨택홀 (8b) 이 포토레지스트 에칭 마스크로 도포된다면, 드레인 영역 (5a) 은 건식 에칭제로부터 보호될 것이다. 그러나, 포토레지스트 에칭 마스크는 공정을 복잡하게 만든다. 더욱이, 건식 에칭 후에 깊은 컨택홀 (8b) 로부터 포토레지스트를 제거하는 것이 어려웠다.
도 1a 내지 도 1c 는 일본 공개 특허 공보 소 60-15950 호에 개시된 종래 기술의 컨택홀 형성 방법을 도시한 단면도.
도 2 는 종래 기술의 다이내믹 램 장치의 드레인 영역 주위의 구조체를, 확대하여, 도시한 단면도.
도 3 은 본 발명에 따른 반도체 집적 회로 장치 제조 방법의 필수적인 단계를 도시한 플로우 챠트.
도 4a 내지 도 4h 는 반도체 다이내믹 램 장치 제조 방법을 도시한 단면도.
도 5 는 다른 반도체 집적 회로 장치의 구조체를 도시한 단면도.
※도면의 주요 부분에 대한 부호의 설명※
21 : 실리콘 기판
24 : 필드 산화층
25 : 활성 영역
26 : 게이트 산화층
27a, 27b : 워드선
27c, 27e : n형 도핑된 폴리실리콘층
27d, 27f : 텅스텐 실리사이드층
28a, 28b : 소오스 및 드레인 영역
29 : 실리콘 산화층
30 : 보로-포스포실리케이트 글라스층
31 : 층간 절연층
32 : 포토레지스트 에칭 마스크
33a, 33b : 컨택홀
상기 목적을 달성하기 위해, 본 발명은 깊은 컨택홀의 완성 이전에 하부 폴리사이드선으로부터 고융점 금속 실리사이드층을 제거할 것을 제안한다.
본 발명의 일례에 따라서, 반도체층과 반도체층 상에 적층된 고융점 금속 실리사이드층을 갖는 제 1 하층 배선 및 고융점 금속 실리사이드층이 없는 제 2 하층 배선을 포함하는 반도체 구조체를 준비하는 단계; 제 1 하층 배선 상부에 제 1 부분 및 제 2 하층 배선 상부에 제 2 부분을 갖는 반도체 구조체 상부에 층간 절연층을 형성하는 단계; 제 1 하층 배선의 고융점 금속 실리사이드층이 제 1 컨택홀에 노출될 때까지 제 1 부분 및 제 2 부분을 에칭하는 단계로서, 제 2 하층 배선이 나머지 제 2 부분으로 여전히 도포되는 에칭 단계; 제 1 컨택홀에 노출된 고융점 금속 실리사이드층의 일부를 제 1 하층 배선으로부터 제거하는 단계; 및 제 2 하층 배선을 제 2 컨택홀에 노출시키기 위해 나머지 제 2 부분을 에칭하는 단계를 구비하는 반도체 장치 제조 방법이 제공된다.
첨부된 도면과 연관하여 취해지는 다음의 설명으로부터 본 제조 방법의 특징 및 장점을 더욱 명확하게 이해할 것이다.
도 3 은 본 발명을 실현하는 필수적인 공정 단계를 도시한다. 상기 공정은 반도체 기판 상부에 하층 배선을 형성하는 단계를 포함하고, 상기 단계를 SP1 이라고 라벨한다. 이 경우, 하층 배선은 폴리사이드 구조 즉, 폴리실리콘층 및 고융점 금속 실리사이드층의 적층 구조를 갖는다. 이하 폴리사이드 구조를 갖는 하층 배선을 간단하게 '폴리사이드선' 이라고 한다.
단계 (SP2) 가 단계 (SP1) 에 후속한다. 상기 단계 (SP2) 에서, 불순물 영역이 반도체 기판에 형성된다. 폴리사이드선은 불순물 영역보다 높은 층상에서 연장된다. 이 경우, 불순물 영역은 폴리사이드선 중에서 선택된 하나 이상과 자기 정렬되고, 다른 하층 배선으로서 역할한다. 자기 정렬이 본 발명의 필수불가결한 특징은 아니고, 불순물 영역은 폴리사이드선과 무관하게 반도체 기판에 형성될 수도 있다.
단계 (SP3) 가 단계 (SP2) 에 후속한다. 폴리사이드선 및 불순물 영역은 상기 단계 (SP3) 에서 층간 절연층으로 도포된다. 층간 절연층은 불순물 영역 상부의 부분과 폴리사이드선 상부의 다른 부분 사이의 두께가 상이하다. 평탄하지 않은 표면 상부에 절연 재료가 증착될 경우, 평탄하지 않은 형태가 층간 절연층의 상부 표면으로 전사될 수도 있다. 폴리사이드선 상부의 층간 절연층을 불순물 영역 상부의 층간 절연층보다 얇게 하기 위해, 층간 절연층이 연마될 수도 있다.
단계 (SP4) 가 단계 (SP3) 에 후속한다. 상기 단계 (SP4) 에서, 컨택홀이 층간 절연층에 형성된다. 층간 절연층은 두께가 상이하고, 따라서, 불순물 영역 상부의 컨택홀은 폴리사이드선 상부의 컨택홀보다 깊다. 폴리사이드선 상부의 컨택홀 및 불순물 영역 상부의 컨택홀을 각각 '얕은 컨택홀' 및 '깊은 컨택홀' 이라고 한다. 단계 (SP4) 는 부단계 (SP41, SP42 및 SP43) 로 분류된다.
부단계 (SP41) 에서, 고융점 금속 실리사이드가 얕은 컨택홀에 노출될 때까지 층간 절연층이 선택적으로 에칭 제거된다. 선택적인 에칭을 위해, 적절한 에칭 마스크가 층간 절연층 상에 형성될 수도 있다. 본 발명에 따라 상기 공정에서 얕은 컨택홀이 우선 완성된다. 고융점 금속 실리사이드층의 일부가 얕은 컨택홀에 노출되고, 깊은 컨택홀은 미완성이다.
다음으로, 고융점 금속 실리사이드층의 일부가 부단계 (SP42) 에서 폴리사이드선으로부터 에칭 제거된다. 불순물 영역은 여전히 절연층으로 도포되어 있고, 부단계 (SP42) 에서 불순물 영역은 결코 에칭 제거되지 않는다.
고융점 금속 실리사이드의 제거 후에, 불순물 영역이 깊은 컨택홀에 노출될 때까지 층간 절연층은 부단계 (SP43) 에서 선택적으로 에칭 제거된다. 에칭 마스크는 에칭제로부터 층간 절연층의 다른 부분을 보호할 수도 있다. 불순물 영역이 노출될 때, 깊은 컨택홀이 완성되고, 에칭이 정지된다. 결과적으로, 불순물 영역의 표면 부분에 어떠한 함몰도 형성되지 않는다.
도 3 에 도시하지 않았지만, 상층 배선이 층간 절연층 상에 형성되고, 폴리사이드선 및 불순물 영역과 접촉이 각각 유지된다. 폴리사이드선과 접촉이 유지되는 상층 배선은 폴리사이드 구조를 가질 수도 있고, 상층 배선의 폴리실리콘층은 하층 배선의 폴리실리콘층과 접촉이 직접적으로 유지된다. 이로 인해 컨택 저항이 감소된다. 더욱이, 불순물 영역은 실제적으로 에칭 제거되지 않아서, 누설 전류로부터 반도체 구조체를 보호하는데 충분할 정도로 두껍게 잔존한다.
이하 설명되는 방법은 도 4a 내지 도 4h 에 도시한 바와 같이 반도체 다이내믹 램 장치의 제조에 적용 가능하다. 상기 방법은 p형 실리콘 기판 (21) 의 준비로 시작된다. 실리콘 기판 (21) 의 주면은 열 산화되어, 실리콘 산화층 (22) 으로 주면이 도포된다. 실리콘 산화층 (22) 상부에 실리콘 질화물이 증착되어, 실리콘 산화층 (22) 상에 실리콘 질화층 (23) 이 적층된다. 실리콘 질화층 (23) 상부에 포토레지스트 용액이 도포되고, 베이크되어 포토레지스트층 (도시하지 않음) 이 실리콘 질화층 (23) 상에 적층된다. 활성 영역용 패턴 이미지가 포토마스트로부터 포토레지스트층으로 전사되고, 활성 영역용 잠상이 포토레지스트층에 형성된다. 잠상이 현상되어, 실리콘 질화층 (23) 상에 포토레지스트 에칭 마스크 (도시하지 않음) 가 형성된다. 즉, 포토리소그래피 기술을 사용함으로써 포토레지스트 에칭 마스크가 형성된다.
포토레지스트 에칭 마스크를 사용하여, 실리콘 질화층 (23) 이 선택적으로 에칭 제거되고, 실리콘 산화층 (22) 도 역시 선택적으로 에칭된다. 결과적으로, 활성 영역은 실리콘 산화층 및 실리콘 질화층 (23) 으로 도포되고, 나머지 영역은 노출된다. 포토레지스트 에칭 마스크가 제거된다.
실리콘 질화층 (23) 을 마스크로 사용하여, 실리콘 기판 (21) 이 선택적으로 산화되고, 필드 산화층 (24) 이 도 4a 에 도시한 바와 같이 4000 옹스트롬의 두께로 선택적으로 성장된다.
실리콘 질화층 (23) 및 실리콘 산화층 (22) 은 에칭 제거되고, 필드 산화층 (24) 에 의하여 정의되는 개구부에 활성 영역이 노출된다. 도 4a 내지 도 4h 에 하나의 활성 영역 (25) 만을 도시하고, 활성 영역 및 인접한 필드 산화층 상에 제조된 반도체 구조체에 대하여 집중적으로 설명한다.
활성 영역이 열 산화되어, 얇은 실리콘 산화층이 100 옹스트롬의 두께로 성장된다. 결과적으로 생성된 반도체 구조체의 전체 표면 상부에 1000 옹스트롬의 두께로 폴리실리콘이 증착되고, 인이 폴리실리콘층으로 도핑된다. 화학 기상 증착 기술을 사용함으로써 텅스텐 실리사이드가 1000 옹스트롬의 두께로 증착되어, n형 도핑된 폴리실리콘층 상에 텅스텐 실리사이드층이 적층된다.
리소그래피 기술을 사용함으로써 텅스텐 실리사이드층 상에 포토레지스트 에칭 마스크 (도시하지 않음) 가 형성되고, 텅스텐 실리사이드층, n형 도핑된 폴리실리콘 및 실리콘 산화층이 선택적으로 에칭된다. 실리콘 산화층으로부터 게이트 산화층 (26) 이 형성되고, n형 도핑된 폴리실리콘층 및 텅스텐 실리사이드층의 적층체로부터 워드선 (27a 및 27b) 이 형성된다. 도 4b 는 필드 산화층 (24) 상부에 연장되는 워드선 (27a) 및 게이트 산화층 (26) 상부에 연장되는 다른 워드선 (27b) 을 도시한다. 도시하지 않았지만, 워드선 (27a 및 27b) 은 다른 게이트 산화층 (도시하지 않음) 및 필드 산화층 (24) 상부에서 추가로 연장된다. 워드선 (27a) 은 n형 도핑된 폴리실리콘층 (27c) 및 텅스텐 실리사이드층 (27d) 으로 이루어지고, 다른 워드선 (27b) 도 역시 n형 도핑된 폴리실리콘층 (27e) 및 텅스텐 실리사이드층 (27f) 으로 이루어진다. 게이트 산화층 (26) 상에 워드선 (27b) 은 메모리 셀의 n채널 인핸스먼트형 액세스 트랜지스터의 게이트 전극으로서 역할한다.
게이트 전극 (27b) 을 이온 주입 마스크로 사용하여, 인이 1 ×1019atom/㎠ 의 도핑량으로 활성 영역 (25) 에 이온 주입되어, 게이트 산화층 (26) 하부에 있는 채널 영역의 양 측부 상에 소오스 및 드레인 영역 (28a 및 28b) 이 형성된다.
다음으로, 결과적으로 생성된 반도체 구조체의 전체 표면 상부에 화학 기상 증착을 사용함으로써 실리콘 산화물이 1000 옹스트롬의 두께로 증착되어, 실리콘 산화층 (29) 이 형성된다. 보로-포스포실리케이트 글라스가 8000 옹스트롬의 두께로 증착되어, 보로-포스포실리케이트 글라스층 (30) 이 형성된다. 보로-포스포실리케이트 글라스층 (30) 은 화학적 기계적 연마를 거쳐, 도 4c 에 도시한 바와 같이 평탄한 표면이 형성된다. 실리콘 산화층 (29) 및 보로-포스포실리케이트 글라스층 (30) 은 전체적으로 층간 절연층 (31) 을 구성하고, 드레인 영역 (28a) 상부에 있는 층간 절연층 (31) 은 워드선 (27a) 상부에 있는 층간 절연층 (31) 보다 두껍다. 실제로, 워드선 (27a) 상부의 층간 절연층 (31) 은 두께가 3000 옹스트롬 정도이고, 드레인 영역 (28a) 상부에서 7000 옹스트롬의 두께로 증가된다.
다음으로, 포토리소그래피 기술을 사용함으로써 층간 절연층 (31) 상에 포토레지스트 에칭 마스크 (32) 가 형성된다. 포토레지스트 에칭 마스크 (32) 는 도 4d 에 도시한 바와 같이 개구부 (32a 및 32b) 를 갖는다. 개구부 (32a) 는 워드선 (27a) 상부에 위치되고, 다른 개구부 (32b) 는 드레인 영역 (28a) 상부에 위치된다.
포토레지스트 에칭 마스크 (32) 를 사용하여, 플라즈마 에칭 시스템 사용에 의해 컨택홀 (33a 및 33b) 을 형성하기 위해 층간 절연층 (31) 이 선택적으로 에칭된다. 컨택홀 (33a 및 33b) 은 직경이 0.3 ㎛ 내지 0.4 ㎛ 이고, 이는 0.5 ㎛ 내지 0.6 ㎛ 사이에 있는 종래 기술의 컨택홀의 직경보다 작다. 플라즈마 에칭 시스템에서, CF4와 CHF3의 혼합 가스가 10 pa 로 반응기 (도시하지 않음) 에 공급된다. CF4의 유량 및 CHF3의 유량은 각각 30 sccm 및 50 sccm 으로 조절된다. 플라즈마 에칭은 30 초 동안 계속되어, 텅스텐 실리사이드층 (27d) 이 컨택홀 (33a) 에 노출된다. 그러나, 다른 컨택홀 (33b) 은 미완성이고, 드레인 영역 (28a) 은 도 4d 에 도시한 바와 같이 나머지 층간 절연층 (31) 으로 여전히 도포되어 있다.
다음으로, 포토레지스트 에칭 마스크 (32) 를 사용하여, 다시, 텅스텐 실리사이드층 (27d) 의 일부가 플라즈마 에칭 시스템 사용에 의해 워드선 (27a) 으로부터 에칭 제거된다. HBr 과 SF6의 혼합 가스가 60 milli-torr 로 반응기 (도시하지 않음) 에 공급되고, HBr 의 유량 및 SF6의 유량은 각각 70 sccm 및 60 sccm 으로 조절된다. 플라즈마 에칭이 10 초 동안 계속되어, n형 도핑된 폴리실리콘층 (27c) 이 도 4e 에 도시한 바와 같이 컨택홀 (33a) 에 노출된다. 기체 상태의 에칭제는 텅스텐 실리사이드와 보로-포스포실리케이트 글라스/실리콘 산화물 사이에서 높은 선택성을 갖고, 층간 절연층 (31) 의 두께를 다소 감소시킨다. 상기 감소는 무시할 수 있다. 이 때문에, 컨택홀 (33b) 은 드레인 영역 (28a) 에 도달되지 않는다.
CF4와 CHF3의 혼합 가스가 동일 조건하에서 반응기 (도시하지 않음) 에 공급되고, 플라즈마 에칭이 40 초 동안 계속된다. 컨택홀 (33b) 이 도 4f 에 도시한 바와 같이 드레인 영역 (28a) 의 표면에 도달하여, 완성된다. 기체 상태의 에칭제는 보로-포스포실리케이트 글라스/실리콘 산화물과 n형 도핑된 폴리실리콘 사이에서 높은 선택성을 갖고, n형 도핑된 폴리실리콘층 (27c) 의 두께를 다소 감소시킨다. 상기 감소는 무시할 수 있다. 컨택홀 (33a 및 33b) 의 완성 후에, 포토레지스트 에칭 마스크 (32) 가 제거된다.
다음으로, 인이 도핑된 폴리실리콘이 결과적으로 생성된 반도체 구조체의 전체 표면 상부에 화학 기상 증착을 사용함으로써 1000 옹스트롬의 두께로 증착되고, 인이 도핑된 폴리실리콘층은 n형 도핑된 폴리실리콘층 (27c) 및 n형 드레인 영역 (28a) 과 접촉이 유지된다. 화학 기상 증착을 사용함으로써 텅스텐 실리사이드가 n형 도핑된 폴리실리콘층 상부에 1000 옹스트롬의 두께로 증착되고, 인이 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 결합하여 폴리사이드 구조체를 형성한다. 화학 기상 증착을 통해 증착되는 인이 도핑된 폴리실리콘층 및 텅스텐 실리사이드층은 모두 우수한 단차 피복을 달성한다.
다음으로, 포토리소그래피 기술을 사용함으로써 텅스텐 실리사이드층 상에 포토레지스트 에칭 마스크 (도시하지 않음) 가 형성되고, 에칭 기술을 사용함으로써 텅스텐 실리사이드층 및 인이 도핑된 폴리실리콘층이 텅스텐 실리사이드 스트립 (33b 및 34b) 및 인이 도핑된 폴리실리콘 스트립 (33a 및 34a) 으로 연속적으로 패터닝된다. 도 4g 에 도시한 바와 같이 텅스텐 실리사이드 스트립 (33b) 및 인이 도핑된 폴리실리콘 스트립 (33a) 은 상층 전극 (33) 을 형성하고, 다른 텅스텐 실리사이드 스트립 (34b) 및 인이 도핑된 폴리실리콘 스트립 (34a) 은 디지트선 (34) 을 형성한다.
폴리실리콘 스트립 (33a) 은 n형 도핑된 폴리실리콘층 (27c) 과 접촉이 직접적으로 유지되고, 도핑된 폴리실리콘층 (27c 및 33a) 사이의 직접적인 접촉에 의해 상층 전극 (33) 과 워드선 (27a) 사이의 저항이 감소된다. 마찬가지로, 인이 도핑된 폴리실리콘 스트립 (34a) 은 단결정 실리콘의 n형 드레인 영역 (28a) 과 접촉이 직접적으로 유지되고, 직접적인 접촉에 의해 디지트선 (34) 과 n형 드레인 영역 (28a) 사이의 컨택 저항이 감소된다. 따라서, 본 발명에 따른 방법을 통하여 낮은 컨택 저항 및 우수한 단차 피복이 달성된다.
더욱이, 텅스텐 실리사이드층 (27d) 은 컨택홀 (33b) 의 완성 이전에 워드선 (27a) 으로부터 부분적으로 제거된다. 컨택홀 (33b) 이 n형 드레인 영역 (28a) 의 표면에 도달될 때, 플라즈마 에칭이 종료된다. n형 드레인 영역 (28a) 은 함몰되지 않아서, 디지트선 (34) 과 실리콘 기판 (21) 사이에 양호한 전기적 절연을 제공하기에 충분할 정도로 두껍게 된다. 이 때문에, 누설 전류가 현저하게 감소된다.
다음으로, 다른 층간 절연층 (35) 이 층간 절연층 (31) 상에 형성되고, 노드 컨택홀 (36) 이 층간 절연층 (31 및 35) 에 형성된다. 노드 컨택홀 (36) 은 n형 소오스 영역 (28b) 에 도달된다. 노드 컨택홀 (36) 은 전도성 컬럼 (column) (37) 으로 플러그되고, 전도성 컬럼 (37) 은 폴리사이드 구조를 갖는다. 전도성 컬럼 또는 컨택 플러그 (37) 는 n형 소오스 영역 (28b) 과 접촉이 유지된다. 도 4h 에 도시한 바와 같이 축적 전극 (38) 이 층간 절연층 (35) 상에 패터닝되고, 전도성 컬럼 (37) 과 접촉이 유지된다. 축적 전극 (38) 은 유전층 (39) 으로 도포되고, 플레이트 전극 (40) 은 유전층 (39) 을 통해 축적 전극 (38) 에 대면한다. 축적 전극 (38), 유전층 (39) 및 플레이트 전극 (40) 은 전체적으로 저장 커패시터 (41) 를 구성한다.
상술한 설명으로부터 알 수 있는 바와 같이, n형 드레인 영역 (28a) 상부에 있는 층간 절연층 (31) 은 워드선 (27a) 상부에 있는 층간 절연층 (31) 보다 두껍고, 컨택홀 (33b) 에 n형 드레인 영역 (28a) 의 노출 이전에 워드선 (31) 의 텅스텐 실리사이드층 (27d) 이 다른 컨택홀 (33a) 에 노출된다. n형 드레인 영역 (28a) 에 대한 오버 에칭 없이 제조자가 텅스텐 실리사이드층 (27d) 의 일부를 제거할 수 있기 때문에 상기 형태가 바람직하다. 텅스텐 실리사이드층 (27d) 의 일부를 제거한 후에, 나머지 층간 절연층 (31) 이 에칭 제거되어 컨택홀 (33b) 이 완성된다. 제조자는 에칭 공정의 종료점을 용이하게 제어할 수 있어서, n형 드레인 영역 (28a) 의 표면은 결코 함몰되지 않는다. 이는 n형 드레인 영역 (28a) 이 적절한 전기적 절연을 제공하기에 충분할 정도로 두꺼워져, 누설 전류가 현저하게 감소된다는 것을 의미한다.
포토레지스트 에칭 마스크 (32) 는 층간 절연층 (31) 상에 플라즈마 에칭용으로 가용하고, 공정 순서는 종래 기술의 공정 순서 정도로 단순하다. 제 2 플라즈마 에칭은 제 1 플라즈마 에칭과 동일한 조건하에서 수행되고, 플라즈마 에칭을 위한 어떠한 추가적인 성분도 결코 요구되지 않는다.
이 경우에, 워드선 (27a) 과 소오스 및 드레인 영역 (28a) 은 각각 제 1 하층 배선 및 제 2 하층 배선으로서 역할한다.
본 발명의 특정한 실시예를 도시하고 설명하였지만, 당업자에게 본 발명의 원리 및 범주에서 벗어나지 않고 각종 변경 및 변용이 제조될 수 있음은 명백하다.
예를 들면, 도 5 에 도시한 바와 같이, 상층 배선은 폴리실리콘 스트립 또는 폴리실리콘 컨택 플러그 (51 및 52) 로 형성될 수도 있다. 폴리실리콘 컨택 플러그 (51 및 52) 는 다음과 같이 형성된다. 컨택홀 (33a 및 33b) 이 완성된 후에, 층간 절연층 (31) 의 전체 표면 상부에 폴리실리콘이 증착된다. 폴리실리콘은 컨택홀 (33a 및 33b) 을 매립하고, 층간 절연층 (31) 상에 폴리실리콘층을 형성한다. 폴리실리콘층은 층간 절연층 (31) 이 나타날 때까지 에칭 마스크 없이 균일하게 에칭 제거된다. 그 후, 폴리실리콘 컨택 플러그 (51 및 52) 가 컨택홀 (33a 및 33b) 에 남겨진다. 이 경우에, 제조자는 층간 절연층 (31) 상에 임의의 종류의 상층 배선을 형성한다.
하층 배선은 모두 구조가 상이한 배선에 의해 형성될 수도 있다. 본 발명에 따른 방법은 어떤 종류의 반도체 집적 회로 장치에도 적용 가능하고, 결코 다이내믹 램 장치에 한정되지 않는다.
상술한 실시예에서, 불순물 영역은 폴리사이드 구조체가 형성된 후에 형성된다. 그러나, 다른 예에서는 불순물 영역이 폴리사이드 구조체가 형성되기 이전에 형성될 수도 있다.
폴리사이드선 상부에 있는 층간 절연층은 불순물 영역 상부에 있는 층간 절연층보다 얇다. 그러나, 폴리사이드선이 반도체 기판의 주면에 대해서 불순물 영역 상부에 연장되는 것이 중요한 것은 아니다.
고융점 금속은 결코 텅스텐에 한정되지 않는다. 예를 들어, 티타늄 실리사이드 또는 몰리브덴 실리사이드와 같은 다른 종류의 고융점 금속도 폴리사이드 구조체용으로 가용하다. 고융점 금속 실리사이드는 합금 단계를 거쳐 형성될 수도 있다.
층간 절연층의 완성시에, n형 소오스 영역 (28a) 상부에 있는 층간 절연층은 워드선 (27a) 상부에 있는 층간 절연층 (31) 보다 두꺼울 수도 있다. 만일 그렇다면, 화학적 기계적 연마는 행하지 않는다.
만일 고융점 금속 실리사이드층의 노출과 불순물 영역의 노출 사이에 시간 지연이 발생하면, 층간 절연층의 두께 차이가 필수불가결한 특징은 아니다.
이상의 설명에 따르면, 본 발명은 컨택 저항 및 심각한 누설 전류의 증가 없이 깊이가 상이한 컨택홀이 동시에 형성되는 제조 방법을 제공한다.

Claims (25)

  1. a) 반도체층 (27c) 과 상기 반도체층 상에 적층된 고융점 금속 실리사이드층 (27d) 을 갖는 제 1 하층 배선 (27a) 및 고융점 금속 실리사이드층이 없는 제 2 하층 배선 (28a) 을 포함하는 반도체 구조체를 준비하는 단계,
    b) 상기 제 1 하층 배선 (27a) 상부에 제 1 부분 및 상기 제 2 하층 배선 (28a) 상부에 제 2 부분을 갖는 상기 반도체 구조체 상부에 층간 절연층 (31) 을 형성하는 단계, 및
    c) 상기 제 1 하층 배선 (27a) 및 상기 제 2 하층 배선 (28a) 이 각각 노출되는 제 1 컨택홀 (33a) 및 제 2 컨택홀 (33b) 을 형성하는 단계를 구비하는 반도체 장치 제조 방법에 있어서,
    상기 c) 단계는
    c-1) 상기 제 1 하층 배선의 상기 고융점 금속 실리사이드층 (27d) 이 상기 제 1 컨택홀 (33a) 에 노출될 때까지 상기 제 1 부분 및 상기 제 2 부분을 에칭하는 부단계로서, 상기 제 2 하층 배선 (28a) 은 나머지 제 2 부분으로 여전히 도포되는 상기 제 1 부분 및 상기 제 2 부분을 에칭하는 부단계,
    c-2) 상기 제 1 컨택홀 (33a) 에 노출된 상기 고융점 금속 실리사이드층 (27d) 의 일부를 상기 제 1 하층 배선 (27a) 으로부터 제거하는 부단계, 및
    c-3) 상기 제 2 하층 배선 (28a) 을 상기 제 2 컨택홀 (33b) 에 노출시키기 위해 상기 나머지 제 2 부분을 에칭하는 부단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 제 2 하층 배선은 반도체 기판 (21) 에 형성되는 불순물 영역 (28a) 인 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서, 상기 a) 단계는
    a-1) 상기 반도체 기판 (21) 을 준비하는 부단계,
    a-2) 상기 반도체 기판 (21) 상부에 상기 제 1 하층 배선 (27a) 을 형성하는 부단계, 및
    a-3) 상기 불순물 영역 (28a) 을 형성하기 위해 상기 반도체 기판으로 도펀트 불순물을 도입시키는 부단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 3 항에 있어서, 제 3 하층 배선 (27b) 이 상기 a-2) 부단계에서 상기 제 1 하층 배선 (27a) 과 동시에 상기 반도체 기판 (21) 상부에 형성되고, 상기 불순물 영역 (28a) 은 상기 제 3 하층 배선 (27b) 과 자기 정렬 방식으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 2 항에 있어서, 상기 반도체 기판 (21) 및 상기 반도체층 (27c) 은 각각 단결정 실리콘 및 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 5 항에 있어서, 상기 c-1) 및 c-3) 부단계에서 사용되는 제 1 에칭제는 상기 고융점 금속 실리사이드, 상기 폴리실리콘 및 상기 단결정 실리콘에 비해 상기 층간 절연층 (31) 용으로 사용되는 절연 재료에 대하여 큰 선택성을 갖고, 상기 c-2) 부단계에서 사용되는 제 2 에칭제는 상기 절연 재료에 비해 상기 고융점 금속 실리사이드에 대하여 큰 선택성을 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 6 항에 있어서, 포토레지스트 에칭 마스크가 상기 c-1), c-2) 및 c-3) 부단계에서 사용되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 1 항에 있어서, 상기 제 2 부분은 상기 제 1 부분보다 두꺼운 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 8 항에 있어서, 상기 제 1 하층 배선 (27a) 은 반도체 기판 (21) 의 주면에 대해서 상기 제 2 하층 배선 (28a) 보다 높게 연장되고, 상기 b) 단계 및 상기 c-1) 부단계 사이에 상기 층간 절연층 (31) 의 평탄한 상면을 형성하는 단계가 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 8 항에 있어서, 상기 제 2 하층 배선은 반도체 기판 (21) 에 형성되는 불순물 영역 (28a) 인 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 10 항에 있어서, 상기 a) 단계는
    a-1) 상기 반도체 기판 (21) 을 준비하는 부단계,
    a-2) 상기 반도체 기판 (21) 상부에 상기 제 1 하층 배선 (27a) 을 형성하는 부단계, 및
    a-3) 상기 불순물 영역 (28a) 을 형성하기 위해 상기 반도체 기판 (21) 으로 도펀트 불순물을 도입시키는 부단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 11 항에 있어서, 제 3 하층 배선 (27b) 은 상기 a-2) 부단계에서 상기 제 1 하층 배선 (27a) 과 동시에 상기 반도체 기판 (21) 상부에 형성되고, 상기 불순물 영역 (28a) 은 상기 제 3 하층 배선 (27b) 과 자기 정렬 방식으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 1 항에 있어서,
    d) 상기 제 1 컨택홀 (33a) 을 통해 상기 제 1 하층 배선 (27a) 의 상기 반도체층 (27c) 과 접촉이 유지되는 제 1 상층 배선 (33) 및 상기 제 2 컨택홀 (33b) 을 통해 상기 제 2 하층 배선 (28a) 과 접촉이 유지되는 제 2 상층 배선 (34) 을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 13 항에 있어서, 상기 제 2 부분은 상기 제 1 부분보다 두꺼운 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 14 항에 있어서, 상기 제 1 하층 배선 (27a) 은 반도체 기판 (21) 의 주면에 대해서 상기 제 2 하층 배선 (28a) 보다 높게 연장되고, 상기 b) 단계 및 상기 c-1) 부단계 사이에 상기 층간 절연층 (31) 의 평탄한 상면을 형성하는 단계가 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제 15 항에 있어서, 상기 제 2 하층 배선은 상기 반도체 기판 (21) 에 형성되는 불순물 영역 (28a) 인 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 16 항에 있어서, 상기 a) 단계는
    a-1) 상기 반도체 기판 (21) 을 준비하는 부단계,
    a-2) 상기 반도체 기판 (21) 상부에 상기 제 1 하층 배선 (27a) 을 형성하는 부단계, 및
    a-3) 상기 불순물 영역 (28a) 을 형성하기 위해 상기 반도체 기판 (21) 으로 도펀트 불순물을 도입시키는 부단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 17 항에 있어서, 제 3 하층 배선 (27b) 이 상기 a-2) 부단계에서 상기 제 1 하층 배선 (27a) 과 동시에 상기 반도체 기판 (21) 상부에 형성되고, 상기 불순물 영역 (28a) 은 상기 제 3 하층 배선 (27b) 과 자기 정렬 방식으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제 18 항에 있어서, 상기 제 3 하층 배선은 게이트 절연층 (26) 상에 형성되는 게이트 전극으로서 역할하고, 상기 불순물 영역은 소오스 및 드레인 영역 (28a 및 28b) 중의 하나로서 역할하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제 19 항에 있어서, 상기 게이트 전극은 반도체 메모리 장치에 통합되는 워드선 (27b) 의 일부를 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제 20 항에 있어서, 상기 반도체 메모리 장치는 다이내믹 램 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제 13 항에 있어서, 상기 제 1 상층 배선 (33) 은 상기 제 1 하층 배선 (27a) 의 상기 반도체층 (27c) 과 접촉이 직접적으로 유지되는 반도체층 (33a) 을 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 제 22 항에 있어서, 상기 제 1 상층 배선 (33) 은 상기 반도체층 (33a) 상에 적층되는 고융점 금속 실리사이드층 (33b) 을 더 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제 13 항에 있어서, 상기 제 2 상층 배선 (34) 은 반도체 재료로 형성되는 상기 제 2 하층 배선 (28a) 과 접촉이 직접적으로 유지되는 반도체층 (34a) 을 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  25. 제 24 항에 있어서, 상기 제 2 상층 배선 (34) 은 상기 반도체층 (34a) 상에 적층되는 고융점 금속 실리사이드층 (34b) 을 더 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
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