KR970000223B1 - 디램(dram)셀 커패시터 구조 및 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도-제4도는 종래의 커패시터 구조 단면도.
제5도(a)-(h)는 본 발명의 디램(DRAM)셀 커패시터 공정단면도.
제6도는 제5도의 디램(DRAM)셀 커패시터 사시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트
3 : 소오스 4 : 드레인
5 : 1차 평탄화용 절연막 6 : 에치스톱퍼층
7 : 1차 노드용 폴리실리콘 8 : 제1감광막패턴
9 : 절연막 10 : 제2감광막패턴
11 : 노드콘택홀 12 : 2차 노드용 폴리실리콘
12a : 2차 노드용 폴리실리콘패턴 13 : 2차 평탄화용 절연막
13a : 2차 평탄화용 절연막패턴 14 : 제3감광막패턴
15 : 3차 노드용 폴리실리콘
본 발명은 디램(DRAM)셀 커패시터에 관한 것으로, 특히 고집적 반도체 소자에 적용가능하도록 커패시터 면적을 늘리는데 적당하도록 한 디램(DRAM)셀 커패시터 구조 및 제조방법에 관한 것이다.
이하에서 첨부된 도면을 참조하여 고집적 반도체 소자에 적용되는 종래의 커패시터 구조를 설명하면 다음과 같다.
제1도부터 제4도는 종래의 기술을 설명하기 위한 커패시터의 구조를 나타낸 것으로써 제1도는 스토리지 노드 콘택홀에 컵형상을 갖는 스토리지 노드(20)을 형성한 예를 나타낸 것으로, 제2도는 제1도와 같이 컵형상의 스토리지 노드(20)를 형성한 후 컵형상의 스토리지 노드(20)상에 크기가 작은 똑같은 모양의 컵형상의 스토리지 노드(20a)를 형성하여 2중 컵형상의 스토리지 노드(21)를 형성시킨 예를 나타낸 것이다.
그리고, 제3도는 스토리지 노드 콘택홀 형성후 드레인영역상에 접하여 평탄화용 산화막상에 파이프형 스토리지 노드(22)를 형성한 예이고, 제4도는 일측 드레인 영역상에 1차 파이프형 스토리지 노드(23a)를 형성하고 타측 드레인영역상에 1차 파이프형 스토리지 노드(23a)보다 높게 2차 파이프형 스토리지 노드(23b)를 형성하여 상하로 교차되게 형성하여 상, 하면적을 최대한으로 이용하여 커패시터 면적을 최대로 늘린 확장파이프형 스토리지 노드(23)의 형성예를 나타낸 것이다. 이와 같은 제1도로부터 제4도와 같은 형상의 커패시터는 현재 널리 적용되고 있으나, 커패시터의 면적을 한정된 공간의 범위내에서 늘리는데는 기술상 한계에 부딪쳐 반도체소자의 고집적화를 만족시킬 수 있는 커패시턴스를 얻는데 어려움이 있다.
따라서, 본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 고집적 소자의 커패시턴스를 만족시킬 수 있는 커패시터를 제공함에 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제5도(a)-(h)는 본 발명은 설명하기 위한 커패시터 공정단면도를 나타낸 것으로써, 공정진행순서는 먼저 제5도(a)와 같이 반도체기판(1)상의 활성영역에 게이트(워드라인)(2), 소오스영역(3), 드레인영역(4)을 형성하여 트랜지스터를 제조한 후 전표면상에 평탄화용 절연막(5)을 형성한 다음, 1차 평탄화용 절연막(산화막, 질화막, 유기물막, 무기물막)(5)상에 에치스톱퍼층(산화막, 질화막, 유기물막, 금속산화막)(6), 1차 노드용 폴리실리콘(7)을 차례로 형성한다.
이어 제5도(b)와 같이 1차 노드용 폴리실리콘(7)상에 감광막을 도포한 후 두 게이트(2) 사이의 측면으로 동일한 폭을 갖는 제1감광막패턴(8)을 형성하고, 노출된 1차 노드용 폴리실리콘(또는 실리사이드막)(7)을 식각하여 두 게이트(2) 상측에 두 게이트(2)간의 폭과 동일한 폭을 갖는 1차 노드용 폴리실리콘패턴(7a)을 형성한다.
그 다음 제5도(c)와 같이 제1감광막 패턴(8)을 제거하고, 전표면상에 절연막(9)을 얇게 형성한 후, 절연막(9) 표면상에 감광막을 도포하고, 포토-공정을 수행하여 드레인영역(4) 상측의 감광막을 일정폭으로 제거하여 제2감광막패턴(10)을 형성한다.
이어 제5도(d)와 같이 제2감광막패턴(10)을 노드콘택마스크로 하여 노출된 절연막(9), 1차 노드용 폴리실리콘(7), 에치스톱퍼층(6), 1차 평탄용 절연막(5)을 차례로 에칭하여 드레인영역(4)상에 일정폭을 갖는 노드콘택홀(11)을 형성한다. 그 다음 제5도(e)와 같이 노출된 전표면상에 2차 노드용 폴리실리콘(또는 실리사이드막)(12)을 형성하고, 노출된 전표면상에 2차 평탄용 절연막(산화막, 질화막, 유기물막, 무기물막)(13)을 형성한 후, 2차 평탄용 절연막(13)상에 감광막을 도포하고, 포토-공정을 수행하여, 두 게이트(2)의 중간 사이의 폭을 갖는 제3감광막패턴(14)을 형성한다.
이어 제5도(f)와 같이 제3감광막패턴(14)을 마스크로 하여 노출된 2차 평탄용 절연막(13)과, 2차 노드용 폴리실리콘(12)을 식각하여, 두 게이트(2) 중간 내측의 폭을 갖는 2차 평탄용 절연막패턴(13a)과 2차 노드용 폴리실리콘패턴(12a)을 형성하고 제3감광막패턴(14)을 제거한다.
이어 제5도(g)와 같이 전표면상에 3차 노드용 폴리실리콘(15)을 형성하고 에치-백하여 2차 평탄용 절연막패턴(13a)의 측면에만 3차 노드용 폴리실리콘(또는 실리사이드막)(15)기둥을 형성한다.
이어 제5도(h)와 같이 습식식각으로 잔존하는 제3평탄용 절연막패턴(13a) 절연막(9), 에치스톱퍼층(6) 제거하여 스토리지 노드(16)를 형성한다.
단, 상기 공정에서 폴리실리콘 대신 실리사이드가 사용될 수 있다.
이후 기존방법으로 스토리지 노드(16) 표면상에 유전체막을 형성한 후 플레이트를 형성하여 커패시터를 제조한다.
제6도는 제5도의 본 발명에 의해 형성된 스토리지 노드(16)의 사시도를 나타낸 것으로써 노드콘택홀(9)에 형성되는 2차 노드용 폴리실리콘패턴(12a), 2차 노드용 폴리실리콘패턴(12a) 기둥에 일정폭으로 형성되는 1차 노드용 폴리실리콘패턴(7a), 2차 노드용 폴리실리콘패턴(12a)의 상부 가장자리에 기둥형상으로 형성되는 3차 노드용 폴리실리콘(15)으로 이루어진다.
따라서 이와 같은 본 발명은 1차 노드용 폴리실리콘패턴(7a)의 면적을 이용함으로써 커패시턴스의 값이 증가되고, 스토리지 노드(16) 형성후 잔존하는 절연막을 습식식각함으로써 1차 평탄용 절연막(5)이 식각되는 것을 방지할 수 있어 공정수율이 증대되는 효과가 있다.
Claims (5)
- 디램(DRAM)셀 커패시터 구조에 있어서, 노드콘택홀(11)에 형성되어, 상측부분이 1차 평탄용 절연막(5)과 일정간격을 두고 넓은 폭으로 형성되는 2차 노드용 폴리실리콘패턴(12a), 상기 2차 노드용 폴리실리콘패턴(12a)의 상측부분과 1차 평탄용 절연막(5) 중간부분 측면에, 2차 노드용 폴리실리콘패턴(12a)보다 넓은 폭으로 형성되는 1차 노드용 폴리실리콘패턴(7a), 상기 1차 노드용 폴리실리콘패턴(12a) 상측의 외측둘레에 기둥벽 형상으로 형성되는 3차 노드용 폴리실리콘(15)을 포함하여형상으로 형성됨을 특징으로 하는 디램(DRAM)셀 커패시터 구조.
- 반도체기판(1)상의 활성영역에 게이트(2), 소오스(3), 드레인(4)을 형성하여 트랜지스터를 제조하는 공정, 전표면상에 1차 평탄용 절연막(5), 에치스톱퍼층(6), 1차 노드용 폴리실리콘(7)을 차례로 형성하는 공정, 상기 1차 노드용 폴리실리콘(7)을 포토-에칭공정으로 패터닝하여 두 게이트(2)간의 길이와 동일한 폭으로 1차 노드용 폴리실리콘패턴(7a)을 형성하는 공정, 전표면에 절연막(9)을 형성하고, 절연막(9)상에 드레인(4) 상측부분이 일정폭으로 제거된 제2감광막패턴(10)을 형성하는 공정, 상기 제2감광막패턴(10)을 마스크로 하여 노출된 절연막(9), 1차 노드용 폴리실리콘(7a), 에치스톱퍼층(6), 1차 평탄용 절연막(5)을 제거하여 노드콘택홀(11)을 형성하고 제2감광막패턴(10)을 제거하는 공정, 노출된 전표면에 2차 노드용 폴리실리콘(12)을 형성하고, 2차 평탄용 절연막(13)을 형성하는 공정, 2차 평탄용 절연막(13)상에, 1차 노드용 폴리실리콘패턴(7a)보다 작은 폭을 갖는 제3감광막패턴(14)을 형성하는 공정, 상기 제3감광막패턴(14)을 마스크로 하여 2차 평탄용 절연막패턴(13a), 2차 노드용 폴리실리콘패턴(12a)을 형성하고 제3감광막패턴(14)을 제거하는 공정, 상기 2차 평탄용 절연막패턴(13) 측면에 3차 노드용 폴리실리콘(15)을 형성하는 공정, 잔존하는 2차 평탄용 절연막패턴(13a), 절연막(9), 에치스톱퍼층(6)을 제거하여 스토리지 노드(16)을 형성함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
- 제2항에 있어서, 1,2차 평탄용 절연막(5)으로는 산화막, 질화막, 유기물막, 무기물막을 이용함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
- 제2항에 있어서, 1,2,3차 노드용 폴리실리콘(7,12,15) 대신 실리사이드막을 이용함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
- 제2항에 있어서, 에치스톱퍼층(6)은 산화막, 질화막, 유기물막, 금속산화물막을 이용함을 특징으로 하는 디램(DRAM)셀 커패시터 제조방법.
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