KR0136528B1 - 불휘발성 반도체 메모리장치의 제조방법 - Google Patents
불휘발성 반도체 메모리장치의 제조방법Info
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Abstract
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 스토리지노드 콘택에서 손실되는 커패시터 면적을 극소화하여 커패시터 용량을 증대시키기 위한 것이다.
본 발명은 반도체기판상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 기판 전면에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 식각하여 스토리지노드 콘택을 위한 콘택홀을 형성하는 단계, 기판 전면에 제1도전층, 제2절 연막 및 제2도전층을 차례로 형성하는 단계, 상기 제2도전층상에 스토리지노드 콘택 내측의 적어도 한쪽방향으로 오프셋영역을 가지는 오프셋 콘택형성을 위한 제1 마스크패턴을 형성하는 단계, 상기 제1 마스크패턴을 마스크로 하여 상기 제2도전층을 식각하는 단계, 상기 제2절연막 및 제2도전층상에 스토리지노드 콘택 형성을 위한 제2 마스크패턴을 형성하는 단계, 상기 제2 마스크패턴을 마스크로 하여 상기 제2절연막을 식각하는 단계, 기판 전면에 제3도전층을 형성하여 상기 제1도전층과 제2도전층을 연결시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치 제조방법을 제공한다.
Description
제1도는 종래의 핀구조 커패시터를 갖는 반도체 메모리장치의 제조방법을 도시한 공정순서도.
제2도는 본 발명의 일실시예에 의한 반도체 메모리셀의 레이아웃.
제3도는 본 발명의 일실시예에 의한 반도체 메모리장치의 제조방법을 도시한 공정순서도.
제4도는 본 발명의 다른 실시예에 의한 반도체 메모리셀의 레이아웃.
제5도는 본 발명의 다른 실시예에 의한 반도체 메모리장치의 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
21 : 필드산화막 22 : 게이트절연막
23 : 게이트전극 24 : 게이트캡산화막
25 : 축벽스페이서 26 : 소오스 및 드레인영역
27 : 제1절연막 28 : 제1도전층
29 : 제2절연막 30 : 제2도전층
31 : 제3도전층 32 : 커패시터 스토리지노드
33 : 유전체막 34 : 커패시터 플레이트전극
100 : 반도체기판 M1 : 오프셋콘택 형성용 마스크패턴
M2 : 스토리지노드 콘택 형성용 마스크패턴
M3 : 스토리지노드 형성용 마스크패턴
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 대용량의 커패시터를 갖춘 반도체 메모리장치의 제조방법에 관한 것이다.
반도체 메모리장치의 고집적화에 따라 보다 대용량의 커패시터가 요구되게 되었고, 이에 따라 DRAM과 같은 메모리에 있어서는 대용량을 얻기 위한 여러가지 구조의 커패시터가 제안되었는데, 이중 핀(Fin)구조 커패시터의 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)와 같이 필드산화막(2)에 의해 활성영역과 소자분리영역으로 구분된 반도체기판(1)상에 게이트절연막(3)과 게이트전극(4) 및 소오스와 드레인(S/D)으로 이루어진 트랜지스터를 형성한 후, 제1도 (b)와 같이 상기 트랜지스터가 형성된 기판 전면에 식각저지층으로서 SiN막(5)을 증착한다.
이어서 제1도 (c)와 같이 상기 식각저지층(5)상에 제1절연막(6)으로서, 산화막을 형성하고 이위에 제1도전층(7)으로서 폴리실리콘을 증착하고 다시 이위에 제2절연막(8)인 산화막을 증착한 다음 상기 제2절연막(8), 제1도전층(7), 제1절연막(6) 및 식각저지층(5)을 선택적으로 식각하여 상기 소오스 또는 드레인(S/D)을 노출시키는 콘택홀을 형성한다.
다음에 제1도 (d)와 같이 상기 기판 전면에 제2도전층(9)으로서, 폴리실리콘층 증착한 후, 제1도 (e)와 같이 상기 제2도전층(9)과 제2절연막(8), 제1도전층(7)을 커패시터 스토리지노드패턴으로 패터닝한다.
이어서 제1도 (f)와 같이 상기 제2절연막과 제1절연막을 습식식간에 의해 제거함으로써 제1도전층(7)과 제2도전층(9)으로 이루어진 커패시터 스토리지노드(10)를 형성한다.
다음에 제1도 (g)와 같이 상기 스토리지노드(10) 전표면에 유전체막(11)을 형성하고 그 전면에 도전물질을 증착하고 패터닝하여 커패시터 플레이트전극(12)을 형성하여 커패시터를 완성한다.
상기와 같은 핀구조 커패시터는 다층구조로 커패시터를 형성하여 커패시터 면적을 증가시킴으로써 커패시터용량을 증대시킬 수 있으나, 다층일수록 스토리지노드 콘택에서 손실되는 면적이 커지게 되어 커패시터용량증대에 한계가 따르게 된다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 스토리지노드 콘택에서 손실되는 커패시터 면적을 극소화하여 커패시터 용량을 증대시킬 수 있도록 한 반도체 메모리장치의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체 기판상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 기판 전면에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 식각하여 스토리지노드 콘택을 위한 콘택홀을 형성하는 단계, 기판 전면에 제1도전층, 제2절연막 및 제2도전층을 차례로 형성하는 단계, 상기 제2도전층상에 스토리지노드 콘택 내측의 적어도 한쪽방향으로 오프셋영역을 가지는 오프셋 콘택형성을 위한 제1마스크패턴을 형성하는 단계, 상기 제1마스크패턴을 마스크로 하여 상기 제2도전층을 식각하는 단계, 상기 제2절연막 및 제2도전층상에 스토리지노드콘택 형성을 위한 제2마스크패턴을 형성하는 단계, 상기 제2마스크패턴을 마스크로 하여 상기 제2절연막을 식각하는 단계, 기판 전면에 제3도전층을 형성하여 상기 제1도전층과 제2도전층을 연결시키는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명의 일실시예에 따른 반도체 메모리셀의 레이아웃을 도시하였다.
제2도에서 참조부호 AT는 활성영역을 나타낸 것이고, CT는 콘택홀, 23은 게이트를 나타낸 것이다.
그리고 M1은 오프셋(off-set)콘택 형성용 마스크패턴을 나타낸 것이고, M2는 스토리지노드콘택 형성용 마스크패턴을 나타낸 것이며, M3는 스토리지노드 형성용 마스크패턴을 나타낸 것이다.
제3도는 제2도의 A-A' 및 B-B'선으로 잘랐을때의 단면구조에 따른 본 발명의 반도체 메모리셀 제조공정순서를 도시한 것으로, 이를 참조하여 본 발명의 반도체 메모리장치 제조방법을 설명하면 다음과 같다.
먼저, 제3도 (a)에 도시된 바와 같이 p형 반도체기판(100) 소정부분에 필드산화막(21)을 형성하여 활성영역과 소자분리영역을 정의한 후, 게이트절연막(22)과 게이트전극 형성용 도전층(23) 및 게이트 캡산화막(24)을 차례로 형성한 다음 이를 게이트패턴을 패터닝한다.
이어서 n형 불순물을 이온주입한 후, 산화막을 기판 전면에 증착한 후 에치백하여 게이트 측면에 측벽스페이서(25)를 형성한 다음 다시 n형 불순물을 이온 주입하여 소오스 및 드레인영역(26)을 형성함으로써 트랜지스터를 완성한다.
이어서 상기 트랜지스터가 형성된 기판 전면에 제1절연막(27)으로서, 예컨대 산화막을 형성한 후, 이를 선택적으로 식각하여 상기 트랜지스터의 소오스 또는 드레인(26)영역을 노출시키는 스토리지노드 콘택을 위한 콘택홀을 형성한다.
다음에 제3도 (b)에 도시된 바와 같이 상기 기판 전면에 제1도전층(28), 제2절연막(29) 및 제2도전층(30)을 차례로 형성한다.
이때, 제1도전층 및 제2도전층은 폴리실리콘으로 형성하는 것이 바람직하다.
이어서 제3도 (c)에 도시된 바와 같이 상기 제2도전층(30)상에 포토레지스트를 도포한 다음 제2도에 도시된 오프셋 콘택형성용 마스크(M1)를 이용한 사진공정을 통해 상기 오프셋 콘택형성용 마스크패턴을 상기 포토레지스트에 전사시켜 제1포토레지스트패턴(M1)을 형성한다.
이어서 제3도 (d)와 같이 상기 제1포토레지스트패턴(M1)을 마스크로 이용하여 상기 제2도전층(30)을 식각한 후, 제1포토레지스트패턴을 제거한 다음, 전면에 다시 포토레지스트를 도포한 다음 제2도에 도시된 스토리지노드 콘택형성용 마스크(M2)를 이용한 사진공정을 통해 상기 스토리지노드 콘택형성용 마스크패턴을 상기 포토레지스트에 전사시켜 상기 제1포토레지스트패턴( M1) 양측으로 일정한 오프셋값(X)을 가지는 제2포토레지스트패턴(M2)을 형성한다.
다음에 제3도 (e)에 도시된 바와 같이 상기 제2포토레지스트패턴(M2)을 마스크로 하여 상기 제2절연막(29)을 식각한 후, 제2포토레지스트패턴을 제거해낸다. 이어서 제3도 (f)에 도시된 바와 같이 상기 제1도전층(28)과 제2도전층(30)을 연결시키기 위해 기판 전면에 제3도전층(31)을 형성한 후, 이위에 포토레지스트를 도포한 다음 제2도의 스토리지노드 형성용 마스크(M3)를 이용한 사진공정을 통해 상기 스토리지노드 형성용 마스크패턴을 상기 포토레지스트에 전사시켜 제3포토레지스트패턴(M3)을형성한다.
다음에 제3도 (g)에 도시된 바와 같이 상기 제3포토레지스트패턴(M3)을 마스크로 하여 상기 제3도전층(31)과 제2도전층(30)을 식각한 다음, 제2절연막(29)을 습식식각에 의해 제거한 후, 제1도전층(28)을 식각하여 셀과 셀간을 격리시킨다.
이와 같이 하여 제1도전층(28)과 제2도전층(30) 및 제3도전층(31)으로 이루어지는 커패시터 스토리지노드(32)를 형성한 다음, 커패시터 스토리지노드(32) 전표면에 유전체막(33)을 형성하고 계속해서 상기 유전체막(33) 전면에 도전물질을 증착하여 커패시터 플레이트전극(34)을 형성함으로써 커패시터를 완성한다.
제4도는 본 발명의 다른 실시예에 의한 반도체 메모리셀의 레이아웃을 도시한 것으로, 참조부호 AT는 활성영역을 나타낸 것이고, CT는 콘택홀, 23은 게이트를 나타낸 것이다.
그리고 M1은 오프셋(off-set)콘택 형성용 마스크패턴을 나타낸 것이고, M2는 스토리지노드콘택 형성용 마스크패턴을 나타낸 것이며, M3는 스토리지노드 형성용 마스크패턴을 나타낸 것이다.
제5도는 제4도의 A-A' 및 B-B'선으로 잘랐을때의 단면구조에 따른 본 발명의 반도체 메모리셀 제조공정순서를 도시한 것으로, 이를 참조하여 본 발명의 반도체 메모리장치 제조방법을 설명하면 다음과 같다.
먼저, 제5도 (a)에 도시된 바와 같이 p형 반도체기판(100) 소정부분에 필드산화막(21)을 형성하여 활성영역과 소자분리영역을 정의한 후, 게이트절연막(22)과 게이트전극 형성용 도전층(23) 및 게이트 캡산화막(24)을 차례로 형성한 다음 이를 게이트패턴으로 패터닝한다.
이어서 n형 불순물을 이온주입한 후, 산화막을 기판 전면에 증착한 후 에치백 하여 게이트 측면에 스페이서(25)를 형성한 다음 다시 n형 불순물을 이온주입 하여 소오스 및 드레인영역(26)을 형성함으로써 트랜지스터를 완성한다.
이어서 상기 트랜지스터가 형성된 기판 전면에 제1절연막(27)으로서, 예컨대 산화막을 형성한 후, 이를 선택적으로 식각하여 상기 트랜지스터의 소오스 또는 드레인(26)영역을 노출시키는 스토리지노드 콘택을 위한 콘택홀을 형성한다.
다음에 상기 기판 전면에 제1도전층(28), 제2절연막(29) 및 제2도전층(30)을 차례로 형성한다.
이때, 제1도전층 및 제2도전층은 폴리실리콘으로 형성하는 것이 바람직하다.
이어서 상기 제2도전층(30)상에 포토레지스트를 도포한 다음 제4도에 도시된 오프셋 콘택형성용 마스크(M1)를 이용한 사진공정을 통해 상기 오프셋 콘택형성용 마스크패턴을 상기 포토레지스트에 전사시켜 제1포토레지스트패턴(M1)을 형성한다.
이어서 제5도 (b)와 같이 상기 제1포토레지스터패턴(M1)을 마스크로 이용하여 상기 제2도전층(30)을 식각한 후, 제1포토레지스트패턴을 제거한 다음, 전면에 다시 포토레지스트를 도포한 다음 제4도에 도시된 스토리지노드 콘택형성용 마스크(M2)를 이용한 사진공정을 통해 상기 스토리지노드 콘택형성용 마스크패턴을 상기 포토레지스트에 전사시켜 상기 제1포토레지스트패턴( M1)의 일측으로 일정한 오프셋값(X)을 가지는 제2포토레지스트패턴(M2)을 형성한다.
다음에 제5도 (c)에 도시된 바와 같이 상기 제2포토레지스트패턴(M2)을 마스크로 하여 상기 제2절연막(29)을 식각한 후, 제2포토레지스트패턴을 제거해낸다.
이어서 상기 제1도전층(28)과 제2도전층(30)을 연결하기 위해 기판 전면에 제3도전층(31)을 형성한 후, 이위에 포토레지스트를 도포한 다음 제2도의 스토리지노드 형성용 마스크(M3)를 이용한 사진공정을 통해 상기 스토리지노드 형성용 마스크패턴을 상기 포토레지스트에 전사시켜 제3포토레지스트패턴(M3)을 형성한다.
다음에 제5도 (d)에 도시된 바와 같이 상기 제3포토레지스트패턴(M3)을 마스크로 하여 상기 제3도전층(31)과 제2도전층(30)을 식각한 다음, 제2절연막(29)을 습식식각에 의해 제거한 후, 제1도전층(28)을 식각하여 셀과 셀간을 격리시킨다.
이와 같이 하여 제1도전층(28)과 제2도전층(30) 및 제3도전층(31)으로 이루어지는 커패시터 스토리지노드(32)를 형성한 다음, 커패시터 스토리지노드(32) 전표면에 유전체막(33)을 형성하고 계속해서 상기 유전체막(33) 전면에 도전물질을 증착하여 커패시터 플레이트전극(34)을 형성함으로써 커패시터를 완성한다.
이와 같이 본 발명은 오프셋 콘택 형성용 마스크를 이용하여 스토리지노드 콘택의 양측 또는 일측으로 오프셋영역을 두고 다층의 스토리지노드를 연결시킴으로써 스토리지노드 콘택으로 인해 손실되는 면적을 최소화할 수 있게 되므로 커패시터 용량증대에 기여할 수 있게 된다.
또한, 스토리지노드 콘택을 먼저 형성하므로 종래의 핀구조와는 달리 오버에치(overetch)량을 줄일 수 있어 스토리지노드 콘택 형성시 공정이 용이하게 된다.
Claims (2)
- 반도체기판상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 기판 전면에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 식각하여 스토리지노드 콘택을 위한 콘택홀을 형성하는 단계, 기판 전면에 제1도전층, 제2절연막 및 제2도전층을 차례로 형성하는 단계, 상기 제2도전층상에 스토리지노드 콘택 내측의 적어도 한쪽방향으로 오프셋영역을 가지는 오프셋 콘택형성을 위한 제1마스크패턴을 형성하는 단계, 상기 제1마스크패턴을 마스크로 하여 상기 제2도전층을 식각하는 단계, 상기 제2절연막 및 제2도전층상에 스토리지노드 콘택 형성을 위한 제2 마스크패턴을 형성하는 단계, 상기 제2 마스크패턴을 마스크로 하여 상기 제2 절연막을 식각하는 단계, 기판 전면에 제3도전층을 형성하여 상기 제1도전층과 제2도전층을 연결시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 제3도전층을 형성하는 단계후에 상기 제3도전층상에 스토리지노드 형성을 위한 제3마스크패턴을 형성하는 단계와, 상기 제3마스크 패턴을 마스크로 하여 상기 제3도전층과 제2도전층을 식각하는 단계, 상기 제2절연막을 제거하는 단계, 상기 제3마스크패턴을 마스크로 하여 제1도전층을 식각하여 제1도전층과 제2도전층 및 제3도전층으로 이루어지는 커패시터 스토리지노드를 형성하는 단계, 상기 커패시터 스토리지노드 전표면에 유전체막을 형성하는 단계, 상기 유전체막 전면에 커패시터 플레이트전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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