KR100199353B1 - 캐패시터의 전하저장전극 제조방법 - Google Patents

Abstract

본 발명은 캐패시터의 전하저장전극 제조방법에 관하여 개시된다.

본 발명은 접합부 윗부분에서 폴리실리콘이 기둥형태가 되도록 식각한 후, 폴리실리콘의 식각된 측벽에 산화물(또는 질화물) 스페이서를 형성하고, 이를 이용한 폴리실리콘 식각공정을 실시한 후, 스페이서의 내ㆍ외측에 폴리실리콘 스페이서를 형성하여 내ㆍ외측 실린더 구조를 형성하므로서, 제한된 면적하에서 유효 표면적을 극대화 할 수 있다.

Description

캐패시터의 전하저장전극 제조방법

제1a 내지 1f도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 단계를 도시한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 접합부

3 : 층간 절연막 4 : 식각 장벽층

5 : 폴리실리콘층 6 : 스페이서

7A : 폴리실리콘 스페이서(내측 실린더 구조)

7B : 폴리실리콘 스페이서(외측 실린더 구조)

8 : 언더 컷

본 발명은 캐패시터의 전하저장전극을 제조하는 방법에 관한 것으로, 특히 전하저장전극의 유효 표면적을 극대화하여 정전용량을 증대시킬 수 있는 이중 실리더형(double cylinder type) 전하저장전극 제조방법에 관한 것이다.

일반적으로, 반도체 소자가 고집적화 되어감에 따라 전하저장전극이 차지하는 면적은 작아지고 있는 추세이다. 그런데, 소자를 동작시키기 위한 최소한의 정전용량을 확보하여야 하기 때문에 전하저장전극을 작게 형성하는데 한계가 있고, 이로 인하여 소자를 고집적화 하기에는 한계가 있다. 이를 해결하기 위하여, 제한된 면적하에서 최대한 유효 표면적을 갖는 3차원 구조의 다양한 전하저장전극이 연구되고 있다.

따라서, 본 발명은 접합부 윗부분에서 폴리실리콘이 기둥형태가 되도록 심각한 후, 폴리실리콘의 식각된 측벽에 산화물(또는 질화물) 스페이서를 형성하고, 이를 이용한 폴리실리콘 식각공정을 실시한 후, 스페이서의 내ㆍ외측에 폴리실리콘 스페이서를 형성하여 내ㆍ외측 실린더 구조를 형성하므로서, 제한된 면적하에서 유효 표면적을 극대화 할 수 있는 이중 실리더형 전하저장전극 제조방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 전하저장전극 제조방법은 반도체 기판상에 층간 절연막 및 식각 장벽층을 순차적으로 형성한 후 접합부상에 콘택홀을 형성하고, 상기 콘택홀을 포함한 상기 식각 장벽층상에 폴리실리콘을 두껍게 형성하는 단계와, 리소그라피 공정 및 폴리실리콘 식각공정으로 상기 접합부 윗부분은 그대로 남기고, 그 이외의 부분은 얇은 두께가 남는 시점까지 식각하여 상기 폴리실리콘층이 기둥형태가 되도록하는 단계와, 상기 폴리실리콘층의 식각된 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 식각 마스크로한 비등방성 폴리실리콘 식각공정으로 상기 스페이서외측에 얇은 두께로 남은 상기 폴리실리콘층이 완전히 제거될 때까지 식각하는 단계와, 상기 스페이서의 내ㆍ외측에 폴리실리콘 스페이서를 형성한 후, 상기 스페이서를 습식식각공정으로 제거하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제1a 내지 1f도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 단계를 도시한 소자의 단면도이다.

제1a도는 반도체 기판(1)상에 층간 절연막(3) 및 식각 장벽층(4)을 순차적으로 형성하고, 콘택 마스크를 사용한 리소그라피 공정 및 식각공정으로 반도체 기판(1)에 형성된 접합부(2)가 노출되도록 하여 콘택홀을 형성하고, 콘택홀을 포함한 식각 장벽측(4)상에 폴리실리콘층(5)을 두껍게 형성한 것이 도시된다.

제1b도는 리소그라피 공정 및 식각공정으로 접합부(2) 윗부분의 폴리실리콘층(5)을 그대로 남기고, 그 이외의 폴리실리콘층(5)은 얇은 두께가 남는 시점까지 식각하여 폴리실리콘층(5)을 기둥형태가 되도록한 것이 도시된다.

제1c는 기둥형태의 폴리실리콘층(5)상에 산화물을 증착한 후, 스페이서 식각공정을 실시하여 폴리실리콘층(5)의 식각된 측벽에 산화물 스페이서(6)을 형성한 것이 도시된다.

제1d는 산화물 스페이서(6)를 식각 마스크로한 비등방성 폴리실리콘 식각공정으로 산화물 스페이서(6)외측의 폴리실리콘층(5)을 완전히 제거한 것이 도시된다. 이때, 산화물 스페이서(6)내측의 기둥형태의 폴리실리콘층(5)은 일정깊이 식각된다.

제1e도는 산화물 스페이서(6)를 포함한 전체구조상에 폴리실리콘을 증착한 후 스페이서 식각공정을 과도하게 실시하여 산화물 스페이서(6)의 내ㆍ외측에 폴리실리콘 스페이서(7A 및 7B)를 형성하고 내부의 폴리실리콘(5)을 일부 제거하여 전하저장전극의 내측 실린더 구조(7A)의 외측 실리더 구조(7B)를 형성한 것이 도시된다.

제1f도는 산화물 스페이서(6)를 습식식각공정으로 제거하여 내측 실린더 구조(7A)와 외측 실린더 구조(7B)로 된 이중 실린더형 전하저장전극을 제조한 것이 도시된다.

한편, 본 발명의 실시예에서는 스페이서(6)를 산화물로 형성한 경우를 설명하였으나 [이 경우 식각 장벽층(4)은 질화물로 형성됨]. 질화물로 형성하여도 된다 [이 경우 식각 장벽측(4)은 산화물로 형성됨]. 식각 장벽층(4)은 수백Å으로 증착하여 단순히 식각장벽 역할만 하게할 수 있고, 수천Å으로 증착하여 식각 장벽 역할 뿐만아니라, 습식식각 방법으로 이를 제거하여 언더 컷(Under Cut;8)을 형성할 수 있다.

상술한 바와같이 본 발명은 산화물 스페이서의 내ㆍ외측에 폴리실리콘 스페이서를 형성하여 내ㆍ외측 실린더 구조를 형성하므로서, 제한된 면적하에서 유효 표면적을 극대화 할 수 있어 반도체 소자의 고집적화에 기여할 수 있다.

Claims (4)

1. 캐패시터의 전하저장전극 제조방법에 있어서, 반도체 기판상에 층간 절연막 및 식각 장벽층을 순차적으로 형성한 후 접합부상에 콘택홀을 형성하고, 상기 콘택홀을 포함한 상기 식각 장벽층상에 폴리실리콘을 두껍게 형성하는 단계와, 리소그라피 공정 및 폴리실리콘 식각공정으로 상기 접합부 윗부분은 그대로 남기고, 그 이외의 부분은 얇은 두께가 남는 시점까지 식각하여 상기 폴리실리콘층이 기둥형태가 되도록하는 단계와, 상기 폴리실리콘층의 식각된 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 식각 마스크로한 비등방성 폴리실리콘 식각공정으로 상기 스페이서외측에 얇은 두께로 남은 상기 폴리실리콘층이 완전히 제거될 때까지 식각하는 단계와, 상기 스페이서의 내ㆍ외측에 폴리실리콘 스페이서를 형성한 후, 상기 스페이서를 습식식각공정으로 제거하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
2. 제1항에 있어서, 상기 스페이서는 산화물로 형성되는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
3. 제1항에 있어서, 상기 스페이서는 질화물로 형성되는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
4. 제1항에 있어서, 상기 식각 장벽층을 상기 스페이서의 습식식각공정 후에 습식식각방법으로 제거하여 언더 컷을 형성하는 것을 포함한 캐패시터의 전하저장전극 제조방법.