KR100250737B1 - 캐패시터의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 캐패시터의 전하저장전극을 이중 실린더(Double Cylinder)형 구조로 형성시키므로써, 전하저장전극의 유효 표면적을 증가시켜 셀 면적내에서 충분한 충전용량을 얻을 수 있는 캐패시터의 전하저장전극을 형성하는 방법에 관하여 기술된다.

Description

캐패시터의 전하저장전극 형성방법

도 1a도 내지 제1i도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 층간 절연막

3 : 제1폴리실리콘 4 : 산화막

5 : 제1감광막 6 : 제2폴리실리콘

6a : 제2폴리실리콘 스페이서 7 : 제3폴리실리콘

8 : 제2감광막 9 : 식각홈

10 : 제4폴리실리콘 10a : 제4폴리실리콘 스페이서

11 : 콘택홀 12 : 제5폴리실리콘

20 : 전하저장전극

본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 특히 캐패시터의 전하저장전극을 이중 실린더(Double Cylinder)형 구조로 형성시키므로써, 전하저장전극의 유효 표면적을 증가시켜 셀 면적내에서 충분한 충전용량을 얻을 수 있는 캐패시터의 전하저장전극을 형성하는 방법에 관한 것이다.

일반적으로, 반도체 소자의 제조공정 중 캐패시터의 용량을 증가시키기 위하여, 캐패시터의 전하저장전극을 3차원화하여 제한된 셀 면적내에서 캐패시터의 충전용량을 극대화하는 문제가 대두되고 있다.

따라서, 본 발명은 캐패시터의 전하저장전극을 이중 실린더형 구조로 형성하여 전하저장전극의 유효 표면적을 증가시켜 제한된 셀 면적내에서 충분한 충전용량을 얻을 수 있도록 한 캐패시터의 전하저장전극을 형성하는 방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 전하저장전극 형성방법은 소정의 단위 셀 및 배선구조가 형성된 실리콘 기판(1)상에 층간 절연막(2)을 두껍게 증착 열처리하여 평탄화 한 후, 그 상부에 제1폴리실리콘(3) 및 산화막(4)을 순차적으로 증착한 다음, 제1감광막(5)을 도포 및 패턴화하여 캐패시터 영역을 설정하는 단계와, 상기 단계로부터 패턴화된 제1감광막(5)을 이용하여 하부의 산화막(4) 및 제1폴리실리콘(3)의 노출된 부분을 순차적으로 식각하여 패턴화한 후, 상기 패턴화된 제1감광막(5)을 제거하고, 전체구조 상부에 제2폴리실리콘(6)을 증착하는 단계와, 상기 단계로부터 제2폴리실리콘(6)을 에치 백 공정으로 식각하여 패턴화된 산화막(4) 및 제1폴리실리콘(3) 측벽에 제2폴리실리콘 스페이서(6a)를 형성한 후, 전체구조 상부에 제3폴리실리콘(7)을 증착하는 단계와, 상기 단계로부터 제2감광막(8)을 도포하고 콘택 마스크를 사용하여 패턴화한 후, 하부의 노출된 소정부분의 제3폴리실리콘(7), 산화막(4) 및 제1폴리실리콘(3)을 차례로 식각하여 식각홈(9)을 형성하는 단계와, 상기 단계로부터 제2감광막(8)을 제거한 후, 전체구조 상부에 제4폴리실리콘(10)을 증착하고, 에치 백 공정으로 식각홈(9) 내측벽에 제4폴리실리콘 스페이서(10a)를 형성하고 상기 스페이서(10a)를 이용한 자기정렬콘택공정으로 층간절연막(2)의 소정부분을 식각하여 콘택홀(11)을 형성하는 단계와, 상기 단계로부터 콘택홀(11)을 포함한 전체구조 상부에 제5폴리실리콘(12)을 증착한 후, 블랭켓 폴리실리콘 식각공정으로 하부의 제3폴리실리콘(7)이 제거되어 층간 절연막(2) 및 산화막(4) 상부가 노출될 때까지 식각하는 단계와, 상기 단계로부터 산화막 습식식각공정으로 산화막(4)을 완전히 제거하면서 층간 절연막(2)도 일정깊이로 식각되어, 실리콘 기판(1)과 접속된 기둥형태의 제5폴리실리콘(12)을 중심으로 제2폴리실리콘 스페이서(6a), 제4폴리실리콘 스페이서(10a) 및 제1폴리실리콘(3)으로 하나의 실린더 구조를 이루는 이중 실린더형 전하저장전극(20)을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제1a도 내지 제1i도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도로서, 제1a도는 소정의 단위 셀 및 배선구조(도시않음)가 형성된 실리콘 기판(1)상에 층간 절연막(2)을 두껍게 증착 열처리하여 평탄화하고, 평탄화된 상기 층간 절연막(2) 상부에 제1폴리실리콘(3) 및 산화막(4)을 순차적으로 증착한 다음, 제1감광막(5)을 도포 및 패턴화하여 캐패시터 영역을 설정한 상태를 도시한 것이다.

제1b도는 상기 패턴화된 제1감광막(5)을 이용하여 하부의 산화막(4) 및 제1폴리실리콘(3)의 노출된 부분을 순차적으로 식각하여 패턴화한 후, 상기 패턴화된 제1감광막(5)을 제거하고, 전체구조 상부에 제2폴리실리콘(6)을 증착한 상태를 도시한 것이다.

제1c도는 상기 제1b도의 상태하에서 에치 백(Etch Back)공정으로 상기 제2폴리실리콘(6)을 식각하여 패턴화된 산화막(4) 및 제1폴리실리콘(3) 측벽에 제2폴리실리콘 스페이서(6a)를 형성한 후, 전체구조 상부에 제3폴리실리콘(7)을 증착한 상태를 도시한 것이다.

제1d도는 상기 제1c도의 상태하에서 제2감광막(8)을 도포하고 콘택마스크를 사용하여 패턴화한 후 하부의 노출된 소정부분의 제3폴리실리콘(7), 산화막(4) 및 제1폴리실리콘(3)을 차례로 식각하여 식각홈(9)을 형성한 상태를 도시한 것이다.

제1e도는 상기 패턴화된 제2감광막(8)을 제거한 후, 전체구조 상부에 제4폴리실리콘(10)을 증착한 상태를 도시한 것이다.

제1f도는 상기 제4폴리실리콘(10)을 에치 백 공정으로 식각하여 식각홈(9) 내측벽에 제4폴리실리콘 스페이서(10a)를 형성한 후, 상기 스페이서(10a)를 이용한 자기정렬콘택(Self Align Contact)공정으로 일부 노출된 층간 절연막(2)을 식각하여 실리콘 기판(1)과 연통되는 콘택홀(11)을 형성한 상태를 도시한 것이다.

제1g도는 상기 콘택홀(11)을 포함한 전체구조 상부에 제5폴리실리콘(12)을 증착한 상태를 도시한 것이다.

제1h도는 블랭켓(Blanket) 폴리실리콘 식각공정으로 하부의 산화막(4) 상부가 노출될 때까지 식각한 상태를 도시한 것으로, 이때 제2폴리실리콘 스페이서(6a) 외곽부위의 층간 절연막(2) 상부도 노출된다.

제1i도는 상기 제1h도의 상태하에서 산화막 습식식각공정으로 노출된 산화막(4)을 완전히 제거하며, 동시에 노출된 층간 절연막(2)이 일정깊이로 식각되어 실리콘 기판(1)과 접속된 기둥형태의 제5폴리실리콘(12)을 중심으로 제2폴리실리콘 스페이서(6a), 제4폴리실리콘 스페이서(10a) 및 제1폴리실리콘(3)으로 하나의 실린더 구조를 이루는 이중 실린더형 전하저장전극(20)을 완성한 상태를 도시한 것이다.

상술한 바와같이 본 발명은 캐패시터의 전하저장전극을 이중 실린더형 구조로 형성하므로 전하저장전극의 유효 표면적을 증가시켜 제한된 셀 면적내에서 충분한 충전용량을 얻을 수 있다.

Claims (1)

1. 캐패시터의 전하저장전극 형성방법에 있어서, 소정의 단위 셀 및 배선구조가 형성된 실리콘 기판(1)상에 층간 절연막(2)을 두껍게 증착 열처리하여 평탄화한 후, 그 상부에 제1폴리실리콘(3) 및 산화막(4)을 순차적으로 증착한 다음, 제1감광막(5)을 도포 및 패턴화하여 캐패시터 영역을 설정하는 단계와, 상기 단계로부터 패턴화된 제1감광막(5)을 이용하여 하부의 산화막(4) 및 제1폴리실리콘(3)의 노출된 부분을 순차적으로 식각하여 패턴화 한 후, 상기 패턴화된 제1감광막(5)을 제거하고, 전체구조 상부에 제2폴리실리콘(6)을 증착하는 단계와, 상기 단계로부터 제2폴리실리콘(6)을 에치 백 공정으로 식각하여 패턴화된 산화막(4) 및 제1폴리실리콘(3) 측벽에 제2폴리실리콘 스페이서(6a)를 형성한 후, 전체구조 상부에 제3폴리실리콘(7)을 증착하는 단계와, 상기 단계로부터 제2감광막(8)을 도포하고 콘택 마스크를 사용하여 패턴화한 후, 하부의 노출된 소정부분의 제3폴리실리콘(7), 산화막(4) 및 제1폴리실리콘(3)을 차례로 식각하여 식각홈(9)을 형성하는 단계와, 상기 단계로부터 제2감광막(8)을 제거한 후, 전체구조 상부에 제4폴리실리콘(10)을 증착하고, 에치 백 공정으로 식각홈(9) 내측벽에 제4폴리실리콘 스페이서(10a)를 형성하고 상기 스페이서(10a)를 이용한 자기정렬콘택공정으로 층간 절연막(2)의 소정부분을 식각하여 콘택홀(11)을 형성하는 단계와, 상기 단계로부터 콘택홀(11)을 포함한 전체구조 상부에 제5폴리실리콘(12)을 증착한 후, 블랭켓 폴리실리콘 식각공정으로 하부의 제3폴리실리콘(7)이 제거되어 층간 절연막(2) 및 산화막(4) 상부가 노출될 때까지 식각하는 단계와, 상기 단계로부터 산화막 습식식각공정으로 산화막(4)을 완전히 제거하면서 층간 절연막(2)도 일정깊이로 식각되어, 실리콘 기판(1)과 접속된 기둥형태의 제5폴리실리콘(12)을 중심으로 제2폴리실리콘 스페이서(6a), 제4폴리실리콘 스페이서(10a) 및 제1폴리실리콘(3)으로 하나의 실린더 구조를 이루는 이중 실린더형 전하저장전극(20)을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.