JPH0677431A - 高集積半導体素子の製造方法 - Google Patents
高集積半導体素子の製造方法Info
- Publication number
- JPH0677431A JPH0677431A JP5158842A JP15884293A JPH0677431A JP H0677431 A JPH0677431 A JP H0677431A JP 5158842 A JP5158842 A JP 5158842A JP 15884293 A JP15884293 A JP 15884293A JP H0677431 A JPH0677431 A JP H0677431A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- polysilicon layer
- forming
- film
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/947—Subphotolithographic processing
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 キャパシタ容量を増大させることができる高
集積半導体素子の製造方法を提供する。 【構成】 ＤＲＡＭで凹凸ポリシリコン層を利用したエ
ッチング工程で多数の柱形の絶縁膜パターンを形成し、
この絶縁膜パターンの表面に蓄積電極を形成して、蓄積
電極の表面積を増大する。
集積半導体素子の製造方法を提供する。 【構成】 ＤＲＡＭで凹凸ポリシリコン層を利用したエ
ッチング工程で多数の柱形の絶縁膜パターンを形成し、
この絶縁膜パターンの表面に蓄積電極を形成して、蓄積
電極の表面積を増大する。
Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体素子の製
造方法に関するものであり、特に、キャパシタ（capaci
tor ）容量を増大させることができる、高集積半導体素
子の製造方法に関するものである。
造方法に関するものであり、特に、キャパシタ（capaci
tor ）容量を増大させることができる、高集積半導体素
子の製造方法に関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】従来
の高集積半導体素子の製造工程で、高集積化されるとき
に発生する問題は、蓄積電極を含んだ複数の配線を他の
導電層にコンタクトするために微細なコンタクトホール
を形成すべきであるということと、セルサイズが縮むこ
とによる蓄積電極が占める平面面積が減少するというこ
とである。
の高集積半導体素子の製造工程で、高集積化されるとき
に発生する問題は、蓄積電極を含んだ複数の配線を他の
導電層にコンタクトするために微細なコンタクトホール
を形成すべきであるということと、セルサイズが縮むこ
とによる蓄積電極が占める平面面積が減少するというこ
とである。
【０００３】また、従来のコンタクトホール形成方法
は、マスク工程とエッチング工程が連続的に行なわれる
ので、６４Ｍｅｇａ級以上の集積度を持つＤＲＡＭ（Dy
namicRandom Access Memory）では、コンタクトを限定
するための微細マスク作業に限界があり、大きなアスペ
クト比（Aspect ratio）が発生するという問題がある。
は、マスク工程とエッチング工程が連続的に行なわれる
ので、６４Ｍｅｇａ級以上の集積度を持つＤＲＡＭ（Dy
namicRandom Access Memory）では、コンタクトを限定
するための微細マスク作業に限界があり、大きなアスペ
クト比（Aspect ratio）が発生するという問題がある。
【０００４】本発明の目的は、上記の従来の技術の問題
点を解決するために、蓄積電極をシリコン基板に自己整
列（Self-align）方式でコンタクトさせ、蓄積電極は多
数の柱でなる蓄積電極を形成してキャパシタの容量を増
大させることができる、高集積半導体素子の製造方法を
提供することにある。
点を解決するために、蓄積電極をシリコン基板に自己整
列（Self-align）方式でコンタクトさせ、蓄積電極は多
数の柱でなる蓄積電極を形成してキャパシタの容量を増
大させることができる、高集積半導体素子の製造方法を
提供することにある。
【０００５】
【課題を解決するための手段】請求項１の発明による高
集積半導体素子の製造方法は、シリコン基板の上部に素
子分離酸化膜を形成する工程と、シリコン基板および素
子分離酸化膜の上部にワードライン（word line ）を形
成し、その側壁および上部にはスペーサ（spacer）酸化
膜とマスク酸化膜を各々形成する工程と、蓄積電極用第
１ポリシリコン層を堆積し、その上部に蓄積電極コンタ
クトが作られる領域に窓（window）が形成された感光膜
パターンを形成する工程と、感光膜パターンで感光膜が
除去された部分に酸化膜を満たす工程と、感光膜パター
ンを除去し、第１ポリシリコン層と酸化膜表面に凹凸ポ
リシリコン層を形成する工程と、凹凸ポリシリコン層を
マスクとして、露出された酸化膜を乾式エッチングして
多数の柱形の酸化膜パターンを形成し、残っている凹凸
ポリシリコン層を除去する工程と、酸化膜パターンと第
１ポリシリコン層の表面に第２ポリシリコン層を堆積
し、不必要の第１および第２ポリシリコン層をエッチン
グして蓄積電極を形成する工程とを備えている。
集積半導体素子の製造方法は、シリコン基板の上部に素
子分離酸化膜を形成する工程と、シリコン基板および素
子分離酸化膜の上部にワードライン（word line ）を形
成し、その側壁および上部にはスペーサ（spacer）酸化
膜とマスク酸化膜を各々形成する工程と、蓄積電極用第
１ポリシリコン層を堆積し、その上部に蓄積電極コンタ
クトが作られる領域に窓（window）が形成された感光膜
パターンを形成する工程と、感光膜パターンで感光膜が
除去された部分に酸化膜を満たす工程と、感光膜パター
ンを除去し、第１ポリシリコン層と酸化膜表面に凹凸ポ
リシリコン層を形成する工程と、凹凸ポリシリコン層を
マスクとして、露出された酸化膜を乾式エッチングして
多数の柱形の酸化膜パターンを形成し、残っている凹凸
ポリシリコン層を除去する工程と、酸化膜パターンと第
１ポリシリコン層の表面に第２ポリシリコン層を堆積
し、不必要の第１および第２ポリシリコン層をエッチン
グして蓄積電極を形成する工程とを備えている。
【０００６】請求項２の発明による高集積半導体素子の
製造方法は、請求項１の発明において、感光膜が除去さ
れた部分を満たす酸化膜が、ＳＯＧ（Spin On Glass ）
膜であることを特徴としている。
製造方法は、請求項１の発明において、感光膜が除去さ
れた部分を満たす酸化膜が、ＳＯＧ（Spin On Glass ）
膜であることを特徴としている。
【０００７】請求項３の発明による高集積半導体素子の
製造方法は、請求項１の発明において、感光膜が除去さ
れた部分を満たす酸化膜が、低温のＰＥＣＶＤ（Plasma
Enhanced Chemical Vapor Deposition ）酸化膜である
ことを特徴としている。
製造方法は、請求項１の発明において、感光膜が除去さ
れた部分を満たす酸化膜が、低温のＰＥＣＶＤ（Plasma
Enhanced Chemical Vapor Deposition ）酸化膜である
ことを特徴としている。
【０００８】請求項４の発明による高集積半導体素子の
製造方法は、シリコン基板の上部に素子分離酸化膜を形
成する工程と、シリコン基板および素子分離酸化膜の上
部にワードラインを形成し、その側壁および上部にはス
ペーサ酸化膜とマスク酸化膜を各々形成する工程と、蓄
積電極用第１ポリシリコン層を堆積し、その上部に蓄積
電極コンタクトが作られる領域に窓が形成された感光膜
パターンを形成する工程と、感光膜パターンで感光膜が
除去された部分に酸化膜を満たす工程と、感光膜パター
ンを除去し、第１ポリシリコン層と酸化膜表面に凹凸ポ
リシリコン層を形成する工程と、凹凸ポリシリコン層を
マスクとして、露出された酸化膜を乾式エッチングして
多数の柱形の酸化膜パターンを形成し、残っている凹凸
ポリシリコン層を除去する工程と、柱形の酸化膜パター
ンと第１ポリシリコン層の表面に蓄積電極用第２ポリシ
リコン層を堆積し、その上部に感光膜を塗布する工程
と、感光膜エッチバック（etchback）工程で第２ポリシ
リコン層が露出されるまで感光膜をエッチングし、露出
された第２ポリシリコン層をエッチングして酸化膜パタ
ーンを露出させる工程と、露出された酸化膜パターンを
完全にエッチングし、残っている感光膜を除去する工程
と、第１および第２ポリシリコン層の一定部分をエッチ
ングして蓄積電極を形成する工程とを備えている。
製造方法は、シリコン基板の上部に素子分離酸化膜を形
成する工程と、シリコン基板および素子分離酸化膜の上
部にワードラインを形成し、その側壁および上部にはス
ペーサ酸化膜とマスク酸化膜を各々形成する工程と、蓄
積電極用第１ポリシリコン層を堆積し、その上部に蓄積
電極コンタクトが作られる領域に窓が形成された感光膜
パターンを形成する工程と、感光膜パターンで感光膜が
除去された部分に酸化膜を満たす工程と、感光膜パター
ンを除去し、第１ポリシリコン層と酸化膜表面に凹凸ポ
リシリコン層を形成する工程と、凹凸ポリシリコン層を
マスクとして、露出された酸化膜を乾式エッチングして
多数の柱形の酸化膜パターンを形成し、残っている凹凸
ポリシリコン層を除去する工程と、柱形の酸化膜パター
ンと第１ポリシリコン層の表面に蓄積電極用第２ポリシ
リコン層を堆積し、その上部に感光膜を塗布する工程
と、感光膜エッチバック（etchback）工程で第２ポリシ
リコン層が露出されるまで感光膜をエッチングし、露出
された第２ポリシリコン層をエッチングして酸化膜パタ
ーンを露出させる工程と、露出された酸化膜パターンを
完全にエッチングし、残っている感光膜を除去する工程
と、第１および第２ポリシリコン層の一定部分をエッチ
ングして蓄積電極を形成する工程とを備えている。
【０００９】請求項５の発明による高集積半導体素子の
製造方法は、請求項４の発明において、感光膜が除去さ
れた部分を満たす酸化膜が、ＳＯＧ膜であることを特徴
としている。
製造方法は、請求項４の発明において、感光膜が除去さ
れた部分を満たす酸化膜が、ＳＯＧ膜であることを特徴
としている。
【００１０】請求項６の発明による高集積半導体素子の
製造方法は、請求項４の発明において、感光膜が除去さ
れた部分を満たす酸化膜が、低温のＰＥＣＶＤ酸化膜で
あることを特徴としている。
製造方法は、請求項４の発明において、感光膜が除去さ
れた部分を満たす酸化膜が、低温のＰＥＣＶＤ酸化膜で
あることを特徴としている。
【００１１】
【作用】この発明によれば、ＤＲＡＭで凹凸ポリシリコ
ン層を利用したエッチング工程で多数の柱形の絶縁膜パ
ターンを形成し、この絶縁膜パターンの表面に蓄積電極
を形成することにより、堆積して表面積が増大された蓄
積電極により、キャパシタ容量をを増大させることがで
きる。
ン層を利用したエッチング工程で多数の柱形の絶縁膜パ
ターンを形成し、この絶縁膜パターンの表面に蓄積電極
を形成することにより、堆積して表面積が増大された蓄
積電極により、キャパシタ容量をを増大させることがで
きる。
【００１２】
【実施例】以下、添付した図面を用いて、本発明をさら
に詳細に説明する。
に詳細に説明する。
【００１３】（第１実施例）図１ないし図６は、本発明
の第１実施例による高集積半導体素子のＤＲＡＭセルを
製造する工程を図示した断面図である。
の第１実施例による高集積半導体素子のＤＲＡＭセルを
製造する工程を図示した断面図である。
【００１４】図１は、本発明によって、シリコン基板の
上部の素子分離酸化膜上部に、ワードライン、マスク酸
化膜およびスペーサ酸化膜を形成した後、蓄積電極用第
１ポリシリコン層を堆積させ、この上部にマスク用感光
膜パターンを形成した断面図である。すなわち、シリコ
ン基板１の上部の一定部分に素子分離酸化膜３を形成
し、上部および側壁にマスク酸化膜７およびスペーサ酸
化膜９が具備されるワードライン５をシリコン基板１と
素子分離酸化膜３の上部に形成し、全体構造の上部に蓄
積電極用第１ポリシリコン層１１を堆積し、蓄積電極コ
ンタクトが作られる領域に窓が形成された第１感光膜パ
ターン１３を形成した断面図である。
上部の素子分離酸化膜上部に、ワードライン、マスク酸
化膜およびスペーサ酸化膜を形成した後、蓄積電極用第
１ポリシリコン層を堆積させ、この上部にマスク用感光
膜パターンを形成した断面図である。すなわち、シリコ
ン基板１の上部の一定部分に素子分離酸化膜３を形成
し、上部および側壁にマスク酸化膜７およびスペーサ酸
化膜９が具備されるワードライン５をシリコン基板１と
素子分離酸化膜３の上部に形成し、全体構造の上部に蓄
積電極用第１ポリシリコン層１１を堆積し、蓄積電極コ
ンタクトが作られる領域に窓が形成された第１感光膜パ
ターン１３を形成した断面図である。
【００１５】図２は、感光膜パターンの凹部に酸化膜を
形成した断面図である。すなわち、上記第１感光膜パタ
ーン１３の上部面まで酸化膜１５、たとえば、ＳＯＧま
たは低温のＰＥＣＶＤ酸化膜を厚く形成し、エッチバッ
ク工程で酸化膜１５を一定の厚さでエッチングして、感
光膜が除去された部分にのみ酸化膜１５を残した状態の
断面図である。
形成した断面図である。すなわち、上記第１感光膜パタ
ーン１３の上部面まで酸化膜１５、たとえば、ＳＯＧま
たは低温のＰＥＣＶＤ酸化膜を厚く形成し、エッチバッ
ク工程で酸化膜１５を一定の厚さでエッチングして、感
光膜が除去された部分にのみ酸化膜１５を残した状態の
断面図である。
【００１６】図３は、感光膜パターンを除去した断面図
である。すなわち、図２の工程後、第１感光膜パターン
１３を除去してシリンダ形の酸化膜１５が残っているこ
とを図示した断面図である。
である。すなわち、図２の工程後、第１感光膜パターン
１３を除去してシリンダ形の酸化膜１５が残っているこ
とを図示した断面図である。
【００１７】図４は、凹凸ポリシリコンを堆積した断面
図である。すなわち、図３の工程後、上記のシリンダ形
の酸化膜１５表面と第１ポリシリコン層１１の上部に公
知の技術で凹凸が発生される凹凸ポリシリコン層１７を
形成した断面図である。
図である。すなわち、図３の工程後、上記のシリンダ形
の酸化膜１５表面と第１ポリシリコン層１１の上部に公
知の技術で凹凸が発生される凹凸ポリシリコン層１７を
形成した断面図である。
【００１８】図５は、凹凸ポリシリコンをマスクとして
柱形の酸化膜パターンを形成した断面図である。すなわ
ち、上記の凹凸ポリシリコン層１７をマスクとして露出
された部分の酸化膜１５をエッチングして、多数の柱形
の酸化膜パターン１９を形成し、残っている凹凸ポリシ
リコン層１７を除去した断面図として、凹凸ポリシリコ
ン層１７の凹部は酸化膜１５が露出されるので、酸化膜
１５エッチング工程によりエッチングされ、凹凸ポリシ
リコン層１７の凸部は酸化膜１５エッチング工程（ポリ
シリコン層１７と酸化膜１５のエッチング比率が２０：
１以上）でポリシリコン層１７はエッチングされないの
で、下部にある酸化膜１５がエッチングされることを防
止し、柱形の酸化膜パターン１９が形成される。
柱形の酸化膜パターンを形成した断面図である。すなわ
ち、上記の凹凸ポリシリコン層１７をマスクとして露出
された部分の酸化膜１５をエッチングして、多数の柱形
の酸化膜パターン１９を形成し、残っている凹凸ポリシ
リコン層１７を除去した断面図として、凹凸ポリシリコ
ン層１７の凹部は酸化膜１５が露出されるので、酸化膜
１５エッチング工程によりエッチングされ、凹凸ポリシ
リコン層１７の凸部は酸化膜１５エッチング工程（ポリ
シリコン層１７と酸化膜１５のエッチング比率が２０：
１以上）でポリシリコン層１７はエッチングされないの
で、下部にある酸化膜１５がエッチングされることを防
止し、柱形の酸化膜パターン１９が形成される。
【００１９】図６は、蓄積電極用第２ポリシリコン層を
堆積し、パターン工程で蓄積電極を形成した断面図であ
る。すなわち、図５の工程後、上記柱形の酸化膜パター
ン１９と露出された第１ポリシリコン層１１表面に、蓄
積電極用第２ポリシリコン層２１を形成した後、蓄積電
極マスクを利用したエッチング工程で不必要な部分の第
２ポリシリコン層２１と第１ポリシリコン層１１をエッ
チングして、第１および第２ポリシリコン層１１，２１
で具備された蓄積電極３０を形成した断面図である。
堆積し、パターン工程で蓄積電極を形成した断面図であ
る。すなわち、図５の工程後、上記柱形の酸化膜パター
ン１９と露出された第１ポリシリコン層１１表面に、蓄
積電極用第２ポリシリコン層２１を形成した後、蓄積電
極マスクを利用したエッチング工程で不必要な部分の第
２ポリシリコン層２１と第１ポリシリコン層１１をエッ
チングして、第１および第２ポリシリコン層１１，２１
で具備された蓄積電極３０を形成した断面図である。
【００２０】（第２実施例）図７および図８は、本発明
の第２実施例に従って高集積半導体素子のＤＲＡＭセル
を形成する断面図として、図１から図５までは本発明の
第１実施例と同一な工程で進行される。
の第２実施例に従って高集積半導体素子のＤＲＡＭセル
を形成する断面図として、図１から図５までは本発明の
第１実施例と同一な工程で進行される。
【００２１】図７は、図５の工程が完了された後、感光
膜を塗布して、露出された蓄積電極用の第２ポリシリコ
ン層と凹凸ポリシリコン層をエッチングした断面図であ
る。すなわち、本発明の第１実施例によって図１から図
５まで工程を進行した後、柱形の酸化膜パターン１９と
第１ポリシリコン層１１の上部に蓄積電極用第２ポリシ
リコン層２１を堆積し、その上部に感光膜２５を塗布し
た後、感光膜エッチバック工程で第２ポリシリコン層２
１が露出されるまで感光膜２５をエッチングした後、露
出された第２ポリシリコン層２１をエッチングして酸化
膜パターン１９が露出されるようになった断面図であ
る。
膜を塗布して、露出された蓄積電極用の第２ポリシリコ
ン層と凹凸ポリシリコン層をエッチングした断面図であ
る。すなわち、本発明の第１実施例によって図１から図
５まで工程を進行した後、柱形の酸化膜パターン１９と
第１ポリシリコン層１１の上部に蓄積電極用第２ポリシ
リコン層２１を堆積し、その上部に感光膜２５を塗布し
た後、感光膜エッチバック工程で第２ポリシリコン層２
１が露出されるまで感光膜２５をエッチングした後、露
出された第２ポリシリコン層２１をエッチングして酸化
膜パターン１９が露出されるようになった断面図であ
る。
【００２２】図８は、残っている感光膜を除去し、柱形
の酸化膜パターンをエッチングし、パターン工程で蓄積
電極を形成した断面図である。すなわち、図７の工程
後、残っている感光膜２５を除去し、露出された柱形の
酸化膜パターン１９をエッチングし、蓄積電極マスクを
利用したエッチング工程で不必要な部分の第２ポリシリ
コン層２１と第１ポリシリコン層１１をエッチングして
第１および第２ポリシリコン層１１，２１で具備された
蓄積電極３５を形成した断面図として、本発明の第１実
施例による蓄積電極３０より本発明の第２実施例による
蓄積電極３５の表面積が増大されることを図示する。
の酸化膜パターンをエッチングし、パターン工程で蓄積
電極を形成した断面図である。すなわち、図７の工程
後、残っている感光膜２５を除去し、露出された柱形の
酸化膜パターン１９をエッチングし、蓄積電極マスクを
利用したエッチング工程で不必要な部分の第２ポリシリ
コン層２１と第１ポリシリコン層１１をエッチングして
第１および第２ポリシリコン層１１，２１で具備された
蓄積電極３５を形成した断面図として、本発明の第１実
施例による蓄積電極３０より本発明の第２実施例による
蓄積電極３５の表面積が増大されることを図示する。
【００２３】
【発明の効果】本発明による高集積半導体素子の製造方
法によれば、多数の柱形の蓄積電極を形成できるので、
蓄積電極の表面積を増大させてキャパシタ容量を増大さ
せることができる。
法によれば、多数の柱形の蓄積電極を形成できるので、
蓄積電極の表面積を増大させてキャパシタ容量を増大さ
せることができる。
【図１】本発明の第１実施例による高集積半導体素子の
ＤＲＡＭセルの形成工程を図示した断面図である。
ＤＲＡＭセルの形成工程を図示した断面図である。
【図２】本発明の第１実施例による高集積半導体素子の
ＤＲＡＭセルの形成工程を図示した断面図である。
ＤＲＡＭセルの形成工程を図示した断面図である。
【図３】本発明の第１実施例による高集積半導体素子の
ＤＲＡＭセルの形成工程を図示した断面図である。
ＤＲＡＭセルの形成工程を図示した断面図である。
【図４】本発明の第１実施例による高集積半導体素子の
ＤＲＡＭセルの形成工程を図示した断面図である。
ＤＲＡＭセルの形成工程を図示した断面図である。
【図５】本発明の第１実施例による高集積半導体素子の
ＤＲＡＭセルの形成工程を図示した断面図である。
ＤＲＡＭセルの形成工程を図示した断面図である。
【図６】本発明の第１実施例による高集積半導体素子の
ＤＲＡＭセルの形成工程を図示した断面図である。
ＤＲＡＭセルの形成工程を図示した断面図である。
【図７】本発明の第２実施例による高集積半導体素子の
ＤＲＡＭセルの形成工程を図示した断面図である。
ＤＲＡＭセルの形成工程を図示した断面図である。
【図８】本発明の第２実施例による高集積半導体素子の
ＤＲＡＭセルの形成工程を図示した断面図である。
ＤＲＡＭセルの形成工程を図示した断面図である。
１ シリコン基板 ３ 素子分離酸化膜 ５ ワードライン ７ マスク酸化膜 ９ スペーサ酸化膜 １１ 第１ポリシリコン層 １３ 感光膜パターン １５ 酸化膜 １７ 凹凸ポリシリコン層 １９ 柱形の酸化膜パターン ２１ 第２ポリシリコン層 ２５ 感光膜 ３０，３５ 蓄積電極 なお、各図中、同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項１】 高集積半導体素子の製造方法であって、 シリコン基板の上部に素子分離酸化膜を形成する工程
と、 前記シリコン基板および前記素子分離酸化膜の上部にワ
ードラインを形成し、その側壁および上部にはスペーサ
酸化膜とマスク酸化膜を各々形成する工程と、 蓄積電極用第１ポリシリコン層を堆積し、その上部に蓄
積電極コンタクトが作られる領域に窓が形成された感光
膜パターンを形成する工程と、 前記感光膜パターンで感光膜が除去された部分に酸化膜
を満たす工程と、 前記感光膜パターンを除去し、前記第１ポリシリコン層
と前記酸化膜表面に凹凸ポリシリコン層を形成する工程
と、 前記凹凸ポリシリコン層をマスクとして、露出された酸
化膜を乾式エッチングして多数の柱形の酸化膜パターン
を形成し、残っている凹凸ポリシリコン層を除去する工
程と、 前記酸化膜パターンと前記第１ポリシリコン層の表面に
第２ポリシリコン層を堆積し、不必要の第１および第２
ポリシリコン層をエッチングして蓄積電極を形成する工
程とを備える、高集積半導体素子の製造方法。 - 【請求項２】 前記感光膜が除去された部分を満たす酸
化膜は、スピンオングラス膜であることを特徴とする、
請求項１記載の高集積半導体素子の製造方法。 - 【請求項３】 前記感光膜が除去された部分を満たす酸
化膜は、低温のプラズマＣＶＤ酸化膜であることを特徴
とする、請求項１記載の高集積半導体素子の製造方法。 - 【請求項４】 高集積半導体素子の製造方法であって、 シリコン基板の上部に素子分離酸化膜を形成する工程
と、 前記シリコン基板および前記素子分離酸化膜の上部にワ
ードラインを形成し、その側壁および上部にはスペーサ
酸化膜とマスク酸化膜を各々形成する工程と、 蓄積電極用第１ポリシリコン層を堆積し、その上部に蓄
積電極コンタクトが作られる領域に窓が形成された感光
膜パターンを形成する工程と、 前記感光膜パターンで感光膜が除去された部分に酸化膜
を満たす工程と、 前記感光膜パターンを除去し、前記第１ポリシリコン層
と前記酸化膜表面に凹凸ポリシリコン層を形成する工程
と、 前記凹凸ポリシリコン層をマスクとして、露出された酸
化膜を乾式エッチングして多数の柱形の酸化膜パターン
を形成し、残っている凹凸ポリシリコン層を除去する工
程と、 前記柱形の酸化膜パターンと前記第１ポリシリコン層の
表面に蓄積電極用第２ポリシリコン層を堆積し、その上
部に感光膜を塗布する工程と、 感光膜エッチバック工程で前記第２ポリシリコン層が露
出されるまで前記感光膜をエッチングし、露出された第
２ポリシリコン層をエッチングして前記酸化膜パターン
を露出させる工程と、 前記露出された酸化膜パターンを完全にエッチングし、
残っている感光膜を除去する工程と、 前記第１および第２ポリシリコン層の一定部分をエッチ
ングして蓄積電極を形成する工程とを備える、高集積半
導体素子の製造方法。 - 【請求項５】 前記感光膜が除去された部分を満たす酸
化膜は、スピンオングラス膜であることを特徴とする、
請求項４記載の高集積半導体素子の製造方法。 - 【請求項６】 前記感光膜が除去された部分を満たす酸
化膜は、低温のプラズマＣＶＤ酸化膜であることを特徴
とする、請求項４記載の高集積半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920011560A KR960001336B1 (ko) | 1992-06-30 | 1992-06-30 | 고집적 반도체소자의 제조방법 |
| KR92P11560 | 1992-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677431A true JPH0677431A (ja) | 1994-03-18 |
| JPH0831577B2 JPH0831577B2 (ja) | 1996-03-27 |
Family
ID=19335578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158842A Expired - Fee Related JPH0831577B2 (ja) | 1992-06-30 | 1993-06-29 | 高集積半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5346846A (ja) |
| JP (1) | JPH0831577B2 (ja) |
| KR (1) | KR960001336B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482977A (en) * | 1995-05-08 | 1996-01-09 | Eastman Chemical Company | Foamable branched polyesters |
| DE19632834C2 (de) * | 1996-08-14 | 1998-11-05 | Siemens Ag | Verfahren zur Herstellung feiner Strukturen und dessen Verwendung zur Herstellung einer Maske und eines MOS-Transistors |
| DE19632835C1 (de) * | 1996-08-14 | 1998-04-02 | Siemens Ag | Verfahren zur Herstellung eines Kondensators in einer Halbeiteranordnung |
| US5869368A (en) * | 1997-09-22 | 1999-02-09 | Yew; Tri-Rung | Method to increase capacitance |
| WO2001059843A1 (en) * | 2000-02-10 | 2001-08-16 | Conexant Systems, Inc. | An improved capacitor in semiconductor chips |
| KR100945226B1 (ko) * | 2002-12-30 | 2010-03-03 | 주식회사 하이닉스반도체 | 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법 |
| US7446389B2 (en) * | 2004-06-17 | 2008-11-04 | Apple Inc. | Semiconductor die package with internal bypass capacitors |
| KR20230089700A (ko) | 2021-12-14 | 2023-06-21 | 창원대학교 산학협력단 | 고타이트의 광촉매 망간산화반응을 통한 수계 망간 산화 제거방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204280A (en) * | 1992-04-09 | 1993-04-20 | International Business Machines Corporation | Process for fabricating multiple pillars inside a dram trench for increased capacitor surface |
-
1992
- 1992-06-30 KR KR1019920011560A patent/KR960001336B1/ko not_active IP Right Cessation
-
1993
- 1993-06-29 JP JP5158842A patent/JPH0831577B2/ja not_active Expired - Fee Related
- 1993-06-29 US US08/084,760 patent/US5346846A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001416A (ko) | 1994-01-11 |
| US5346846A (en) | 1994-09-13 |
| KR960001336B1 (ko) | 1996-01-26 |
| JPH0831577B2 (ja) | 1996-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5405799A (en) | Method of making a storage electrode of DRAM cell | |
| JPH05217815A (ja) | メモリ セル コンデンサの製造方法及びその構造 | |
| JPH0685086A (ja) | 高集積素子用微細コンタクト形成方法 | |
| KR960011652B1 (ko) | 스택캐패시터 및 그 제조방법 | |
| US6093641A (en) | Method for fabricating semiconductor device with an increased process tolerance | |
| JPH0677431A (ja) | 高集積半導体素子の製造方法 | |
| KR100207462B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| US6143596A (en) | Planarization for interlayer dielectric | |
| KR100248806B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR0147683B1 (ko) | 반도체 메모리 소자의 구조 및 제조방법 | |
| KR100313957B1 (ko) | 커패시터 제조방법 | |
| KR940009620B1 (ko) | 반도체 셀의 캐패시터 제조방법 | |
| KR100419748B1 (ko) | 반도체소자의제조방법 | |
| KR100218730B1 (ko) | 반도체 소자 제조방법 | |
| KR100244305B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR960001338B1 (ko) | 반도체 소자의 전하저장전극 제조 방법 | |
| KR950013385B1 (ko) | 고집적 소자용 콘택형성방법 | |
| KR100223286B1 (ko) | 캐패시터의 전하저장전극 제조방법 | |
| KR0124576B1 (ko) | 반도체 메모리장치의 커패시터 및 이의 제조방법 | |
| KR100232161B1 (ko) | 반도체 메모리장치 제조방법 | |
| KR960003859B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100199353B1 (ko) | 캐패시터의 전하저장전극 제조방법 | |
| KR940009617B1 (ko) | 반도체 메모리 소자의 캐패시터 제조방법 | |
| KR960003497B1 (ko) | 반도체소자의 전하저장전극 제조방법 | |
| KR100379537B1 (ko) | 반도체 메모리 장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961029 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100327 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100327 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110327 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110327 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 17 |
|
| LAPS | Cancellation because of no payment of annual fees |