KR100945226B1 - 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법 - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000001312 dry etching Methods 0.000 claims abstract description 11
- 230000009977 dual effect Effects 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000002093 peripheral effect Effects 0.000 abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000000206 photolithography Methods 0.000 abstract description 2
- 238000003860 storage Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 산화막상에 증착된 폴리실리콘을 식각하는 공정에 있어서, 초고주파 파워와 RF 바이어스 파워를 동시에 조절하여 듀얼 플라즈마에 의해 산화막에 대한 선택비를 가지면서 폴리실리콘을 식각하는 것을 특징으로 하는 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법을 제공한다.
본 발명에 의하면, 공정개선으로 후속 CMP 또는 포토레지스트 에치백 공정시 마진을 증대시킬 수 있으며, PSG 손실 감소로 인한 커패시터 폴리실리콘의 타겟 감소로 커패시터 용량의 증대효과를 얻을 수 있다. 또한, 향상된 식각률로 공정시간을 줄일 수 있으며, 높은 식각선택비 확보로 인해 주변회로 및 기타 포토리소그래피공정시 얼라인키 등의 모양 변형을 예방할 수 있다. 결과적으로, 향상된 전기적 특성을 가진 반도체소자를 안정적으로 제조할 수 있게 된다.
식각 선택비, 폴리실리콘, PSG, 커패시터, 등방성, 건식식각.
Description
도1a 및 도1b는 폴리실리콘을 이용하여 DRAM 커패시터의 스토리지노드를 형성하는 공정을 간략하게 나타낸 도면.
도2a 및 도2b는 종래 기술에 의한 등방성 식각후의 모습(도2a)과 본 발명에 의해 개선된 등방성 식각후의 모습(도2b)을 비교하여 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : PSG 2 : 폴리실리콘
10 : 주변회로지역 오픈 마스크
본 발명은 폴리실리콘 식각방법에 관한 것으로, 특히 등방성 건식식각방법을 이용하여 높은 선택비로 폴리실리콘을 선택하는 방법에 관한 것이다.
폴리실리콘은 반도체소자 제조시 매우 다양하게 이용되는 물질이다. 도1a 및 도1b는 폴리실리콘을 이용하여 DRAM 커패시터의 스토리지노드를 형성하는 공정을 간략하게 나타낸 것이다.
도1a 및 도1b에서 참조부호1은 커패시터 형성시 사용되는 PSG막, 2는 스토리지노드 형성용 폴리실리콘, 10은 주변회로지역 오픈용 마스크를 각각 나타낸다. 도1b에 나타낸 바와 같이 주변회로지역의 폴리실리콘만을 선택적으로 제거하는 공정에 있어서, 폴리실리콘(2)과 PSG(1)의 선택비가 3.9:1로 그다지 높지 않고 폴리실리콘의 식각타겟이 너무 과도하여 식각시 주변회로지역의 PSG가 과다하게 손실되어 셀지역과 주변회로지역의 단차를 유발할 수 있다. 이러한 단차는 후속공정인 스토리지노드 CMP공정시 적정한 타겟을 설정하기 어려운 문제를 야기시킬 수 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 등방성 식각장비의 초고주파 파워와 RF 바이어스파워를 적절히 조합하여 높은 선택비로 폴리실리콘을 식각할 수 있도록 하는 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 산화막상에 증착된 폴리실리콘을 식각하는 공정에 있어서, 초고주파 파워와 RF 바이어스 파워를 동시에 조절하여 듀얼 플라즈마에 의해 산화막에 대한 선택비를 가지면서 폴리실리콘을 식각하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명의 기술적 원리는 등방성 식각장비의 초고주파 파워와 RF 바이어스 파워를 적절히 조합하여 화학적으로 식각이 이루어지도록 함으로써 폴리실리콘이 상대적으로 건식식각이 많이 되도록 하는 것이다. RF 바이어스 파워를 높이면 상대적으로 산화막이 많이 건식식각되게 된다.
본 발명의 일실시예로서 커패시터 스토리지노드용 폴리실리콘을 증착한 후, 주변회로지역의 폴리실리콘을 제거하는 공정을 설명하면 다음과 같다.
도1a에 도시한 바와 같이 셀지역을 마스크로 덮고 주변회로지역만 오픈한 후, 주변회로지역의 폴리실리콘을 제거한 다음, 셀지역의 포토레지스트 마스크(10)를 장벽으로 이용하여 CMP공정을 진행하게 되는데, 주변회로지역의 PSG(1)의 손실이 1000Å 이상이 되면 CMP 타겟이 많아져 커패시터 높이가 낮아지고 이로 인해 커패시터패턴이 무너지는 불량이 발생한다.
따라서 본 발명은 공정조건을 개선하여 폴리실리콘 대 PSG 산화막의 선택비를 7:1 이상으로 하여 (폴리실리콘 대 TEOS는 15:1) 주변회로지역의 산화막 손실을 감소시키는 방법을 제안한다.
구체적으로 설명하면, PSG막 상부에 형성된 폴리실리콘을 식각하는 경우, 초 고주파 파워와 RF 바이어스 파워를 함께 이용한 듀얼 플라즈마로 높은 선택비로 폴리실리콘을 등방성 건식식각함으로써 폴리실리콘 식각시 PSG막의 손실을 줄인다.
이때, CF4, NF3와 O2 가스를 이용하여 다운 스트림(down stream) 방식의 초고주파 플라즈마를 형성하는데, 초고주파 파워 범위는 1200W~2000W 정도로 조절한다. RF 파워는 0W~450W 정도로 조절한다.
식각 챔버의 온도는 -20℃~100℃ 정도로 조절하며, 웨이퍼가 놓이는 바닥의 온도는 20℃~80℃ 정도로 조절한다.
식각가스의 유량은 NF3는 10sccm~100sccm, CF4는 50sccm~500sccm 정도로 단독 또는 혼합하여 He 500sccm~1000sccm과 O2 100~1000sccm과 혼합하여 건식식각을 행한다.
식각시 압력은 300mT~1000mT로 유지하는 것이 바람직하다.
상기한 바와 같은 조건으로 폴리실리콘의 식각률(etch rate)을 10000Å/min 이상으로 조절하여 식각을 실시한다. 이때, PSG막의 손실은 900Å 이하로 조절된다.
도2a 및 도2b에 종래 기술에 의한 등방성 식각후의 모습(도2a)과 본 발명에 의해 개선된 등방성 식각후의 모습(도2b)을 비교하여 나타내었다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 공정개선으로 후속 CMP 또는 포토레지스트 에치백 공정시 마진을 증대시킬 수 있으며, PSG 손실 감소로 인한 커패시터 폴리실리콘의 타겟 감소로 커패시터 용량의 증대효과를 얻을 수 있다. 또한, 향상된 선택비 확보로 양산성을 배가시킬 수 있고, 포토레지스트 스트리퍼 장비로 공정을 진행하므로 경제적인 효과가 증대된다. 또한, 향상된 식각률로 공정시간을 줄일 수 있으며, 높은 식각선택비 확보로 인해 주변회로 및 기타 포토리소그래피공정시 얼라인키 등의 모양 변형을 예방할 수 있다. 결과적으로, 향상된 전기적 특성을 가진 반도체소자를 안정적으로 제조할 수 있게 된다.
Claims (12)
- PSG막 상에 증착된 폴리실리콘을 식각하는 공정에 있어서,1200W~2000W의 초고주파 파워와 1W~450W RF 바이어스 파워를 동시에 사용한 듀얼 플라즈마에 의해 상기 PSG막에 대한 폴리실리콘의 식각선택비를 7:1∼15:1로 하여 상기 폴리실리콘을 식각하는 것을 특징으로 하는 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법.
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- 제1항에 있어서,상기 식각공정시 CF4, NF3와 O2 가스를 이용하여 다운 스트림 방식의 초고주파 플라즈마를 형성하여 상기 폴리실리콘을 식각하는 것을 특징으로 하는 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법.
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- 제1항에 있어서,식각 챔버의 온도는 -20℃~100℃ 로 조절하며, 웨이퍼가 놓이는 바닥의 온도는 20~80℃ 로 조절하여 식각하는 것을 특징으로 하는 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법.
- 제1항에 있어서,상기 식각공정시 식각가스의 유량은 NF3는 10~100sccm, CF4는 50sccm~500sccm 로 단독 또는 혼합하여 He 500~1000sccm과 O2 100sccm~1000sccm과 혼합하여 건식식각을 행하는 것을 특징으로 하는 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법.
- 제1항에 있어서,상기 식각시 압력은 300mT~1000mT로 유지하는 것을 특징으로 하는 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법.
- 제1항에 있어서,상기 폴리실리콘의 식각률(etch rate)은 10000Å/min ∼15000Å/min인 것을 특징으로 하는 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020086431A KR100945226B1 (ko) | 2002-12-30 | 2002-12-30 | 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020086431A KR100945226B1 (ko) | 2002-12-30 | 2002-12-30 | 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040059926A KR20040059926A (ko) | 2004-07-06 |
KR100945226B1 true KR100945226B1 (ko) | 2010-03-03 |
Family
ID=37351883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020086431A KR100945226B1 (ko) | 2002-12-30 | 2002-12-30 | 등방성 건식식각을 이용한 고선택적 폴리실리콘 식각방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100945226B1 (ko) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
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