KR100680944B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100680944B1 KR100680944B1 KR1020030033772A KR20030033772A KR100680944B1 KR 100680944 B1 KR100680944 B1 KR 100680944B1 KR 1020030033772 A KR1020030033772 A KR 1020030033772A KR 20030033772 A KR20030033772 A KR 20030033772A KR 100680944 B1 KR100680944 B1 KR 100680944B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- gas
- sccm
- plasma treatment
- junction region
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000001257 hydrogen Substances 0.000 claims abstract description 38
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 38
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 37
- 238000009832 plasma treatment Methods 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 31
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 24
- 229920000642 polymer Polymers 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 14
- 238000005108 dry cleaning Methods 0.000 claims abstract description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims abstract description 10
- 239000001301 oxygen Substances 0.000 claims abstract description 10
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 239000007789 gas Substances 0.000 claims description 41
- 238000004140 cleaning Methods 0.000 description 7
- 238000009434 installation Methods 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000003749 cleanliness Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- ATMLPEJAVWINOF-UHFFFAOYSA-N acrylic acid acrylic acid Chemical class OC(=O)C=C.OC(=O)C=C ATMLPEJAVWINOF-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/906—Cleaning of wafer as interim step
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 게이트 및 접합영역을 포함한 소정의 하부 구조물이 형성된 실리콘 기판을 마련하는 단계와, 상기 기판의 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 콘택 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 노출된 층간절연막 부분을 식각하여 기판 접합영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 노출된 기판 접합영역에 대해 식각 과정에서 형성된 C-F 계열의 폴리머가 제거되도록 건식 세정을 수행하는 단계와, 상기 노출된 기판 접합영역 표면에 대해 산소 폴리머 및 잔존 C-F 계열의 폴리머가 제거되도록 실온∼900℃의 온도 및 2∼1000mTorr의 압력 하에서 질소+수소 플라즈마 처리를 수행하는 단계를 포함한다. 본 발명에 따르면, 콘택 식각 후에 수소 플라즈마 처리를 행함으로써 오믹 콘택 특성을 확보할 수 있으며, 아울러, 상기 수소 플라즈마 처리를 기존의 감광막 스트립(strip) 장비를 이용하여 수행함으로써 장비 설치 및 유지비로 인한 비용 증가도 방지할 수 있다.
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2 내지 도 6은 콘택 식각 후에 수소 플라즈마 처리를 적용하지 않은 경우와 적용한 경우에서의 콘택 저항을 설명하기 위한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 게이트
3 : 층간절연막 4 : 감광막 패턴
5 : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 깨끗한 콘택 계면을 얻을 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 감소됨에 따라, 미세 패턴 식각시 발생되는 폴리머 형성 문제 및 이렇게 형성된 폴리머가 외기로 원활히 배출되지 않는 문제, 그리고, 세정 공정의 한계로 인한 저항의 상승 및 이에 기인한 소자의 신 뢰성 문제가 중요한 사안(issue)이 되고 있다.
특히, 실리콘 기판을 노출시키기 위한 콘택 식각 공정은 소자의 고집적화에 따라 오믹(Ohmic) 특성이 더욱 요구되지만, 실제로는 소자의 집적도 향상에 따라 폴리머 발생 측면에서 취약한 SAC(Self Aligned Contact) 공정의 적용이 불가피하며, 또한, 콘택 오픈 영역의 감소 및 깊이 증가에 따라 폴리머의 외기 배출은 더욱 어려워지고 있고, 게다가, 소자 패턴의 미세화에 따른 습식 세정 공정의 제한 등으로 인해 폴리머의 형성은 더욱 심각해지고 있는 바, 결국, 콘택의 오믹 특성 확보가 매우 어려워지고 있는 실정이다.
한편, 현 반도체 제조 공정에서는 콘택 공정에서의 기판 청결도 유지를 위해 콘택 식각 후에 적절한 건식 세정 및 일정 시간 이상의 습식 세정 공정을 행하고 있으며, 이러한 건식 세정 및 습식 세정을 통해서 식각 잔류물질의 제거 및 실리콘 격자 손상을 회복시키고 있다.
그런데, 이러한 건식 및 습식 세정으로는 기판 청결도를 어느 정도는 유지할 수 있으나, 실질적으로 완벽한 오믹 콘택 특성을 나타내지는 못한다.
이에, 최근에는 콘택 식각 후에 수소에 의한 후처리를 진행하는 기술이 제안되었으며, 상기 수소에 의한 후처리를 진행하는 경우, 콘택 계면의 세정 효과가 상당히 개선되는 바, 오믹 콘택 특성이 확보될 수 있다. 여기서, 상기 수소에 의한 후처리로서는, 예컨데, H2 베이크(bake)를 들 수 있다.
그러나, 상기 H2 베이크를 이용한 방법은 오믹 콘택 특성을 얻을 수 있다는 점에서 매우 유용하지만, H2 베이크를 위한 별도의 장비를 필요로 하는 바, 장비 설비비 및 유지비가 추가로 소요되는 등, 비용 측면에서 바람직하지 못한 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 오믹 콘택 특성을 얻기 위해 수소에 의한 후처리를 이용하되 장비 설치비 및 유지비로 인한 비용 증가를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트 및 접합영역을 포함한 소정의 하부 구조물이 형성된 실리콘 기판을 마련하는 단계; 상기 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 콘택 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 층간절연막 부분을 식각하여 기판 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 노출된 기판 접합영역에 대해 식각 과정에서 형성된 C-F 계열의 폴리머가 제거되도록 건식 세정을 수행하는 단계; 및 상기 노출된 기판 접합영역 표면에 대해 산소 폴리머 및 잔존 C-F 계열의 폴리머가 제거되도록 실온∼900℃의 온도 및 2∼1000mTorr의 압력 하에서 질소+수소 플라즈마 처리를 수행하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 건식 세정은 O2와 NF3의 혼합가스 또는 O2와 CxFy의 혼합가스를 사용하여 수행하며, 이때, 상기 O2 가스와 NF3 가스 및 CxFy 가스의 유량은 각각 10∼1000sccm, 10∼100sccm 및 10∼100sccm 정도로 한다.
상기 질소+수소 플라즈마 처리는 감광막 패턴 제거시에 사용된 스트립(stip) 장비를 사용하고, 아울러, N2와 H2의 혼합가스를 사용하여 수행하며, 이때, N2 및 H2 가스의 유량은 각각 1∼10000sccm 및 10∼800sccm 정도로 한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트 및 접합영역을 포함한 소정의 하부 구조물이 형성된 실리콘 기판을 마련하는 단계; 상기 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 콘택 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 층간절연막 부분을 식각하여 기판 접합영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 감광막 패턴을 제거하면서 식각 과정에서 노출된 기판 접합영역 표면에 형성된 C-F 계열의 폴리머가 제거되도록 감광막 스트립 장비 내에서 기판 결과물에 대해 실온∼900℃의 온도 및 2∼1000mTorr의 압력 하에서 수소+산소+질소 플라즈마 처리를 수행하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 수소+산소+질소 플라즈마 처리는 H2+O2+N2의 혼합가스, 또는, H2+O2+NF3의 혼합가스를 사용하여 수행하며, 이때, 상기 H2 가스와 O2 가스와 N2 가스 및 NF3 가스의 유량은 각각 10∼200sccm, 10∼1000sccm, 10∼100sccm 및 10∼100sccm 정도로 한다.
본 발명에 따르면, 콘택 식각 후에 수소 플라즈마 처리를 행함으로써 오믹 콘택 특성을 확보할 수 있으며, 아울러, 상기 수소 플라즈마 처리를 기존의 감광막 스트립(strip) 장비를 이용하여 수행함으로써 장비 설치 및 유지비로 인한 비용 증가도 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 수 개의 게이트(2) 및 접합영역(도시안됨)을 포함한 소정의 하부 구조물이 형성된 실리콘 기판(1)을 마련한 후, 상기 게이트들(2)을 덮도록 기판(1)의 전면 상에 층간절연막(3)을 증착한다. 그런다음, 상기 층간절연막(3) 상에 콘택 형성 영역을 노출시키는 감광막 패턴(4)을 형성한다. 여기서, 상기 감광막 패턴(4)은 COMA(cycloolefin-maleic anhydride) 또는 아크릴레이트(acrylate) 계열의 폴리머를 사용하여 형성함이 바람직하다.
도 1b를 참조하면, 감광막 패턴(4)을 식각 장벽으로 이용해서 노출된 층간절연막 부분을 CxFy+O2 가스를 이용하여 식각하고, 이를 통해, 게이트들(2) 사이의 기판 접합영역을 노출시키는 콘택홀(5)을 형성한다. 이때, 상기 식각시의 전극 온도는 -10∼-15℃의 저온으로 유지시킨다.
도 1c를 참조하면, 식각 장벽으로 이용된 감광막 패턴을 공지의 스트립 공정으로 제거한다. 그런다음, 상기 기판 결과물에 대해 건식 세정을 행하고, 이를 통해, 상기 콘택 식각시 노출된 기판 접합영역 표면에 발생된 C-F 계열의 폴리머를 제거한다.
여기서, 상기 건식 세정은 O2와 NF3의 혼합가스, 또는, O2와 CxFy의 혼합가 스를 사용하여 수행하며, 이때, 상기 O2 가스와 NF3 가스 및 CxFy 가스의 유량은 각각 10∼1000sccm, 10∼100sccm 및 10∼100sccm 정도로 한다.
도 1d를 참조하면, 기판 결과물에 대해 수소 베이스 가스를 이용한 플라즈마 처리, 예컨데, 질소+산소 플라즈마 처리를 행하고, 이를 통해, 콘택홀(5)에 의해 노출된 기판 접합영역 표면의 산소 폴리머 및 잔존 C-F 폴리머를 제거한다.
여기서, 상기 질소+수소 플라즈마 처리는 감광막 패턴의 제거시에 사용된 스트립(strop) 장비를 사용하면서 N2와 H2의 혼합가스를 사용하여 수행하며, 이때, N2 및 H2 가스의 유량은 각각 1∼10000sccm 및 10∼800sccm 정도로 한다.
또한, 폴리머 제거 효율을 극대화시키기 위해서 기판 온도를 실온으로부터 900℃까지 상승시키며, 압력은 2∼1000mTorr를 적용한다. 그리고, 플라즈마 발생장치로서는 마이크로웨이브(microwave)를 이용하는 리모트 플라즈마(remote plasma)를 사용한다.
상기 질소+수소 플라즈마 처리 결과, 노출된 기판 접합영역의 표면은 세정 효과가 탁월해지며, 그래서, 깨끗한 표면, 즉, 오믹 특성을 가진 표면이 얻어지게 된다.
자세하게, 도 2 내지 도 6은 콘택 식각 후에 수소 플라즈마 처리를 적용하지 않은 경우와 적용한 경우에서의 콘택 저항을 설명하기 위한 그래프로서, 여기서, 도 2는 콘택 식각 후의 수소 플라즈마 수행 유무에 따른 콘택저항 특성을 보여주는 그래프이고, 도 3 및 도 4는 콘택 식각만 행한 경우의 바텀 및 탑 부분에서의 전류 및 전압에 대한 저항 변화를 보여주는 그래프이며, 도 5 및 도 6은 콘택 식각 후 수소 플라즈마 처리를 수행하는 경우의 바텀 및 탑 부분에서의 전류 및 전압에 대한 저항 변화를 보여주는 그래프이다.
도 2를 참조하면, 콘택 식각 후에 수소 플라즈마를 적용한 경우(A)가 단지 콘택 식각만 행한 경우(B) 보다 콘택저항 특성이 우수함을 볼 수 있다.
그 다음, 도 3 및 도 4와 도 5 및 도 6을 비교할 때, 콘택 식각 후에 수소 플라즈마를 수행한 경우(도 5, 도 6)가 그렇지 않은 경우(도 3, 도 4)에 비해 저항이 안정적임을, 즉, 저항 분포가 개선되었음을 볼 수 있다.
상기한 수소 플라즈마 처리를 수행함에 있어서, 본 발명은 기존의 감광막 스트립 장치를 사용하여 수행하기 때문에, 수소 플라즈마 처리를 위한 별도의 장비 설비 및 유지비가 필요치 않으며, 그래서, 비용 추가는 없다.
이후, 공지의 후속 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자를 완성한다.
한편, 전술한 본 발명의 방법에 있어서, 수소 플라즈마 처리는 건식 세정후에 수행하였지만, 공정 단순화를 위해 감광막 패턴을 제거시에 함께 수행할 수도 있다.
즉, 전술한 실시예에서는 콘택 식각 후에 감광막 패턴을 제거하고, 그런다음, 건식 세정을 행하며, 이후, 수소 플라즈마 처리를 행하였지만, 본 발명의 다른 실시예로서 콘택 식각을 행한 후, 감광막 패턴 제거시에 수소 플라즈마 처리를 함께 행한다.
이 경우, 수소 플라즈마 처리를 감광막 패턴 제거시에 함께 수행함에 따라 공정 단계를 줄일 수 있으며, 아울러, 건식 세정을 생략할 수 있음으로 인해 공정 단순화의 효과를 얻을 수 있다.
여기서, 수소 플라즈마 처리를 감광막 패턴 제거시에 함께 수행하기 위해, 본 발명은 상기 감광막 패턴의 제거를 수소+산소+질소 플라즈마 처리로 행하며, 사용 가스로서는 H2+O2+N2의 혼합가스를 사용하거나 H2+O2+NF3의 혼합가스를 사용하고, 이때, H2 가스와 O2 가스와 N2 가스 및 NF3 가스의 유량은 각각 10∼200sccm, 10∼1000sccm, 10∼100sccm 및 10∼100sccm 정도로 한다. 아울러, 폴리머 제거의 극대화를 위해 상기 플라즈마 처리는 실온∼900℃의 온도 및 2∼1000mTorr의 압력 하에서 수행한다.
이상에서와 같이, 본 발명은 콘택 식각 후에 수소 플라즈마 처리를 행함으로써 오믹 콘택 특성을 확보할 수 있으며, 특히, 상기 수소 플라즈마 처리를 기존의 감광막 스트립 장비를 이용함으로써 장비 설치 및 유지비로 인한 비용 증가도 방지할 수 있고, 아울러, 공정 신뢰도 향상도 이룰 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (11)
- 게이트 및 접합영역을 포함한 소정의 하부 구조물이 형성된 실리콘 기판을 마련하는 단계;상기 기판의 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 콘택 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계;상기 노출된 층간절연막 부분을 식각하여 기판 접합영역을 노출시키는 콘택홀을 형성하는 단계;상기 감광막 패턴을 제거하는 단계;상기 노출된 기판 접합영역에 대해 식각 과정에서 형성된 C-F 계열의 폴리머가 제거되도록 건식 세정을 수행하는 단계; 및상기 노출된 기판 접합영역 표면에 대해 산소 폴리머 및 잔존 C-F 계열의 폴리머가 제거되도록 실온∼900℃의 온도 및 2∼1000mTorr의 압력 하에서 질소+수소 플라즈마 처리를 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 건식 세정은 O2와 NF3의 혼합가스 또는 O2와 CxFy의 혼합가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 O2 가스와 NF3 가스 및 CxFy 가스의 유량은 각각 10 ∼1000sccm, 10∼100sccm 및 10∼100sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질소+수소 플라즈마 처리는 감광막 패턴 제거시에 사용된 스트립(stip) 장비를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 질소+수소 플라즈마 처리는 N2와 H2의 혼합가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 N2 및 H2 가스의 유량은 각각 1∼10000sccm 및 10∼800sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 게이트 및 접합영역을 포함한 소정의 하부 구조물이 형성된 실리콘 기판을 마련하는 단계;상기 기판의 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 콘택 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계;상기 노출된 층간절연막 부분을 식각하여 기판 접합영역을 노출시키는 콘택홀을 형성하는 단계; 및상기 감광막 패턴을 제거하면서 상기 식각 과정에서 노출된 기판 접합영역 표면에 형성된 C-F 계열의 폴리머가 제거되도록 감광막 스트립 장비 내에서 기판 결과물에 대해 실온∼900℃의 온도 및 2∼1000mTorr의 압력 하에서 수소+산소+질소 플라즈마 처리를 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 수소+산소+질소 플라즈마 처리는H2+O2+N2의 혼합가스, 또는, H2+O2+NF3의 혼합가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 H2 가스와 O2 가스와 N2 가스 및 NF3 가스의 유량은각각 10∼200sccm, 10∼1000sccm, 10∼100sccm 및 10∼100sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030033772A KR100680944B1 (ko) | 2003-05-27 | 2003-05-27 | 반도체 소자의 제조방법 |
| US10/703,745 US6887788B2 (en) | 2003-05-27 | 2003-11-07 | Method of manufacturing semiconductor device |
| US11/082,292 US20050164512A1 (en) | 2003-05-27 | 2005-03-17 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030033772A KR100680944B1 (ko) | 2003-05-27 | 2003-05-27 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040102405A KR20040102405A (ko) | 2004-12-08 |
| KR100680944B1 true KR100680944B1 (ko) | 2007-02-08 |
Family
ID=33448268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030033772A KR100680944B1 (ko) | 2003-05-27 | 2003-05-27 | 반도체 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6887788B2 (ko) |
| KR (1) | KR100680944B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100569510B1 (ko) * | 2004-06-16 | 2006-04-07 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| US8372754B2 (en) * | 2007-04-11 | 2013-02-12 | Micron Technology, Inc. | Methods for removing photoresist defects and a method for processing a semiconductor device structure |
| KR20140047917A (ko) * | 2012-10-15 | 2014-04-23 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020021374A (ko) * | 1999-07-21 | 2002-03-20 | 오쿠모토 리차드 | 암호화 프로그램이 있는 필드 프로그래머블 게이트 어레이 |
| KR20020055173A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 콘택 형성 방법 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013574A (en) * | 1996-01-30 | 2000-01-11 | Advanced Micro Devices, Inc. | Method of forming low resistance contact structures in vias arranged between two levels of interconnect lines |
| EP0793271A3 (en) | 1996-02-22 | 1998-12-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a metal silicide film and method of fabricating the same |
| WO1998021749A1 (fr) * | 1996-11-14 | 1998-05-22 | Tokyo Electron Limited | Procede de nettoyage d'un dispositif de traitement au plasma et procede de traitement au plasma |
| US5925577A (en) | 1997-02-19 | 1999-07-20 | Vlsi Technology, Inc. | Method for forming via contact hole in a semiconductor device |
| US5849639A (en) * | 1997-11-26 | 1998-12-15 | Lucent Technologies Inc. | Method for removing etching residues and contaminants |
| US6713234B2 (en) * | 1999-02-18 | 2004-03-30 | Micron Technology, Inc. | Fabrication of semiconductor devices using anti-reflective coatings |
| US6242350B1 (en) * | 1999-03-18 | 2001-06-05 | Taiwan Semiconductor Manufacturing Company | Post gate etch cleaning process for self-aligned gate mosfets |
| US6228563B1 (en) * | 1999-09-17 | 2001-05-08 | Gasonics International Corporation | Method and apparatus for removing post-etch residues and other adherent matrices |
| US6180518B1 (en) * | 1999-10-29 | 2001-01-30 | Lucent Technologies Inc. | Method for forming vias in a low dielectric constant material |
| KR100316721B1 (ko) * | 2000-01-29 | 2001-12-12 | 윤종용 | 실리사이드막을 구비한 반도체소자의 제조방법 |
| US6667244B1 (en) * | 2000-03-24 | 2003-12-23 | Gerald M. Cox | Method for etching sidewall polymer and other residues from the surface of semiconductor devices |
| US6376384B1 (en) * | 2000-04-24 | 2002-04-23 | Vanguard International Semiconductor Corporation | Multiple etch contact etching method incorporating post contact etch etching |
| US6451512B1 (en) * | 2000-05-01 | 2002-09-17 | Advanced Micro Devices, Inc. | UV-enhanced silylation process to increase etch resistance of ultra thin resists |
| US6967173B2 (en) * | 2000-11-15 | 2005-11-22 | Texas Instruments Incorporated | Hydrogen plasma photoresist strip and polymeric residue cleanup processs for low dielectric constant materials |
| KR100382725B1 (ko) * | 2000-11-24 | 2003-05-09 | 삼성전자주식회사 | 클러스터화된 플라즈마 장치에서의 반도체소자의 제조방법 |
| TW527646B (en) * | 2001-07-24 | 2003-04-11 | United Microelectronics Corp | Method for pre-cleaning residual polymer |
| US20030029715A1 (en) * | 2001-07-25 | 2003-02-13 | Applied Materials, Inc. | An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems |
| KR100407998B1 (ko) * | 2001-10-09 | 2003-12-01 | 주식회사 하이닉스반도체 | 금속 배선의 콘택 영역 세정 방법 |
| US6955177B1 (en) * | 2001-12-07 | 2005-10-18 | Novellus Systems, Inc. | Methods for post polysilicon etch photoresist and polymer removal with minimal gate oxide loss |
| JP2004006708A (ja) * | 2002-03-27 | 2004-01-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2003332536A (ja) * | 2002-05-10 | 2003-11-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2003
- 2003-05-27 KR KR1020030033772A patent/KR100680944B1/ko not_active IP Right Cessation
- 2003-11-07 US US10/703,745 patent/US6887788B2/en not_active Expired - Lifetime
-
2005
- 2005-03-17 US US11/082,292 patent/US20050164512A1/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020021374A (ko) * | 1999-07-21 | 2002-03-20 | 오쿠모토 리차드 | 암호화 프로그램이 있는 필드 프로그래머블 게이트 어레이 |
| KR20020055173A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 콘택 형성 방법 |
Non-Patent Citations (2)
| Title |
|---|
| 1020020021374 * |
| 1020020055173 * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040102405A (ko) | 2004-12-08 |
| US20040241982A1 (en) | 2004-12-02 |
| US6887788B2 (en) | 2005-05-03 |
| US20050164512A1 (en) | 2005-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7291550B2 (en) | Method to form a contact hole | |
| JP3027951B2 (ja) | 半導体装置の製造方法 | |
| KR100597768B1 (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
| CN101764081B (zh) | 连接孔的制造方法 | |
| US6743725B1 (en) | High selectivity SiC etch in integrated circuit fabrication | |
| KR100680944B1 (ko) | 반도체 소자의 제조방법 | |
| US7125809B1 (en) | Method and material for removing etch residue from high aspect ratio contact surfaces | |
| TW201635378A (zh) | 製造半導體元件的乾蝕刻氣體和方法 | |
| KR20050000970A (ko) | 반도체 소자의 제조방법 | |
| JP2005136097A (ja) | 半導体装置の製造方法 | |
| KR19990055775A (ko) | 트랜치를 이용한 반도체 소자의 소자분리 방법 | |
| KR100906642B1 (ko) | 반도체 소자의 게이트전극 제조방법 | |
| KR100597090B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100513051B1 (ko) | 반도체 소자의 게이트 전극 형성 방법_ | |
| KR100548564B1 (ko) | 비트 라인 형성 방법 | |
| KR100835506B1 (ko) | 반도체소자의 제조방법 | |
| KR100520140B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR100386454B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100629691B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100721591B1 (ko) | 반도체소자의 제조방법 | |
| JPH08316313A (ja) | コンタクトホールの形成方法 | |
| JPH09129729A (ja) | 接続孔の形成方法 | |
| KR100274345B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| JP2000091310A (ja) | 半導体装置の製造方法 | |
| KR100332647B1 (ko) | 반도체소자의콘택홀형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120126 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |