JP4562482B2 - 強誘電体キャパシタ構造およびその作製方法 - Google Patents

強誘電体キャパシタ構造およびその作製方法 Download PDF

Info

Publication number
JP4562482B2
JP4562482B2 JP2004290945A JP2004290945A JP4562482B2 JP 4562482 B2 JP4562482 B2 JP 4562482B2 JP 2004290945 A JP2004290945 A JP 2004290945A JP 2004290945 A JP2004290945 A JP 2004290945A JP 4562482 B2 JP4562482 B2 JP 4562482B2
Authority
JP
Japan
Prior art keywords
etching
film
diffusion barrier
ferroelectric capacitor
hydrogen diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004290945A
Other languages
English (en)
Other versions
JP2006108268A (ja
Inventor
孝介 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2004290945A priority Critical patent/JP4562482B2/ja
Priority to US11/102,921 priority patent/US20060073614A1/en
Publication of JP2006108268A publication Critical patent/JP2006108268A/ja
Application granted granted Critical
Publication of JP4562482B2 publication Critical patent/JP4562482B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B51/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B51/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Description

この発明は、半導体集積回路に関し、特に強誘電体キャパシタ構造体およびその作製方法に関するものである。
近年、さまざまなメモリセルの研究が進められている。その1つとして、強誘電体膜を用いた不揮発性メモリがあげられる。この不揮発性メモリは、強誘電体キャパシタの高速分極反転を利用するために高速書き換えが可能であること、また、残留分極量を利用するために低消費電力であることから、優位性のあるメモリとして期待されている。強誘電体キャパシタは、一般的に、上部電極、強誘電体膜、下部電極を積層して構成される。
従来、強誘電体キャパシタと上部金属配線層とを接続するコンタクトホールエッチングにおいて、層間絶縁膜のエッチングはF系ガスを用い、水素拡散バリア膜のエッチングはCl系ガス、もしくはCl系ガスとF系ガスとの混合ガスを用いて開口する方法がある(例えば、特許文献1参照。)。
また、CHF3/COを主成分とするエッチングガスを用いてシリコン基板上のAl23膜を選択的にエッチングする工程と、Cl2及び/又はHBrを主成分とするエッチングガスを用いてシリコン基板を異方的に選択エッチングする工程とを有するシリコンのエッチング方法がある(例えば、特許文献2参照。)。
さらに、白金電極を含む半導体装置の白金電極のプラズマエッチング方法において、エッチングガスとして、窒素およびハロゲン、並びに希ガス、BCl3、HBr、SiCl4およびこれらの混合物から選択されたガスを含むエッチングガスを用いる方法がある(例えば、特許文献3参照。)。
特開2000−133633号公報 特開平6−208975号公報 特表2002−537645号公報
しかしながら、水素拡散バリア膜のエッチング時に、特許文献1に記載されているように、Cl2/CF4/Arガス系やCl2/O2/CF4/Arガス系を使用すると、強誘電体キャパシタの上部電極のエッチングレートと水素拡散バリア膜のエッチングレートがほとんど同じになるため、このような前記ガス系を使用すると、オーバーエッチング時の量だけ上部電極が削れ、図1に示すように、水素拡散バリア膜エッチング時に上部電極を残すことが非常に困難となり、結果として上部電極がなくなって強誘電体膜が露出し、コンタクトホール部からH2OやH2が侵入し強誘電体キャパシタ特性が大きく劣化してしまうという重大な問題点があった。
また、特許文献2に記載されるシリコンのエッチング方法は、エッチングガスとして還元性のガスを用いるものであるが、その目的は深いトレンチを形成する際に、トレンチ上部となるシリコン基板のエッチングによるトレンチの形状劣化を防止しようとするもの、すなわち、開口寸法が小さくかつ深いトレンチを形成できるようにするものであって、強誘電体キャパシタを作製するためのエッチング方法に関するものではない。
さらに、特許文献3に記載される白金電極のプラズマエッチング方法は、エッチングガスとして還元性のガス用いるものであるが、その目的は、高角度の白金形状異方性を有する白金電極を有する高密度集積回路半導体装置を製造するための白金電極層のプラズマエッチング方法であって、強誘電体キャパシタを作製するためのエッチング方法に関するものではない。
この発明は、このような状況に鑑み、強誘電体キャパシタの上部電極の削れを抑制し、強誘電体膜にダメージを与えることをなくし、誘電分極率の高いキャパシタ特性を得ることができる、強誘電体キャパシタ構造およびその作製方法を提供することを目的とするものである。
この発明は、前記課題を解決するためになされたものであり、水素拡散バリア膜のエッチングを還元性のガスを含むエッチングガスを用いて行う。
すなわち、この発明の強誘電体キャパシタ構造は、以下に示す構成を有することを特徴とするものである。
下部電極上に強誘電体膜が形成されており、強誘電体膜上に上部電極が形成されるように構成された強誘電体キャパシタが所定のパターンに形成されており、強誘電体キャパシタの上に水素拡散バリア膜が形成されており、水素拡散バリア膜上に層間絶縁膜が形成されており、上部電極と上部金属配線層とを接続するためのコンタクトホールが形成されている。ここで、上部電極の材料が、白金(Pt)であり、水素拡散バリア膜の材料が、アルミナ(Al23 )である。また、層間絶縁膜のエッチングがフッ素元素を含むガスを用いて行われたものであり、水素拡散バリア膜のエッチングが、エッチングガスとしてBCl3/Cl2混合ガスを用い、BCl3流量比を50%以上とし、及び、カソード電極に印加するイオンエネルギー制御のためのバイアス用RFパワーを70W以下として行われたものである。
また、この発明の強誘電体キャパシタ構造の好適実施形態によれば、水素拡散バリア膜のエッチングにおいて、BCl 3 流量比を70%以上とするのが良い。
また、強誘電体膜の材料がジルコニウムチタン酸鉛(PZT)系化合物またはタンタル酸ストロンチウムビスマス(SBT)系化合物であるのが好ましい
また、この発明の強誘電体キャパシタ構造の作成方法は、下部電極を形成し、下部電極上に強誘電体膜を形成し、強誘電体膜上に上部電極が形成されるように構成された強誘電体キャパシタを所定のパターンに形成し、強誘電体キャパシタの上に水素拡散バリア膜を形成し、水素拡散バリア膜上に層間絶縁膜を形成し、上部電極と上部金属配線層とを接続するためのコンタクトホールが形成された強誘電体キャパシタ構造の作製方法であって、以下の構成を有している。上部電極の材料が、白金(Pt)であり、水素拡散バリア膜の材料が、アルミナ(Al23 )である。層間絶縁膜のエッチングを、フッ素元素を含むガスを用いて行い、水素拡散バリア膜のエッチングを、エッチングガスとしてBCl3/Cl2混合ガスを用い、BCl3流量比を50%以上とし、及び、カソード電極に印加するイオンエネルギー制御のためのバイアス用RFパワーを70W以下として行う。
また、この発明の強誘電体キャパシタ構造の作製方法の好適実施形態によれば、水素拡散バリア膜のエッチングにおいて、BCl 流量比を70%以上とするのが良い。
また、強誘電体膜の材料がジルコニウムチタン酸鉛(PZT)系化合物またはタンタル酸ストロンチウムビスマス(SBT)系化合物であるのが好ましい
請求項1および請求項6に係る発明強誘電体キャパシタ構造およびその作製方法によれば、強誘電体キャパシタの上部電極の削れを抑制し、強誘電体膜にダメージを与えることがなくなるため、誘電分極率の高いキャパシタ特性を得ることができる。また、特に高集積化した強誘電体キャパシタ半導体メモリの歩留まりを向上することができる効果がある。さらに、信頼性を向上することができるという効果がある。
以下、この発明の各構成要件について詳細に説明する。
この発明において、「還元基」とは、酸素と反応する元素のことをいう。この発明の場合、水素拡散バリア膜の材料として金属酸化物を使用することを特徴としているので、上述の金属酸化物に含まれる酸素を除去するために必要な元素を「還元基」と定義する。この発明においては、上述の「還元基」として、例えば、ホウ素(B)あるいは炭素(C)などを用いるが、この場合、前記ホウ素(B)あるいは炭素(C)は、BxOy、COあるいはCO2などとして酸素を除去することになる。
また、この発明において用いることができる、層間絶縁膜のエッチングガスの具体的な例としては、例えば、以下のようなものが挙げられる。すなわち、CHF3、CF4、C48、C58、C46、CH22、SF6などのガスを用いることができる。
また、この発明において用いることができる、水素拡散バリア膜のエッチングガスの具体的な例としては、例えば、以下のようなものが挙げられる。すなわち、還元基を含むガスとハロゲンガスとの混合ガスとしては、CF4/Cl2、BCl3/Cl2などのガスを用いることができ、また、構成物として還元基を持つハロゲンガスとしては、BCl3、CCl4、CF2Cl2などのガスを用いることができるが、これらのものに限定されるわけではない。前記ClはBrやIと置換可能である。
また、この発明において用いることができる、水素拡散バリア膜の材料としては、アルミナ(Al23)、チタン酸ストロンチウム(STO)あるいはその他の金属酸化物であるが、前記金属酸化物としては、例えば、チタン酸化物やタンタル酸化物などを挙げることができる。
また、この発明において用いることができる、上部電極の材料としては、例えば、Ptであり、強誘電体膜の材料としては、例えば、ジルコニウムチタン酸鉛(PZT)系化合物またはタンタル酸ストロンチウムビスマス(SBT)系化合物である。下部電極の材料としては一般的にPtを用いるが、Ptを含む積層構造やその他の導電性膜であってもこの発明においては用いることができる。
なお、キャパシタ構造の作製個所についてであるが、下部電極と導通を取るため、この発明で図示した構造の場合はキャパシタ構造をプラグ上に作製する。上部電極と同様にキャパシタ上部からコンタクトを取る場合には絶縁膜上にキャパシタ構造を作製する。
請求項2〜4および請求項7〜9に係る発明の強誘電体キャパシタ構造およびその作製方法によれば、強誘電体キャパシタの上部電極の削れを抑制し、強誘電体膜にダメージを与えることがなくなるため、誘電分極率の高いキャパシタ特性を得ることができる。また、特に高集積化した強誘電体キャパシタ半導体メモリの歩留まりを向上することができる効果がある。さらに、信頼性を向上することができるという効果がある。
また、請求項5および請求項10に係る発明によれば、上述した効果に加え、対Ptエッチング選択比が特に向上するという効果が発揮される。
以下、この発明の強誘電体キャパシタ構造およびその製造方法の最良の実施形態について、説明する。
以下、図面を参照しながら、この発明の実施例を説明するが、以下の説明で用いるフッ素(F)元素を含むガス、還元基を含むガスあるいは還元基を持つガス、ならびにハロゲンガス等は、この発明の範囲内の好適な一例を示すに過ぎず、以下のものに限定されるわけではない。
(実施例1)
この発明の強誘電体キャパシタ構造に用いられる、強誘電体キャパシタ形成時の基板構造を図2に示す。図2は通常のSi半導体プロセスを用いて、Si基板に素子分離、拡散層、トランジスタ素子を形成し、絶縁膜を形成し平坦化した後、キャパシタの下部電極と接続するプラグまで形成した状態を示している。その後の工程がキャパシタの形成工程となる。
まず、下部電極の一部として構成される上述のプラグの酸化防止膜を形成する。酸化防止膜はいくつかの種類があるが、ここではTiAlN膜を用いた。上述のTiAlN膜と連続して密着層としてIr膜およびIrO2膜を形成し、その後、下部電極となるPt膜、強誘電体膜となるタンタル酸ストロンチウムビスマス(SBT)の膜、上部電極となるPt膜を順次形成する。その後、エッチングマスクとなるSiO2膜を形成する。次に、通常のリソグラフィ法を用いてエッチングマスクをまず加工する。引き続きレジストを除去する工程を行い、SiO2をマスクとして、上層からPt膜、タンタル酸ストロンチウムビスマス(SBT)膜、Pt膜、IrO2膜、Ir膜、TiAlN膜から構成される強誘電体キャパシタ構造をドライエッチング法によりパターニングする。パターニング後、エッチングマスクとして形成したSiO2を除去する。その強誘電体キャパシタ形成後の構造を図3に示す。
次に、水素拡散バリア膜としてAl23膜を形成した場合を例として詳細に説明する。Al23で強誘電体キャパシタを覆った後、SiO2層間絶縁膜を堆積する。次に、リソグラフィ法を用いて強誘電体キャパシタの上部電極と図示しない金属配線層とを接続するためのコンタクトホールパターンを形成する。まず、水素拡散バリア膜をエッチングストッパ層として、層間絶縁膜をCHF3/CF4/Arガスを用いてエッチングする。その水素拡散バリア膜エッチング前の構造を図4に示す。
水素拡散バリア膜のエッチングは、ECR枚葉式ウエハプラズマエッチャーを使用し、BCl3/Cl2混合ガス系で行った。図5にBCl3/Cl2の流量比を、30sccm/70sccm、50sccm/50sccm、70sccm/30sccmと変化させたときのAl23及びPtのエッチングレートを算出した結果を示す。図5は横軸にBCl3流量(sccm)をプロットし、縦軸にエッチングレート(nm/min)をプロットした、Pt、Al23エッチングレートのBCl3流量比依存性を示す図である。この図5より、BCl3の流量比を70%以上にすることで、選択比が向上することが分かる。
次に、カソード電極に印加するイオンエネルギー制御のためのバイアス用RFパワーを、70W、100W、130Wと変化させたときのAl23及びPtのエッチングレートを算出した結果を図6に示す。図6は横軸にRFパワー(W)をプロットし、縦軸にエッチングレート(nm/min)をプロットした、Pt、Al23エッチングレートのRFパワー依存性を示す図である。この図6より、70W以下の低パワーにすることにより、選択比が向上することが分かる。
なお、上述の方法において用いたエッチング条件は、RF周波数:13.56MHz、放電圧力:1.33Pa、電極温度:40℃およびμ波:700Wである。
以上のことより、図7に示すように、Al23エッチングは、BCl3/Cl2混合ガスでのBCl3流量比を70%以上とすること、及びバイアス用RFパワーを70W以下とすることで、対Ptエッチング選択比が2.5以上まで向上することが分かる。図7は横軸にBCl3流量・RFパワーをプロットし、縦軸にエッチングレート(nm/min)をプロットした、Al23/Ptエッチング選択比を示す図である。この結果、図8に示されるように、この発明により、Ptの削れをなくすことができることが分かる。
次に、図示していない配線形成工程を実施することで、強誘電体キャパシタ構造を形成することができる。
以上、この実施例1では水素拡散バリア膜としてAl23を用いた場合について説明した。
しかしながら、この発明は水素拡散バリア膜としてAl23に限定されるものではない。この発明において、水素拡散バリア膜の材料として、アルミナ(Al23)に代えて、チタン酸ストロンチウム(STO)、あるいはチタン酸化物やタンタル酸化物のような金属酸化物を用いた場合にも、アルミナ(Al23)を用いた場合と同様に、エッチング選択比が向上するという優れた効果を発揮することを確認した。
また、この実施例1では層間絶縁膜のエッチングガスとしてCHF3/CF4/Arガスを使用したが、これに限定されるものではなく、従来公知の層間絶縁膜のエッチングガスはすべてをこの発明の実施に用いることができる。
その他のものとして、C48、C58、C46、CH22、SF6などのガスを用いても同様の効果を得ることができる。
さらに、この実施例1では水素拡散バリア膜のエッチングガスとしてBCl3/Cl2混合ガスを用いたが、この発明においては還元基を含んだ他のガスで置換可能であり、BCl3をCCl4に置き換えても全く同じ効果を得ることができる。
また、エッチャーについても、ECR枚葉式ウエハプラズマエッチャーに限定されるものではなく、従来公知の手段のすべたを用いることができる。
強誘電体キャパシタ形成時の問題点を示す図である。 強誘電体キャパシタ形成前の構造を示す図である。 強誘電体キャパシタ形成後の構造を示す図である。 水素拡散バリア膜エッチング前の構造を示す図である。 Pt、Al23エッチングレートのBCl3流量比依存性を示す図である。 Pt、Al23エッチングレートのRFパワー依存性を示す図である。 Al23/Ptエッチング選択比を示す図である。 実施例1での強誘電体キャパシタ形成後の構造を示す図である。
符号の説明
1 コンタクトホール
2 水素拡散バリア膜
3 下部電極
4 上部電極
5 強誘電体膜
6 レジスト
7,13 層間絶縁膜
8 IrO2
9 Ir
10 TiAlN
11 基板
12 プラグ
14 素子形成領域

Claims (6)

  1. 下部電極上に強誘電体膜が形成されており、前記強誘電体膜上に上部電極が形成されるように構成された強誘電体キャパシタが所定のパターンに形成されており、前記強誘電体キャパシタの上に水素拡散バリア膜が形成されており、前記水素拡散バリア膜上に層間絶縁膜が形成されており、前記上部電極と上部金属配線層とを接続するためのコンタクトホールが形成されている強誘電体キャパシタ構造において、
    前記上部電極の材料が白金(Pt)であり、
    前記水素拡散バリア膜の材料が、アルミナ(Al23 )であり、
    前記層間絶縁膜のエッチングがフッ素元素を含むガスを用いて行われたものであり、
    前記水素拡散バリア膜のエッチングが、エッチングガスとしてBCl3/Cl2混合ガスを用い、BCl3流量比を50%以上とし、及び、カソード電極に印加するイオンエネルギー制御のためのバイアス用RFパワーを70W以下として行われたものである
    ことを特徴とする強誘電体キャパシタ構造。
  2. 前記水素拡散バリア膜のエッチングにおいて、前記BCl3流量比を70%以上とすることを特徴とする請求項1に記載の強誘電体キャパシタ構造。
  3. 前記強誘電体膜の材料がジルコニウムチタン酸鉛(PZT)系化合物またはタンタル酸ストロンチウムビスマス(SBT)系化合物であることを特徴とする請求項1又は2に記載の強誘電体キャパシタ構造。
  4. 下部電極を形成し、前記下部電極上に強誘電体膜を形成し、前記強誘電体膜上に上部電極が形成されるように構成された強誘電体キャパシタを所定のパターンに形成し、前記強誘電体キャパシタの上に水素拡散バリア膜を形成し、前記水素拡散バリア膜上に層間絶縁膜を形成し、前記上部電極と上部金属配線層とを接続するためのコンタクトホールが形成された強誘電体キャパシタ構造の作製方法において、
    前記上部電極の材料が白金(Pt)であり、
    前記水素拡散バリア膜の材料が、アルミナ(Al23 )であり、
    前記層間絶縁膜のエッチングを、フッ素元素を含むガスを用いて行い、
    前記水素拡散バリア膜のエッチングを、BCl3/Cl2混合ガスを用い、BCl3流量比を50%以上とし、及び、カソード電極に印加するイオンエネルギー制御のためのバイアス用RFパワーを70W以下として行う
    ことを特徴とする強誘電体キャパシタ構造の作製方法。
  5. 前記水素拡散バリア膜のエッチングにおいて、前記BCl3流量比を70%以上とする
    ことを特徴とする請求項記載の強誘電体キャパシタ構造の作製方法。
  6. 前記強誘電体膜の材料がジルコニウムチタン酸鉛(PZT)系化合物またはタンタル酸ストロンチウムビスマス(SBT)系化合物であることを特徴とする請求項又はに記載の強誘電体キャパシタ構造の作製方法。
JP2004290945A 2004-10-04 2004-10-04 強誘電体キャパシタ構造およびその作製方法 Expired - Fee Related JP4562482B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004290945A JP4562482B2 (ja) 2004-10-04 2004-10-04 強誘電体キャパシタ構造およびその作製方法
US11/102,921 US20060073614A1 (en) 2004-10-04 2005-04-11 Ferroelectric capacitor structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004290945A JP4562482B2 (ja) 2004-10-04 2004-10-04 強誘電体キャパシタ構造およびその作製方法

Publications (2)

Publication Number Publication Date
JP2006108268A JP2006108268A (ja) 2006-04-20
JP4562482B2 true JP4562482B2 (ja) 2010-10-13

Family

ID=36126063

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004290945A Expired - Fee Related JP4562482B2 (ja) 2004-10-04 2004-10-04 強誘電体キャパシタ構造およびその作製方法

Country Status (2)

Country Link
US (1) US20060073614A1 (ja)
JP (1) JP4562482B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245457A (ja) * 2005-03-07 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4526421B2 (ja) * 2005-03-14 2010-08-18 Okiセミコンダクタ株式会社 半導体装置の製造方法
JPWO2007063573A1 (ja) * 2005-11-29 2009-05-07 富士通マイクロエレクトロニクス株式会社 半導体装置とその製造方法
JP5076429B2 (ja) 2006-10-02 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
US8093698B2 (en) * 2006-12-05 2012-01-10 Spansion Llc Gettering/stop layer for prevention of reduction of insulating oxide in metal-insulator-metal device
JP2009071142A (ja) 2007-09-14 2009-04-02 Seiko Epson Corp 強誘電体メモリ装置の製造方法
JP5326361B2 (ja) * 2008-05-28 2013-10-30 富士通セミコンダクター株式会社 半導体装置の製造方法
JP6871550B2 (ja) * 2017-03-10 2021-05-12 国立大学法人東海国立大学機構 エッチング装置
US10276697B1 (en) * 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
US10847201B2 (en) * 2019-02-27 2020-11-24 Kepler Computing Inc. High-density low voltage non-volatile differential memory bit-cell with shared plate line
US11482529B2 (en) 2019-02-27 2022-10-25 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
US11744081B1 (en) 2021-05-07 2023-08-29 Kepler Computing Inc. Ferroelectric device film stacks with texturing layer which is part of a bottom electrode, and method of forming such
US11527277B1 (en) 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US12108609B1 (en) 2022-03-07 2024-10-01 Kepler Computing Inc. Memory bit-cell with stacked and folded planar capacitors
US20230395134A1 (en) 2022-06-03 2023-12-07 Kepler Computing Inc. Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell
US12062584B1 (en) 2022-10-28 2024-08-13 Kepler Computing Inc. Iterative method of multilayer stack development for device applications
US11741428B1 (en) 2022-12-23 2023-08-29 Kepler Computing Inc. Iterative monetization of process development of non-linear polar material and devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230382A (ja) * 1999-12-22 2001-08-24 Texas Instr Inc <Ti> 強誘電性コンデンサを形成するための水素を含まない接触エッチング
JP2003007981A (ja) * 2001-06-22 2003-01-10 Mitsubishi Heavy Ind Ltd コンタクトホール形成方法
JP2004087807A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 半導体装置及びその製造方法
JP2004153031A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法
JP2004193430A (ja) * 2002-12-12 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW505984B (en) * 1997-12-12 2002-10-11 Applied Materials Inc Method of etching patterned layers useful as masking during subsequent etching or for damascene structures
US6841396B2 (en) * 2003-05-19 2005-01-11 Texas Instruments Incorporated VIA0 etch process for FRAM integration
JP4015981B2 (ja) * 2003-09-22 2007-11-28 沖電気工業株式会社 強誘電体素子及びその製造方法
US7001821B2 (en) * 2003-11-10 2006-02-21 Texas Instruments Incorporated Method of forming and using a hardmask for forming ferroelectric capacitors in a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230382A (ja) * 1999-12-22 2001-08-24 Texas Instr Inc <Ti> 強誘電性コンデンサを形成するための水素を含まない接触エッチング
JP2003007981A (ja) * 2001-06-22 2003-01-10 Mitsubishi Heavy Ind Ltd コンタクトホール形成方法
JP2004087807A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 半導体装置及びその製造方法
JP2004153031A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法
JP2004193430A (ja) * 2002-12-12 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2006108268A (ja) 2006-04-20
US20060073614A1 (en) 2006-04-06

Similar Documents

Publication Publication Date Title
US20060073614A1 (en) Ferroelectric capacitor structure and manufacturing method thereof
US7169637B2 (en) One mask Pt/PCMO/Pt stack etching process for RRAM applications
JP2003532289A (ja) チタン酸鉛ジルコニウム及びチタン酸バリウムストロンチウムをパターン化する方法
KR20080060376A (ko) 반도체 소자의 제조방법
US7618894B2 (en) Multi-step selective etching for cross-point memory
JP2003273326A (ja) 半導体装置及びその製造方法
TW444380B (en) Semiconductor integrated circuit device and the manufacturing method thereof
JP3088178B2 (ja) ポリシリコン膜のエッチング方法
JP2003257942A (ja) 半導体装置の製造方法
US7547638B2 (en) Method for manufacturing semiconductor device
JP2001060672A (ja) エッチング方法およびエッチングマスク
JP3166746B2 (ja) キャパシタ及びその製造方法
US20040082184A1 (en) Polysilicon etching method
JP3367600B2 (ja) 誘電体薄膜素子の製造方法
KR20090125244A (ko) 전이 금속 산화물을 플라즈마 에칭하는 방법
JP2006060203A (ja) FeRAM用途のためのPt/PGOエッチングプロセス
JP2006005152A (ja) 強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリの製造方法
JP2003224207A (ja) 半導体装置およびその製造方法
JP3166747B2 (ja) キャパシタの製造方法及びキャパシタ
US7015049B2 (en) Fence-free etching of iridium barrier having a steep taper angle
JP2007109718A (ja) 半導体装置の製造方法
JP4526421B2 (ja) 半導体装置の製造方法
JP3390340B2 (ja) 誘電体素子の形成方法
JP2000183287A (ja) 誘電体薄膜のエッチング方法及び半導体装置
JP2005136097A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070607

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081126

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100621

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100706

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100727

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees