KR20080060376A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 패턴 밀도가 조밀한 영역(메모리 셀 영역)과 소밀한 영역(주변회로 영역) 간의 게이트 FICD(Final Inspection Critical Dimension)차가 심화되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 영역과, 상기 제1 영역에 형성될 피식각층 패턴의 밀도보다 작은 밀도로 피식각층 패턴이 형성될 제2 영역을 포함하는 반도체 소자의 제조방법에 있어서, 상기 제1 및 제2 영역의 기판 상에 상기 피식각층을 형성하는 단계와, 상기 피식각층 상에 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 상기 제1 및 제2 영역에 각각 제1 및 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제2 영역에 형성된 제2 하드 마스크 패턴의 폭을 감소시키는 단계와, 상기 제1 및 제2 하드 마스크 패턴을 식각 장벽층으로 하여 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 하드 마스크, 메모리 셀 영역, 주변회로 영역, 패턴 밀도, DICD, FICD

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
11 : 게이트 절연막
12 : 폴리실리콘막
13 : 게이트 금속막
14 : 게이트 하드 마스크
15 : TiN막
16 : 실리콘이 함유된 카본막
17, 18 : 감광막 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 서로 다른 패턴 밀도를 갖는 영역에서의 하드 마스크 스킴(hard mask scheme)을 이용한 식각방법에 관한 것이다.
반도체 소자의 고집적화에 따라 게이트의 임계치수(Critical Dimension, CD) 또한 점점 감소하고 있다. 이러한 게이트의 임계치수 감소는 메모리 셀이 형성될 메모리 셀 영역뿐만 아니라 셀을 구동시키기 위한 구동회로-디코더(decoder), 센스 앰프(sense amplifier) 등과 같은 논리 소자-가 형성될 주변회로 영역에서도 필요하다.
일반적으로, 반도체 메모리 소자의 게이트 형성방법에서는 게이트 식각공정시 하드 마스크 스킴을 적용하고 있다. 하드 마스크 스킴은 기존에 식각 마스크로 독립적으로 사용되는 감광막 패턴의 한계를 보상하기 위해 감광막 패턴 하부에 감광막 패턴과 동일한 패턴을 갖도록 하드 마스크를 형성한 후, 감광막 패턴을 제거한 다음 하드 마스크만을 게이트 식각공정시 식각 마스크로 사용하는 공정을 말한다.
그러나, 게이트 식각공정에 있어서 하드 마스크용 질화막 식각공정시 패턴 밀도 차에 의한 식각 로딩 이펙트(loading effect)에 의해 셀 영역에 비해 상대적으로 주변회로 영역의 게이트 FICD(Final Inspection Critical Dimension)가 증가하는 문제가 발생된다. 즉, 게이트 식각공정시 셀 영역과 주변회로 영역에 대해 동일 DICD(Develope Inspection Critical Dimension)를 적용하는 경우라 하더라도 로 딩 이펙트에 의해 주변회로 영역에서 DICD 대비 상대적으로 FICD가 증가하는 문제가 발생된다.
이러한 문제를 해결하기 위해 주변회로 영역의 DICD를 FICD의 변동값과 대응되는 식각 CD 바이어스(bias)만큼 감소시켜야 하지만 이 경우 포토 마스크를 이용한 노광공정시 마진(margin)이 감소하여 주변회로 영역의 패턴이 붕괴되는 등과 같은 패턴 불량이 발생되게 된다. 더욱이, 소자의 선폭이 감소함에 따라 주변회로 영역의 게이트 FICD 또한 더욱 작아지고, 이에 따라 주변회로 영역에서의 DICD는 식각 CD 바이어스만큼 더 작아져야 하므로 노광공정 마진은 더욱 줄어들어 패턴 형성이 어렵게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 패턴 밀도가 조밀한 영역(메모리 셀 영역)과 소밀한 영역(주변회로 영역) 간의 게이트 FICD 차가 심화되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 영역과, 상기 제1 영역에 형성될 피식각층 패턴의 밀도보다 작은 밀도로 피식각층 패턴이 형성될 제2 영역을 포함하는 반도체 소자의 제조방법에 있어서, 상기 제1 및 제2 영역의 기판 상에 상기 피식각층을 형성하는 단계와, 상기 피식각층 상에 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 상기 제1 및 제2 영역에 각각 제1 및 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제2 영역에 형성된 제2 하드 마스크 패턴의 폭을 감소시키는 단계와, 상기 제1 및 제2 하드 마스크 패턴을 식각 장벽층으로 하여 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 요소들을 나타낸다.
실시예
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 일례로 반도체 메모리 소자의 게이트 식각방법을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 메모리 셀이 형성될 메모리 셀 영역(CELL)과, 메모리 셀을 구동시키기 위한 복수의 트랜지스터를 포함하는 구동회로가 형성 될 주변회로 영역(PERI)을 포함하는 반도체 기판(10)을 준비한다. 이때, 반도체 기판(10)은 SOI(Silicon On Insulator) 기판 또는 가격이 저렴한 벌크(bulk) 기판을 사용한다.
이어서, 반도체 기판(10) 상에 게이트 절연막(11)을 형성한다. 이때, 게이트 절연막(11)은 실리콘산화막(SiO2) 또는 실리콘산화막 내에 질화막이 개재된 적층 구조로 형성하거나, 실리콘산화막보다 유전율이 높은 금속 산화막, 예컨대 하프늄산화막(HfO2), 지르코늄산화막(ZrO2) 또는 알루미늄산화막(Al2O3)과 같은 금속 산화막으로 형성한다. 예컨대, 게이트 절연막(11)을 실리콘산화막으로 형성하는 경우에는 습식산화공정, 건식산화공정 또는 라디컬(radical) 산화공정을 이용하여 형성할 수 있다.
이어서, 게이트 절연막(11) 상에 게이트 도전막(12)을 형성한다. 이때, 게이트 도전막(12)은 불순물 이온이 도핑된 도프트(doped) 폴리실리콘막 또는 불순물 이온이 도핑되지 않는 언도프트(un-doped) 폴리실리콘막으로 형성할 수 있다. 예컨대, 언도프트 폴리실리콘막은 SiH4 가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다.
이어서, 게이트 도전막(12) 상에 게이트 전극의 비저항을 낮추기 위해 게이트 금속막(13)을 형성한다. 이때, 게이트 금속막(13)은 전이금속, 희토류금속 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 형성하거나, 이들이 적층된 구조로 형성할 수 있다. 이외에도, 이들의 산화물, 질화물 또는 실리사이드를 이용 하여 형성할 수도 있다. 예컨대, 게이트 금속막(13)은 텅스텐(W)/텅스텐실리사이드층(Wsi) 또는 텅스텐(W)/텅스텐질화막(WN)/텅스텐실리사이드층(Wsi)으로 형성할 수 있다.
이어서, 게이트 금속막(13) 상에 게이트 하드 마스크로 질화막(14)을 형성한다.
이어서, 질화막(14) 상에 하드 마스크로 TiN막(15)을 형성한다. TiN막(15) 이외에, Ti/TiN, TiCl4, W, WN 및 Al2O3 막 중 선택된 어느 하나로 형성할 수도 있다.
이어서, TiN막(15) 상에 실리콘이 다량 함유된 카본막(Silicon Rich-Carbon)(Si가 10% 이상 함유)(16)(이하, SRC라 함)을 형성한다. 이때, SRC막(16)은 반사 방지막(anti-reflective coating) 역할도 하므로 유기 계열의 반사 방지막을 별도로 형성할 필요가 없다.
이어서, SRC막(16) 상에 포토공정을 실시하여 게이트 식각 마스크용 감광막 패턴(17)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 감광막 패턴(17, 도 1a참조)을 식각 마스크로 하여 SRC막(16)을 식각한다. 이때, 식각공정은 RIE(Reactive Ion Etching)또는 MERIE(Magnetically Enhanced RIE) 공정으로 CF4와 O2 가스를 이용하여 실시한다. 이외에도, CxFy(x,y는 자연수), CxHyFz(x,y,z는 자연수), NF3, Cl2 및 BCl3 가스 중 선택된 어느 하나의 가스를 단독으로 사용하거나, 이들 가스를 혼합한 혼합가스 를 사용할 수도 있다.
이어서, 감광막 패턴(17)을 스트립(strip) 공정으로 제거한다.
이어서, 도 1c에 도시된 바와 같이, 포토공정을 실시하여 셀 영역(CELL)은 닫히고, 주변회로 영역(PERI)은 개방된 감광막 패턴(18)을 형성한다.
이어서, 감광막 패턴(18)을 식각 마스크로 이용하여 선택적으로 주변회로 영역(PERI)에 형성된 SRC막(16)만을 식각한다. 이때, 식각공정(19)은 RIE 또는 MERIE 공정을 이용하여 등방성 식각공정으로 실시하는 것이 바람직하며, 하부층인 TiN막(15)의 손실이 발생되지 않도록 TiN막(15)과의 식각 선택비가 높은 CF4와 O2 가스를 이용하여 실시한다. 이외에도, CxFy(x,y는 자연수), CxHyFz(x,y,z는 자연수), NF3, Cl2 및 BCl3 가스 중 선택된 어느 하나의 가스를 단독으로 사용하거나, 이들 가스를 혼합한 혼합가스를 사용할 수도 있다. 또한, 등방성 식각을 위해 소스 파워(sourc power)와 별도로 바이어스 파워(bias power)를 300W 이하, 바람직하게는 100~300W로 인가한다. 이로써, 주변회로 영역(PERI)에 형성된 SRC막(16)의 CD는 감소하게 된다. 즉, 주변회로 영역(PERI)에서 도 1b에 도시된 SRC막(16)의 CD(CD1)보다 도 1c에 SRC막(16) CD(CD2)가 작다. 물론, 셀 영역(CELL)에서의 SRC막(16)의 CD 변동은 없다.
이어서, 도 1d에 도시된 바와 같이, 감광막 패턴(18, 도 1c참조)을 제거한다. 이때, SRC막(16)의 손상이 거의 일어나지 않도록 플라즈마 O2 가스, N2/O2 또는 N2/O2/H2 가스를 사용하여 감광막 패턴(18)을 제거하는 것이 바람직하다.
이어서, SRC막(16)을 식각 장벽층으로 하여 TiN막(15)을 식각한다. 이때, 식각공정은 Cl2, BCl3, CH4, N2 가스 등을 이용하여 실시한다.
이어서, 도 1e에 도시된 바와 같이, SRC막(16)을 제거하거나, 또는 제거하지 않은 상태에서 TiN막(15)을 식각 장벽층으로 하여 질화막(14)을 식각한다. 이때, 식각공정은 CxFy(x,y는 자연수)/O2/Ar 또는 CxHyFz(x,y,z는 자연수)/O2/Ar 사용하여 실시하며, 이를 통해 수직한 프로파일(profile)을 갖는 질화막 패턴을 형성할 수 있다.
이어서, 도 1f에 도시된 바와 같이, TiN막(15, 도 1e참조)을 제거한다.
이어서, 질화막(14)을 식각 장벽층으로 하여 게이트 금속막(13)과 게이트 도전막(12)을 식각한다. 이때, 식각공정은 ICP(Inductively Coupled Plasma), DPS(Decoupled Plasma Source), ECR(Electron Cyclotron Resonance) 등과 같은 고밀도 플라즈마 식각장비를 이용하여 실시하며, 식각가스로는 BCl3, CxFy(x,y는 자연수), NFx(x는 자연수), SFx(x는 자연수) 가스(각각의 유량은 10~50sccm으로 함) 또는 Cl2(유량은 50~200sccm)을 단독으로 사용하거나, 이들이 혼합된 혼합가스를 사용한다. 또한, 수직한 프로파일을 갖도록 소스 파워를 500~2000W로 하고, 첨가가스로 O2(유량은 1~20sccm), N2(유량은 1~100sccm), Ar(유량은 50~200sccm) 또는 He(유량은 50~200sccm) 가스 단독 가스 또는 이들이 혼합된 혼합가스를 이용하여 실시한 다.
한편, 게이트 금속막(14) 식각 후 게이트 금속막(14)을 구성하는 텅스텐과 같은 금속 물질의 이상 산화를 방지하기 위하여 얇은 질화막(이하, 캡핑 질화막(capping nitiride)이라 함)을 증착할 수 있다. 이 경우에는 게이트 식각공정시 게이트 도전막(13)을 완전히 식각하는 것이 아니라, 일정 두께로 잔류되도록 공정을 실시한 후 식각된 게이트 금속막(14)과 게이트 도전막(13)의 양측벽에 캡핑 질화막을 형성한다. 이때, 캡핑 질화막을 형성하기 위한 식각가스로는 NF3, CF4, SF6, Cl2, O2, Ar, He, HBr, N2 등 가스를 사용한다. 그런 다음, 잔류된 게이트 도전막(13)을 완전히 식각하며, 이때 게이트 절연막(11)과의 높은 식각 선택비를 위해 Cl2, HBr, O2, N2 가스를 사용한다.
이어서, 솔벤트(solvent), BOE(Buffered Oxide Etchant), 탈이온수(Deionized water) 등과 함께 오존 가스를 이용하여 딥 베스(dip bath)에 담궈 세정공정을 실시하거나, 스핀 타입(spin type)으로 회전하는 방식으로 세정공정을 실시할 수도 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 일례로 피식각층으로 게이트 전극이 사용되었으나, 이는 일례로서 패턴 밀도가 서로 다른 영역에 형성된 피식각층을 식각하기 위한 공정에는 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가 라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 패턴 밀도가 상대적으로 높은 영역과 패턴 밀도가 낮은 영역의 하드 마스크의 CD를 감소시킨 후 감소된 하드 사크를 식각 장벽층으로 하여 피식각층을 식각함으로써 패턴 밀도가 낮은 영역의 피식각층 패턴의 FICD를 감소시킬 수 있다.

Claims (11)

  1. 제1 영역과, 상기 제1 영역에 형성될 피식각층 패턴의 밀도보다 작은 밀도로 피식각층 패턴이 형성될 제2 영역을 포함하는 반도체 소자의 제조방법에 있어서,
    상기 제1 및 제2 영역의 기판 상에 상기 피식각층을 형성하는 단계;
    상기 피식각층 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 상기 제1 및 제2 영역에 각각 제1 및 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 영역에 형성된 제2 하드 마스크 패턴의 폭을 감소시키는 단계; 및
    상기 제1 및 제2 하드 마스크 패턴을 식각 장벽층으로 하여 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크는 단층 또는 적층 구조로 형성하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 하드 마스크는 실리콘이 함유된 카본막으로 형성하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 하드 마스크 패턴을 형성하는 단계는 CF4/O2 가스를 사용하거나, CxFy(x,y는 자연수), CxHyFz(x,y,z는 자연수) 및 NF3/Cl2/BCl3 가스 중 선택된 어느 하나를 사용하거나, 이들 가스를 혼합한 혼합가스를 사용하여 실시하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 제2 하드 마스크 패턴의 폭을 감소시키는 단계는 등방성 식각공정으로 실시하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 등방성 식각공정은 CF4/O2 가스를 사용하거나, CxFy(x,y는 자연수), CxHyFz(x,y,z는 자연수) 및 NF3/Cl2/BCl3 가스 중 선택된 어느 하나를 사용하거나, 이 들 가스를 혼합한 혼합가스를 사용하여 실시하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 등방성 식각공정은 바이어스 파워(bias power)를 100~300W로 인가하여 실시하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 하드 마스크를 형성하는 단계는,
    상기 피식각층 상에 TiN, Ti/TiN, TiCl4, W, WN 및 Al2O3 중 선택된 어느 하나의 층을 형성하는 단계; 및
    상기 선택된 어느 하나의 층 상에 실리콘이 함유된 카본막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 피식각층을 형성하는 단계는,
    상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막 상에 게이트 금속막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 게이트 금속막 상에 게이트 하드 마스크를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 하드 마스크는 질화막으로 형성하는 반도체 소자의 제조방법.
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