JP3305270B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3305270B2 JP3305270B2 JP26026898A JP26026898A JP3305270B2 JP 3305270 B2 JP3305270 B2 JP 3305270B2 JP 26026898 A JP26026898 A JP 26026898A JP 26026898 A JP26026898 A JP 26026898A JP 3305270 B2 JP3305270 B2 JP 3305270B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- semiconductor substrate
- etching
- gas
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000000034 method Methods 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title description 14
- 239000007789 gas Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 29
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 28
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims 4
- 238000001020 plasma etching Methods 0.000 description 13
- 238000009832 plasma treatment Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 3
- 229910016570 AlCu Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007348 radical reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関わり、特にコンタクトホールやLDD構造のFETの製
造方法 に関わるものである。
法に関わり、特にコンタクトホールやLDD構造のFETの製
造方法 に関わるものである。
【０００２】
【従来技術の説明】近年、半導体集積回路の微細化など
により、コンタクトホール等においては、より微細な寸
法でより深いもの、つまりアスペクト比が高いものが必
要とされている。
により、コンタクトホール等においては、より微細な寸
法でより深いもの、つまりアスペクト比が高いものが必
要とされている。
【０００３】コンタクトホールは通常、絶縁膜をレジス
トなどをマスクとしてエッチングすることによって、形
成される。
トなどをマスクとしてエッチングすることによって、形
成される。
【０００４】高アスペクト比のコンタクトホールをドラ
イエッチングによって開孔する場合、エッチング時の圧
力を下げることにより、垂直な形状と高い選択比を得る
ことが可能となる。
イエッチングによって開孔する場合、エッチング時の圧
力を下げることにより、垂直な形状と高い選択比を得る
ことが可能となる。
【０００５】また、エッチングガスとしてC-richのフロ
ロカーボンガスを使用することにより、さらに高い選択
比を得ることが可能となる。
ロカーボンガスを使用することにより、さらに高い選択
比を得ることが可能となる。
【０００６】しかし、このようなガスを使用すると、シ
リコン基板表面にSiC層が形成されてしまうことが有
る。
リコン基板表面にSiC層が形成されてしまうことが有
る。
【０００７】このSiC層はSiの酸化を抑制するため通常
の犠牲酸化とHFエッチングを用いた手法では除去するこ
とができない。またSiC層は抵抗が大きいため、SiC層が
形成されることによりコンタクト抵抗が増大してしま
う。
の犠牲酸化とHFエッチングを用いた手法では除去するこ
とができない。またSiC層は抵抗が大きいため、SiC層が
形成されることによりコンタクト抵抗が増大してしま
う。
【０００８】このため従来は、CF4やSF6等を使用した等
方性ラジカルエッチングによって、このSiC層を除去し
ていた。
方性ラジカルエッチングによって、このSiC層を除去し
ていた。
【０００９】また、このようなSiC層が形成されてしま
うという問題は、トランジスタの形成工程や、素子分離
工程でも起こっていた。
うという問題は、トランジスタの形成工程や、素子分離
工程でも起こっていた。
【００１０】
【発明が解決しようとする課題】しかし、CF4やSF6等を
使用したエッチングではエッチング速度が速いため、Si
C層のみでなく下地のSi層までエッチングされてしまう
などの問題があった。また、SiC層は均一に形成されて
いるわけではないためSiC層が薄かった部分では下地のS
iがより多くエッチングされてしまい、表面が粗くなる
等の問題もあった。
使用したエッチングではエッチング速度が速いため、Si
C層のみでなく下地のSi層までエッチングされてしまう
などの問題があった。また、SiC層は均一に形成されて
いるわけではないためSiC層が薄かった部分では下地のS
iがより多くエッチングされてしまい、表面が粗くなる
等の問題もあった。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明による半導体装置の製造方法ではシリコン基板
上に形成されたシリコンカ―バイト層を水素を含むガス
によるプラズマ処理で除去することを特徴とする。。
に本発明による半導体装置の製造方法ではシリコン基板
上に形成されたシリコンカ―バイト層を水素を含むガス
によるプラズマ処理で除去することを特徴とする。。
【００１２】
【発明の実施の形態】（第１の実施の形態）図１は本発
明第1の実施の形態の半導体装置の製造方法を示す工程
図である。以下、図１を用いて本発明について詳細に説
明する。まず半導体基板10上に、CVD法などで絶縁膜を
形成する。本実施の形態では、ＴＥＯＳガスを用いた常
圧CVD法を用いる。形成条件としてはTEOSガスの流量を
３ｌ/ｍｉｎとして形成し、ボロンを8重量パーセント、
リンを12重量パーセント含む膜厚8000〜20000ÅのBPSG
膜11を形成する。
明第1の実施の形態の半導体装置の製造方法を示す工程
図である。以下、図１を用いて本発明について詳細に説
明する。まず半導体基板10上に、CVD法などで絶縁膜を
形成する。本実施の形態では、ＴＥＯＳガスを用いた常
圧CVD法を用いる。形成条件としてはTEOSガスの流量を
３ｌ/ｍｉｎとして形成し、ボロンを8重量パーセント、
リンを12重量パーセント含む膜厚8000〜20000ÅのBPSG
膜11を形成する。
【００１３】その後、BPSG膜11上に所定形状のレジスト
膜12を形成する。このレジスト膜12をマスクとして、C4
F8＋CO＋Arを使用したリアクティブイオンエッチング
（以下、ＲＩＥとする）行う。本実施の形態では東京エ
レクトロン社製の平行平板式のＲＩＥエッチャを利用し
てエッチングを行った。この装置の該略図を図６に示
す。図６に示すような双極磁石式のマグネトロンＲＩＥ
装置を用いて、出力は６インチウェハに換算して1300
Ｗ、圧力57ｍＴｏｒｒ、エッチングガスの比率をC4F8/C
O/Ar=16/300/400SCCM、電極間隔が25mm、磁界回転速度3
0ｒｐｍとし195秒間のエッチングを行う。このエッチン
グによりコンタクトホールが形成される。このエッチン
グ後の段階で、図1（A）に示すようにコンタクトホール
の底部には所々にSiC層13が形成された状態となってい
る。
膜12を形成する。このレジスト膜12をマスクとして、C4
F8＋CO＋Arを使用したリアクティブイオンエッチング
（以下、ＲＩＥとする）行う。本実施の形態では東京エ
レクトロン社製の平行平板式のＲＩＥエッチャを利用し
てエッチングを行った。この装置の該略図を図６に示
す。図６に示すような双極磁石式のマグネトロンＲＩＥ
装置を用いて、出力は６インチウェハに換算して1300
Ｗ、圧力57ｍＴｏｒｒ、エッチングガスの比率をC4F8/C
O/Ar=16/300/400SCCM、電極間隔が25mm、磁界回転速度3
0ｒｐｍとし195秒間のエッチングを行う。このエッチン
グによりコンタクトホールが形成される。このエッチン
グ後の段階で、図1（A）に示すようにコンタクトホール
の底部には所々にSiC層13が形成された状態となってい
る。
【００１４】次にこの半導体基板全面に対し、H2を用い
てのプラズマ処理を行う。具体的には前述のコンタクト
ホールを形成する際のRIE装置を用いて、チャンバ内に
導入するガスを切り替えることにより実施する事が可能
である。
てのプラズマ処理を行う。具体的には前述のコンタクト
ホールを形成する際のRIE装置を用いて、チャンバ内に
導入するガスを切り替えることにより実施する事が可能
である。
【００１５】以下図２、３を用いてこのH2プラズマ処理
の詳細な条件について説明する。なお本実施の形態にお
けるH2プラズマ処理ではH2+Arガスでの処理を行ってい
る。
の詳細な条件について説明する。なお本実施の形態にお
けるH2プラズマ処理ではH2+Arガスでの処理を行ってい
る。
【００１６】図2-a〜2-ｃは本発明のH2プラズマ処理後
に、シリコン基板上に熱酸化膜を形成した場合の膜厚を
示す図である。この熱酸化膜が厚く形成されれば、それ
だけ酸化抑制層であるSiC層が除去されていることを示
す。
に、シリコン基板上に熱酸化膜を形成した場合の膜厚を
示す図である。この熱酸化膜が厚く形成されれば、それ
だけ酸化抑制層であるSiC層が除去されていることを示
す。
【００１７】図3-a〜3-bは本発明のH2プラズマ処理によ
って、シリコン基板上にどの程度のダメージが与えられ
るのかを示す図である。この測定はサーマルウェーブ法
によって行い、図に示すＴＷピークの値が低いほど基板
に与えられたダメージが小さいことを示す。
って、シリコン基板上にどの程度のダメージが与えられ
るのかを示す図である。この測定はサーマルウェーブ法
によって行い、図に示すＴＷピークの値が低いほど基板
に与えられたダメージが小さいことを示す。
【００１８】図2-ａはH2ガスの比率を変化させた場合
の、その後に形成された熱酸化膜の厚さを示す図であ
る。図に示されているようにH2ガスの比率が高くなるほ
どその後の熱酸化膜は厚く形成される。つまり最も酸化
抑制層であるSiC層が除去されるのはH2ガスを100％とし
てプラズマ処理を行った場合である。
の、その後に形成された熱酸化膜の厚さを示す図であ
る。図に示されているようにH2ガスの比率が高くなるほ
どその後の熱酸化膜は厚く形成される。つまり最も酸化
抑制層であるSiC層が除去されるのはH2ガスを100％とし
てプラズマ処理を行った場合である。
【００１９】また図3-ａはH2ガスの比率を変化させた場
合の、基板が受けるダメージを示している。基板ダメー
ジに関してもH2ガスの比率が高いほど、基板が受けるダ
メージは少なくなる。
合の、基板が受けるダメージを示している。基板ダメー
ジに関してもH2ガスの比率が高いほど、基板が受けるダ
メージは少なくなる。
【００２０】以上のような実験の結果より、H2ガスの比
率が100％の時に最も有効に酸化抑制層を減少させるこ
とが可能である。本発明の効果を十分に得るにはH2ガス
の比率は少なくとも80％以上が望ましい。
率が100％の時に最も有効に酸化抑制層を減少させるこ
とが可能である。本発明の効果を十分に得るにはH2ガス
の比率は少なくとも80％以上が望ましい。
【００２１】図2-bはH2ガスの比率を4％としてガス流量
の変化させた場合の、その後に形成された熱酸化膜の厚
さを示す図である。図に示すようにH2含有ガスの流量が
大きいほど酸化抑制層が減少する。
の変化させた場合の、その後に形成された熱酸化膜の厚
さを示す図である。図に示すようにH2含有ガスの流量が
大きいほど酸化抑制層が減少する。
【００２２】発明者らのさらに詳細な実験によると、H2
ガスの比率が80％以上となるようなガスでプラズマ処理
を行った場合はガス流量は50SCCM以上が望ましい。
ガスの比率が80％以上となるようなガスでプラズマ処理
を行った場合はガス流量は50SCCM以上が望ましい。
【００２３】図2-ｃはガス圧力を変化させた場合の、そ
の後に形成された熱酸化膜の厚さを示す図である。図に
示すようにH2含有ガスの圧力が大きいほど酸化抑制層は
減少する。発明者らのさらに詳細な実験によると、H2ガ
スの比率が80％以上となるようなガスでプラズマ処理を
行った場合はガスの圧力はは50mTorr以上が望ましい。
の後に形成された熱酸化膜の厚さを示す図である。図に
示すようにH2含有ガスの圧力が大きいほど酸化抑制層は
減少する。発明者らのさらに詳細な実験によると、H2ガ
スの比率が80％以上となるようなガスでプラズマ処理を
行った場合はガスの圧力はは50mTorr以上が望ましい。
【００２４】以上詳細に説明したように、本実施の形態
におけるH2プラズマ処理はH2ガスの比率を80％以上、ガ
スの流量を50SCCM以上、ガスの圧力は50mTorr以上とす
ることで、十分に酸化抑制層を除去する事が可能とな
る。
におけるH2プラズマ処理はH2ガスの比率を80％以上、ガ
スの流量を50SCCM以上、ガスの圧力は50mTorr以上とす
ることで、十分に酸化抑制層を除去する事が可能とな
る。
【００２５】なお本発明のH2プラズマによる処理工程は
完全にラジカルの反応のみでエッチングが行われるエッ
チング装置よりも、通常のRIE装置などで用いられる平
行平板型の装置の方がより高い効果が得られることが確
認されている。
完全にラジカルの反応のみでエッチングが行われるエッ
チング装置よりも、通常のRIE装置などで用いられる平
行平板型の装置の方がより高い効果が得られることが確
認されている。
【００２６】以上詳細に説明した条件により、H2を用い
てのプラズマ処理を行う。このプラズマ処理を行う時間
は30〜60秒ほどである。これは、コンタクトホールを形
成する場合はコンタクトホール下部に十分にH2ガスが到
達するのに必要な時間である。このプラズマ処理により
コンタクトホール底部のSiC層13が除去される。（図１
（B）） その後、レジスト膜12を除去し、スパッタリングによっ
てAlCu14を埋め込むことによりコンタクトが完成する。
（図1(C)） 以上詳細に説明したように本発明による半導体装置の製
造方法によれば、絶縁膜にコンタクトホールを形成した
後にH2を含有するガスによるプラズマ処理を行うこと
で、酸化抑制層であるSiCが SiC+H2→Si+CH という反応によりSiCが除去される。これによりコンタ
クト抵抗等の低い安定したコンタクトを形成することが
可能となる。
てのプラズマ処理を行う。このプラズマ処理を行う時間
は30〜60秒ほどである。これは、コンタクトホールを形
成する場合はコンタクトホール下部に十分にH2ガスが到
達するのに必要な時間である。このプラズマ処理により
コンタクトホール底部のSiC層13が除去される。（図１
（B）） その後、レジスト膜12を除去し、スパッタリングによっ
てAlCu14を埋め込むことによりコンタクトが完成する。
（図1(C)） 以上詳細に説明したように本発明による半導体装置の製
造方法によれば、絶縁膜にコンタクトホールを形成した
後にH2を含有するガスによるプラズマ処理を行うこと
で、酸化抑制層であるSiCが SiC+H2→Si+CH という反応によりSiCが除去される。これによりコンタ
クト抵抗等の低い安定したコンタクトを形成することが
可能となる。
【００２７】（第２の実施の形態）図４は本発明第２の
実施の形態の半導体装置の製造方法を示す工程図であ
る。以下、図４を用いて本発明について詳細に説明す
る。まず半導体基板41上のゲート酸化膜42を形成する。
その後ゲート電極となる導電層を形成し周知のフォトリ
ソ工程によりゲート電極43をパターニングする。（図4
(A)） その後ゲート電極43をマスクとして不純物を導入するこ
とにより低濃度拡散領域44を形成する。（図４(B)） 次に酸化膜45を基板全面に形成する。（図4（C）） その後、前述のエッチング装置を用いてRIEを行いゲー
ト電極43の側面にサイドウォール45'を形成する。この
時Si基板表面の一部にはSiC層47が形成されてしまって
いる。（図4(D)） 次にサイドウォール45'を形成した際の同一チャンバ内
で、この半導体基板全面に対し、H2＋Arのガスを用いて
のプラズマ処理を行う。詳細な条件は、第1の実施の形
態と同様でありH2ガスの比率を80％以上、ガスの流量を
50SCCM以上、ガスの圧力は50mTorr以上とすることで、
十分に酸化抑制層であるSiC層47を除去する事が可能と
なる。このプラズマ処理を行う時間は10〜20秒ほどであ
る。
実施の形態の半導体装置の製造方法を示す工程図であ
る。以下、図４を用いて本発明について詳細に説明す
る。まず半導体基板41上のゲート酸化膜42を形成する。
その後ゲート電極となる導電層を形成し周知のフォトリ
ソ工程によりゲート電極43をパターニングする。（図4
(A)） その後ゲート電極43をマスクとして不純物を導入するこ
とにより低濃度拡散領域44を形成する。（図４(B)） 次に酸化膜45を基板全面に形成する。（図4（C）） その後、前述のエッチング装置を用いてRIEを行いゲー
ト電極43の側面にサイドウォール45'を形成する。この
時Si基板表面の一部にはSiC層47が形成されてしまって
いる。（図4(D)） 次にサイドウォール45'を形成した際の同一チャンバ内
で、この半導体基板全面に対し、H2＋Arのガスを用いて
のプラズマ処理を行う。詳細な条件は、第1の実施の形
態と同様でありH2ガスの比率を80％以上、ガスの流量を
50SCCM以上、ガスの圧力は50mTorr以上とすることで、
十分に酸化抑制層であるSiC層47を除去する事が可能と
なる。このプラズマ処理を行う時間は10〜20秒ほどであ
る。
【００２８】そしてゲート電極43及びサイドウォール4
5'をマスクとして高濃度拡散領域46を形成する。（図4
(E)） その後、基板全面に対して絶縁膜を形成し、ソース、ド
レインのコンタクトを開口してLDD構造のMOSFETを形成
する。
5'をマスクとして高濃度拡散領域46を形成する。（図4
(E)） その後、基板全面に対して絶縁膜を形成し、ソース、ド
レインのコンタクトを開口してLDD構造のMOSFETを形成
する。
【００２９】本発明による半導体装置の製造方法によれ
ば、サイドウォール45'形成後に酸化抑制層であるSiC層
47が除去されるため、高濃度不純物層46を拡散する際に
拡散層部分が浅くなってしまう部分がなく、安定したLD
D構造のMOSFETを形成することが可能となる。
ば、サイドウォール45'形成後に酸化抑制層であるSiC層
47が除去されるため、高濃度不純物層46を拡散する際に
拡散層部分が浅くなってしまう部分がなく、安定したLD
D構造のMOSFETを形成することが可能となる。
【００３０】（第３の実施の形態）以下、本発明第３の
実施の形態について詳細に説明する。半導体基板上にの
BPSG膜を形成するまでは第１の実施の形態と同様であ
る。その後、BPSG膜上に所定形状のレジスト膜を形成
し、レジスト膜をマスクとして、C4F8＋H2＋Arを使用し
たRIEを行うことにより、コンタクトホールを形成す
る。本実施の形態では平行平板式のＲＩＥエッチャを利
用してエッチングを行った。 さらに詳細には双極磁石
式のマグネトロンＲＩＥ装置を用い、出力1500Ｗ、圧力
50ｍＴｏｒｒ、エッチングガスの比率をC4F8／H2／Ar＝
１６／５０／１００SCCM、電極間隔が25mm、磁界回転速
度30ｒｐｍとし195秒間のエッチングを行うことでコン
タクトホールを形成する。
実施の形態について詳細に説明する。半導体基板上にの
BPSG膜を形成するまでは第１の実施の形態と同様であ
る。その後、BPSG膜上に所定形状のレジスト膜を形成
し、レジスト膜をマスクとして、C4F8＋H2＋Arを使用し
たRIEを行うことにより、コンタクトホールを形成す
る。本実施の形態では平行平板式のＲＩＥエッチャを利
用してエッチングを行った。 さらに詳細には双極磁石
式のマグネトロンＲＩＥ装置を用い、出力1500Ｗ、圧力
50ｍＴｏｒｒ、エッチングガスの比率をC4F8／H2／Ar＝
１６／５０／１００SCCM、電極間隔が25mm、磁界回転速
度30ｒｐｍとし195秒間のエッチングを行うことでコン
タクトホールを形成する。
【００３１】このような条件で発生させたプラズマによ
るＲＩＥによると、コンタクトホールの底部にはSiC層
が発生することなく、コンタクトホールを開口すること
が可能である。
るＲＩＥによると、コンタクトホールの底部にはSiC層
が発生することなく、コンタクトホールを開口すること
が可能である。
【００３２】その後、レジスト層を除去し、スパッタ法
などによりコンタクトホール部分にAlCu等を埋め込むこ
とでコンタクトの形成が完了する。
などによりコンタクトホール部分にAlCu等を埋め込むこ
とでコンタクトの形成が完了する。
【００３３】本発明による半導体装置の製造方法によれ
ば、第1の実施の形態同様、コンタクト抵抗等の低い安
定したコンタクトを形成することが可能となる効果に加
え、第1の実施形態よりもさらに少ない工程で同様の効
果を得ることが可能となる。
ば、第1の実施の形態同様、コンタクト抵抗等の低い安
定したコンタクトを形成することが可能となる効果に加
え、第1の実施形態よりもさらに少ない工程で同様の効
果を得ることが可能となる。
【００３４】（第４の実施の形態）図５は本発明第４の
実施の形態の半導体装置の製造方法を示す工程図であ
る。以下、図５を用いて本発明について詳細に説明す
る。まず半導体基板51上に３００Å程度のPAD酸化膜52
を形成する。PAD酸化膜52上にLP-CVD法により１９００
Å程度のSiN膜53を形成する。その後、所定の素子形成
領域に相当する部分のSiN膜53上にレジスト54をパター
ニングする。（図5（A）） その後、レジスト54をマスクとして炭素を含んだガスに
よるＲＩＥを行いSiN膜53を除去する。この際、PAD酸化
膜53と基板の選択性が悪いため、基板であるSi 51の一
部が露出し、一部にSiC層55が形成された状態となって
いる。（図5(Ｂ)）SiN膜53を除去したのと同一チャンバ
内で、この半導体基板全面に対し、H2＋Arのガスを用い
てのプラズマ処理を行う。詳細な条件は、第1の実施の
形態と同様でありH2ガスの比率を80％以上、ガスの流量
を50SCCM以上、ガスの圧力は50mTorr以上とすること
で、十分に酸化抑制層を除去する事が可能となる。この
プラズマ処理を行う時間は10〜20秒ほどである。
実施の形態の半導体装置の製造方法を示す工程図であ
る。以下、図５を用いて本発明について詳細に説明す
る。まず半導体基板51上に３００Å程度のPAD酸化膜52
を形成する。PAD酸化膜52上にLP-CVD法により１９００
Å程度のSiN膜53を形成する。その後、所定の素子形成
領域に相当する部分のSiN膜53上にレジスト54をパター
ニングする。（図5（A）） その後、レジスト54をマスクとして炭素を含んだガスに
よるＲＩＥを行いSiN膜53を除去する。この際、PAD酸化
膜53と基板の選択性が悪いため、基板であるSi 51の一
部が露出し、一部にSiC層55が形成された状態となって
いる。（図5(Ｂ)）SiN膜53を除去したのと同一チャンバ
内で、この半導体基板全面に対し、H2＋Arのガスを用い
てのプラズマ処理を行う。詳細な条件は、第1の実施の
形態と同様でありH2ガスの比率を80％以上、ガスの流量
を50SCCM以上、ガスの圧力は50mTorr以上とすること
で、十分に酸化抑制層を除去する事が可能となる。この
プラズマ処理を行う時間は10〜20秒ほどである。
【００３５】レジスト54を除去した後に、基板全面を熱
酸化し素子分離領域となるフィールド酸化膜56を形成す
る。（図5(Ｃ)） その後はSiN膜53を除去し、素子分離領域のを形成が終
了する。
酸化し素子分離領域となるフィールド酸化膜56を形成す
る。（図5(Ｃ)） その後はSiN膜53を除去し、素子分離領域のを形成が終
了する。
【００３６】本発明による半導体装置の製造方法によれ
ば、酸化抑制層であるSiC層55が除去されるため、フィ
ールド酸化膜56が十分に酸化され、安定した素子分離領
域を形成することが可能となる。
ば、酸化抑制層であるSiC層55が除去されるため、フィ
ールド酸化膜56が十分に酸化され、安定した素子分離領
域を形成することが可能となる。
【００３７】本発明の実施の形態ではC-richなガスを用
いてエッチングした場合にSiC層が形成されてしまう場
合について説明した。しかしC-richなガスを用いない場
合でも、本発明の実施の形態で用いたエッチング装置で
炭素を含有したガスを用いた場合、プラズマを発生させ
るピ電圧Ｖｐｐが2．5〜3kVと高い場合はSiC層が形成さ
れてしまう場合がある。本発明における水素プラズマ処
理はこのような場合にも有効である。
いてエッチングした場合にSiC層が形成されてしまう場
合について説明した。しかしC-richなガスを用いない場
合でも、本発明の実施の形態で用いたエッチング装置で
炭素を含有したガスを用いた場合、プラズマを発生させ
るピ電圧Ｖｐｐが2．5〜3kVと高い場合はSiC層が形成さ
れてしまう場合がある。本発明における水素プラズマ処
理はこのような場合にも有効である。
【図１】本発明第1の実施の形態に関わるコンタクトホ
ールの製造方法を示す図である。
ールの製造方法を示す図である。
【図２】本発明に関わる水素プラズマ処理条件を説明す
る図である。
る図である。
【図３】本発明に関わる水素プラズマ処理条件を説明す
る図である。
る図である。
【図４】本発明第2の実施の形態に関わるトランジスタ
の製造方法を示す図である。
の製造方法を示す図である。
【図５】本発明第4の実施の形態に関わる素子分離領域
の製造方法を示す図である。
の製造方法を示す図である。
【図６】本発明に私用するRIE装置の概略を示す図であ
る。
る。
10、41、51・・・半導体基板 11、45、56・・・絶縁膜 13、47、55・・・SiC層
フロントページの続き (56)参考文献 特開 平４−286115（ＪＰ，Ａ) 特開 平９−251989（ＪＰ，Ａ) 特開 平９−186316（ＪＰ，Ａ) 特開 平５−90221（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065
Claims (4)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜の所定部分を炭素を含むガスによりエッチン
グし、コンタクトホールを形成する工程と、 水素が８０％以上含まれたガスを用い、前記ガスの流量
が５０ＳＣＣＭ以上であり、圧力が５０ｍＴｏｒｒ以上
の条件で前記半導体基板をエッチングすることにより、
前記コンタクトホールを形成する際に前記コンタクトホ
ール内に形成されたシリコンカーバイド層を除去する工
程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置において、前
記コンタクトホールをエッチングするための炭素を含む
ガスとしてＣ4Ｆ8とＣＯとＡｒとを含むガスを用いるこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート電極を形成する工
程と、 低濃度の拡散層を形成するために、前記ゲート電極をマ
スクとして用いて前記半導体基板内に不純物を導入する
工程と、 前記半導体基板上に絶縁層を形成する工程と、 前記ゲート電極に側壁を形成するために炭素を含むガス
を用いて前記絶縁層に異方性エッチングを行う工程と、 前記絶縁膜に対する異方性エッチングにより前記半導体
基板上に形成されたシリコンカーバイド層を除去するた
めに、水素が８０％以上含まれたガスを用い、前記ガス
の流量が５０ＳＣＣＭ以上であり、圧力が５０ｍＴｏｒ
ｒ以上の条件で前記半導体基板をエッチングすることに
より、前記側壁を形成する際に前記半導体基板に形成さ
れたシリコンカーバイド層を除去する工程と、 高濃度の拡散層を形成するために、前記ゲート電極と前
記側壁をマスクとして用いて前記半導体基板内に不純物
を導入する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】 半導体基板上に酸化膜を形成する工程
と、 前記酸化膜上に窒化膜を形成しする工程と、 素子形成領域に対応する前記窒化膜部分上にレジストを
形成し、前記レジストをマスクとして用いて前記窒化膜
に異方性エッチングを行う工程と、 前記窒化膜をエッチングする際に前記半導体基板上に形
成されるシリコンカーバイド層を除去するために、水素
が８０％以上含まれたガスを用い、前記ガスの流量が５
０ＳＣＣＭ以上であり、圧力が５０ｍＴｏｒｒ以上の条
件で前記半導体基板をエッチングすることにより、前記
側壁を形成する際に前記半導体基板に形成されたシリコ
ンカーバイド層を除去する工程と、 熱酸化により素子分離領域を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26026898A JP3305270B2 (ja) | 1998-09-14 | 1998-09-14 | 半導体装置の製造方法 |
| US09/346,895 US6261965B1 (en) | 1998-09-14 | 1999-07-02 | Effective removal of undesirably formed silicon carbide during the manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26026898A JP3305270B2 (ja) | 1998-09-14 | 1998-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091310A JP2000091310A (ja) | 2000-03-31 |
| JP3305270B2 true JP3305270B2 (ja) | 2002-07-22 |
Family
ID=17345706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26026898A Expired - Fee Related JP3305270B2 (ja) | 1998-09-14 | 1998-09-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6261965B1 (ja) |
| JP (1) | JP3305270B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10224137A1 (de) * | 2002-05-24 | 2003-12-04 | Infineon Technologies Ag | Ätzgas und Verfahren zum Trockenätzen |
| JP4032058B2 (ja) | 2004-07-06 | 2008-01-16 | 富士通株式会社 | 半導体装置および半導体装置の製造方法 |
| KR100954107B1 (ko) * | 2006-12-27 | 2010-04-23 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4283249A (en) * | 1979-05-02 | 1981-08-11 | International Business Machines Corporation | Reactive ion etching |
| US5180466A (en) * | 1984-12-29 | 1993-01-19 | Fujitsu Limited | Process for dry etching a silicon nitride layer |
| US5723383A (en) * | 1994-03-25 | 1998-03-03 | Nippon Telegraph And Telephone Corporation | Semiconductor substrate treatment method |
| US5591664A (en) * | 1996-03-20 | 1997-01-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of increasing the capacitance area in DRAM stacked capacitors using a simplified process |
| JP3651160B2 (ja) * | 1997-01-31 | 2005-05-25 | ソニー株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-09-14 JP JP26026898A patent/JP3305270B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-02 US US09/346,895 patent/US6261965B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091310A (ja) | 2000-03-31 |
| US6261965B1 (en) | 2001-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4466651B2 (ja) | マスキング方法 | |
| JP3027951B2 (ja) | 半導体装置の製造方法 | |
| CN100495681C (zh) | 半导体器件的制造方法 | |
| US20060128159A1 (en) | Method of removing etch residues | |
| US5872063A (en) | Self-aligned contact structures using high selectivity etching | |
| WO2000055903A9 (en) | Methods for reducing semiconductor contact resistance | |
| US6376384B1 (en) | Multiple etch contact etching method incorporating post contact etch etching | |
| JP3248072B2 (ja) | 酸化膜エッチング方法 | |
| US6372634B1 (en) | Plasma etch chemistry and method of improving etch control | |
| US6225202B1 (en) | Selective etching of unreacted nickel after salicidation | |
| KR100597768B1 (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
| JP3305270B2 (ja) | 半導体装置の製造方法 | |
| US6743725B1 (en) | High selectivity SiC etch in integrated circuit fabrication | |
| JP3259529B2 (ja) | 選択エッチング方法 | |
| JP3160389B2 (ja) | ドライエッチング方法 | |
| JP2005136097A (ja) | 半導体装置の製造方法 | |
| TW200414415A (en) | Semiconductor device fabricating method | |
| KR19990055775A (ko) | 트랜치를 이용한 반도체 소자의 소자분리 방법 | |
| JP2005129946A (ja) | ハードマスクのポストプラズマ洗浄プロセス | |
| JP2001332510A (ja) | 半導体装置およびその製造方法 | |
| TWI277171B (en) | Methods for surface treatment and structure formed therefrom | |
| TWI336111B (en) | Method for in-situ repairing plasma damage on substrate and method for fabricating transistor device | |
| JPH0774148A (ja) | ドライエッチング方法 | |
| KR20050000970A (ko) | 반도체 소자의 제조방법 | |
| JPH08288257A (ja) | 多結晶シリコン膜のエッチング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020416 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080510 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |