KR100338781B1 - 반도체 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

기판 전면에 형성된 층간 절연막 상에 위치하되 소스 영역 상부에 위치하고 게이트의 신장 방향으로 라인 형상으로 신장하는 층간 절연막의 일 부분만을 노출시키는 라인 형상의 자기 정렬 포토레지스트 마스크를 이용하여, 반도체 메모리 소자의 비트 라인 및 캐패시터 하부 전극을 반도체 기판의 활성 영역에 연결시키는 비트 라인 연결체 및 하부 전극 연결체를 형성함으로써, 미스 얼라인 마진을 확보할 수 있는 기술이 개시된다. 그리고 비트 라인 연결체 및 하부 전극 연결체 각각을 1 회의 마스크 공정을 이용하여 형성하는 반도체 메모리 소자의 제조 방법 및 그에 의해 형성된 반도체 메모리 소자가 개시되었다. 또한 셀 영역의 비트 라인 연결체를 위한 콘택홀 형성 시 주변 회로 영역에서는 금속 배선 플러그를 위한 콘택홀을 동시에 형성하여, 이후의 금속 배선 패드 형성 시의 식각 부담을 완화할 수 있는 기술이 개시되었다.

Description

반도체 메모리 소자 및 그의 제조 방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 COB(Capacitor Over Bit line)구조의 DRAM(Dynamic Random Access Memory) 소자에서 비트 라인 또는 캐패시터의 하부 전극과 반도체 기판을 연결시키는 연결체를 각각 1회의 마스크 공정으로 형성하고, 연결체 형성 공정의 미스 얼라인 마진을 확보할 수 있는 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자 예를 들면 DRAM 등이 고집적화 됨에 따라 비트 라인을 캐캐패시터 하부에 배치하고 있다. 한편, 캐패시터의 하부 전극과 DRAM이 형성되는 반도체 기판의 활성 영역(예를 들면 트랜지스터의 소스 영역)을 연결시키기 위한하부 전극 연결체 및 비트 라인과 반도체 기판의 다른 활성 영역(예를 들면 트랜지스터의 드레인 영역)을 연결시키기 위한 비트 라인 연결체는 각각 2회의 마스크 공정을 통해 형성되고 있다. 여기서, 하부 전극 연결체 및 비트 라인 연결체는 각각 반도체 기판의 활성 영역과 직접 접촉하는 콘택 플러그와, 콘택 플러그와 하부 전극 및 비트 라인 사이에 배치되는 콘택 패드로 이루어진다.
그런데, 콘택 패드와 콘택 플러그는 접촉면을 형성하므로, 하부 전극 연결체 및 비트 라인 연결체의 전체 저항이 증가하게 되고, 이런 저항 증가는 반도체 메모리 소자의 동작 속도를 저하시키게 된다.
또한, 하부 전극 연결체 및 비트 라인 연결체를 형성하기 위해 실시하는 포토레지스트 마스크 제작 및 제거 과정이 3회 또는 4회 반복되므로, 공정이 다소 복잡하며, 반복되는 마스크 제거 공정에 의해 반도체 기판이 손상될 가능성이 증가한다.
한편, 반도체 메모리 소자가 고집적화 됨에 따라 전술한 콘택홀 형성 시의 미스 얼라인 마진을 확보하는데 한계가 생긴다.
전술한 문제점들을 도 1 내지 도 8을 참고로 상세히 설명한다.
도 1, 도 2, 도 3, 도 6 및 도 8의 반도체 메모리 소자는 셀 영역(C)과 주변 회로 영역(P)으로 나뉘어져 있다. 도 4, 도 5 및 도 7은 반도체 메모리 소자의 셀 영역(C)만 도시하였다.
이하에서, 비트 라인 콘택 플러그 또는 하부 전극 콘택 플러그는 기판의 활성 영역 또는 게이트 전극과 직접 연결되는 부분을 지칭하며, 비트 라인 콘택 패드또는 하부 전극 콘택 패드는 비트 라인 콘택 플러그 또는 하부 전극 콘택 플러그와 기판 상에 형성된 비트 라인 또는 캐피시터의 하부 전극을 연결시키는 부분을 지칭한다. 한편, 비트 라인 콘택 플러그(또는 하부 전극 콘택 플러그) 또는 비트 라인 콘택 패드(또는 하부 전극 콘택 패드) 또는 이들의 조합을 비트 라인 콘택 연결체(또는 하부 전극 콘택 연결체)로 정의한다.
도 1에서, 반도체 기판(100)의 활성 영역은 소자 분리 영역(102)에 의해 한정된다. 소자 분리 영역(102)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 등의 방법을 이용하여 형성될 수 있으며, 고집적 반도체 메모리 소자에서는 STI 방법을 이용하는 것이 바람직하다.
다음, 셀 영역(C) 및 주변 회로 영역(P)의 반도체 기판(100)의 전면에 절연막, 폴리실리콘막, 금속막 또는 금속 실리사이드막 및 캐핑막을 형성한 뒤 패터닝하여 게이트 전극 절연막 패턴(104), 폴리실리콘막 패턴(108)과 금속막 또는 금속 실리사이드막 패턴(110)으로 이루어진 게이트 전극(G1, G2, G3, G4, G5, G6 및 G7) 및 캐핑막 패턴(111)을 형성한다. 다음, 게이트 전극(G1, G2, G3, G4, G5, G6 및 G7)을 마스크로 이용하여 반도체 기판의 도전형과 다른 도전형을 갖는 이온을 기판에 주입하여 드레인 및 소스 영역(103 및 105의 일부)을 형성한다.
캐핑막 또는 캐핑막 패턴(111)은 이후에 형성되는 층간 절연막(112)에 대해 식각 선택비가 높은 물질로 구성되는 것이 바람직하며, 층간 절연막(112)과 다른 물질로 구성되되 실리콘 질화막, 알루미늄 산화막 또는 탄탈륨 산화막 등이 사용될 수 있다. 연이어, 게이트 전극(G1, G2, G3, G4, G5, G6 및 G7)이 형성된 반도체 기판(100) 전면에 절연막을 도포하고 에치백하여 게이트 전극(G1, G2, G3, G4, G5, G6 및 G7) 및 캐핑막 패턴(111) 측벽에 스페이서(106)을 형성한다. 스페이서(106)도 이후에 형성되는 층간 절연막(112)과 다른 물질로 구성하되 식각 선택비가 높은 물질로 구성하는 것이 바람직하다. 여기서 게이트 전극((G1, G2, G3, G4, G5, G6 및 G7), 게이트 전극 캐핑막 패턴(111) 및 스페이서(106)로 이루어진 구조체를 게이트 전극 구조체라 명한다.
한편, 스페이서(106) 형성 후 고농도의 불순물 이온을 기판에 주입하여 LDD(lightly Doped Drain and Source) 구조의 드레인 및 소스 영역(103, 105)을 형성함으로써 제 1 내지 제 8 트랜지스터(T1, T2, T3, T4, T5, T6, T7 및 T8)를 완성한다. 제 1 내지 제 5 트랜지스터(T1, T2, T3, T4 및 T5)는 셀 영역(C)에 형성되고 제 6 내지 제 8 트랜지스터(T6, T7 및 T8)는 주변 회로 영역(P)에 형성된다. 이하에서 LDD 구조의 드레인 및 소스 영역을 각각 드레인 및 소스 영역으로 기술한다.
도 1에서, 소자 분리 영역(102) 사이의 트랜지스터들은 동일한 도전형의 채널을 갖는 트랜지스터를 형성한 것으로, 제 2 트랜지스터(T2)의 소스 영역(105)은 제 1 트랜지스터(T1)의 소스 영역과 공통이며, 제 2 트랜지스터(T2)의 드레인 영역(103)은 제 3 트랜지스터(T3)의 드레인 영역(103)과 공통이다. 한편, 제 5 트랜지스터(T5)는 제 1 내지 제 4 트랜지스터(T1, T2, T3 및 T4)와 동일 또는 다른 도전형의 채널을 가질 수 있다. 기판의 도전형과 다른 도전형의 채널을 갖기 위해서는 기판과 다른 도전형의 웰(도시되지 않음)을 기판 내에 형성하고 웰 내에 인접 트랜지스터의 소스 및 드레인 영역을 형성한다.
스페이서(106)가 형성된 셀 영역(C) 및 주변 회로 영역(P)의 반도체 기판(100)의 전면에 평탄화된 제 1 층간 절연막(112)을 형성한다. 연이어 셀 영역(C)의 제 1 층간 절연막(112)을 식각하여 셀 영역(C)의 트랜지스터(T1, T2, T3, T4 및 T5)의 드레인 및 소스 영역(103, 105)을 노출시키는 제 1 콘택홀을 형성한다. 한편, 캐핑막 패턴(111) 및 스페이서(106)가 제 1 층간 절연막(112)에 대해 높은 식각 선택비를 가지는 물질로 구성되면 제 1 콘택홀은 캐핑막 패턴(111) 및 스페이서(106)에 의해 자기 정렬 방식으로 식각된다.
다음, 제 1 콘택홀이 구비된 제 1 층간 절연막(112) 상에 제 1 콘택홀을 채우도록 도전성 물질인 폴리실리콘막(114)을 형성한다.
도 2에서, 폴리실리콘막(114)을 대상으로 제 1 층간 절연막(112)의 상면이 실질적으로 노출될 때까지 기계 및 화학 연마 또는 에치백을 실시하여 반도체 기판의 셀 영역(C)의 드레인 영역(103) 및 소스 영역(105)에 각각 연결되는 비트 라인 콘택 플러그(114b)와 캐패시터 하부 전극 콘택 플러그(114a, 114c)를 형성한다.
다음, 주변 회로 영역(P) 및 셀 영역(C)의 비트 라인 콘택 플러그(114b) 및 하부 전극 콘택 플러그(114a, 114c)를 포함한 반도체 기판(100) 전면에 평탄화된 제 2 층간 절연막(116)을 형성한다. 다음, 비트 라인 콘택 플러그(114b) 상부에 위치하는 제 2 층간 절연막(116)을 식각하여 제 2 콘택홀을 형성한다. 한편, 제 2 콘택홀 형성 시, 다른 위치에 있는 제 2 층간 절연막(116) 및 제 1 층간 절연막(112)이 식각되어 셀 영역(C)에 배치되는 트랜지스터(T5)의 활성 영역 예를 들면 드레인 영역(103)을 노출시키는 제 3 콘택홀을 동시에 형성한다. 한편, 주변 회로 영역(P)의 게이트 전극(G6)의 금속 또는 금속 실리사이드막 패턴(110)을 노출시키는 제 4 콘택홀을 형성하는 공정은 제 3 콘택홀 형성 공정의 초기 단계와 유사하게 제 2 층간 절연막(116)을 식각하여 제 6 트랜지스터의(T6)의 캐핑막 패턴(111)을 노출시키는 공정과, 이후 캐핑막 패턴(111)을 제거하여 금속막 또는 금속 실리사이드막 패턴(110)을 노출시키는 공정으로 이루어진다. 제 2 콘택홀 내지 제 4 콘택홀 형성 후 제 2 층간 절연막(116) 상에 도전성 물질인 폴리실리콘막(118)을 형성하여 제 2 콘택홀 내지 제 4 콘택홀을 채운다.
도 3에서, 폴리실리콘막(118)은 제 2 층간 절연막(116) 상면이 노출될 때까지 기계 및 화학적 연마 또는 에치백을 받아 비트 라인 콘택 패드(118a)와 비트 라인 콘택 플러그(118b, 118c)를 형성한다. 비트 라인 콘택 플러그(118b, 118c)는 비트 라인 콘택 패드로도 명명할 수 있으나, 본 명세서에서는 비트 라인 콘택 플러그로 명명하여 사용한다. 트랜지스터(T2)와 트랜지스터(T3) 사이의 활성 영역(103)과 비트 라인(120)을 연결시키는 비트 라인 연결체는 비트 라인 콘택 플러그(114b)와 비트 라인 콘택 플러그(118a)로 이루어지며, 트랜지스터(T5)와 비트 라인(120)을 연결시키는 비트 라인 연결체는 비트 라인 콘택 플러그(118b)이고, 트랜지스터(T6)를 비트 라인(120)에 연결시키는 연결체는 비트 라인 콘택 플러그(118c)이다.
다음, 비트 라인 콘택 패드(118a) 및 비트 라인 콘택 플러그(118b, 118c)를 포함하는 반도체 기판 상에 금속 확산 방지막 및 금속막을 도포한 뒤 패터닝하여 비트 라인(120)을 형성한다. 금속 확산 방지막으로는 TiN 또는 TiW를 사용하며 금속막으로는 Ti, W 또는 Al를 사용할 수 있다.
이후의 집적 공정으로부터 비트 라인(120)을 보호하기 위해, 비트 라인(120)을 포함한 반도체 기판 전면에 절연막을 형성한 뒤 에치백 공정을 실시하여 스페이서를 포함하는 캐핑막 패턴(122)을 형성한다. 셀 영역(C) 및 주변 회로 영역(P)에 도포되었던 절연막은 비트 라인이 형성된 부분을 제외하고 모두 제거되어, 주변 회로 영역(P)에서의 캐핑막 패턴(122)은 비트 라인(120)만을 감싼다.
연이어, 캐핑막 패턴(122)이 형성된 반도체 기판 전면에 평탄화된 제 3 층간 절연막(124)을 형성한다. 접촉형(contact-type) 포토레지스트 마스크(도 5의 160)를 사용하여 셀 영역(C)의 제 3 층간 절연막(124) 및 그 하부의 제 2 층간 절연막(116)을 식각함으로써 캐패시터 하부 전극 콘택 플러그(114a, 114c)를 노출시키는 제 5 콘택홀(125)을 형성한다.
한편, 제 5 콘택홀의 형성 시 사용되는 접촉형 포토레지스트 마스크 패턴(도 5의 160)이 배치된 평면도가 도 4에 도시되었다. 도 4에서 참조 번호 150으로 표시된 부분만이 접촉형 포토레지스트 마스크 패턴(도 5의 160)에 의해 노출된 부분으로, 그 하부의 제 3 층간 절연막(124)이 노출된다.
구체적으로 살펴보면, 도 4에서는, Y축 방향으로 신장하는 제 1 내지 제 4 게이트 전극들(G1, G2, G3, G4)이 X축 방향으로 평행하게 배치되어 있고, 비트 라인(120)은 제 2 층간 절연막 (116)을 사이에 두고 제 1 내지 제 4 게이트 전극(G1, G2, G3, G4) 상에 배치되어 제 1 내지 제 4 게이트 전극과 직교한다. 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이 및 제 3 게이트 전극(G3)과 제 4 게이트 전극(G4) 사이에는 각각 하부 전극 콘택 플러그(114a, 114c)가 배치되고, 제 2 게이트 전극(G2)과 제 3 게이트 전극(G3) 사이에는 비트 라인 콘택 플러그(114b)가 게이트 전극을 따라 배치되어 있다. 한편, 비트 라인 캐핑막 패턴(122)과 그 상부에 형성되어 있는 제 3 층간 절연막(124)은 도시되지 않았다.
도 4의 A-A에 따른 단면도(별도로 도시되지 않음)의 관점에서 살펴보면, 제 5 콘택홀(125) 형성을 위한 식각 공정을 진행하면 제 2 게이트 전극(G2) 및 제 3 게이트 전극(G3) 상부의 제 2 층간 절연막(116) 및 제 3 층간 절연막(124)은 식각되지 않아 돌출부를 형성하고 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이 및 제 3 게이트 전극(G3)과 제 4 게이트 전극(G4) 사이의 제 2 층간 절연막(116) 및 제 3 층간 절연막(124)은 제거되어, 도 3에 도시된 것과 같은 제 5 콘택홀(125)이 형성된다.
반면, 도 4의 B-B에 따른 단면도는 도 5에 도시되었다. 도 5를 살펴보면, 반도체 기판(100) 상에, 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이에서 자기 정렬된 하부 전극 콘택 플러그(114a)가 게이트 전극을 따라 신장한다. 하부 전극 콘택 플러그(114a) 상에는 제 2 층간 절연막(116)이 게이트 전극과 수직 방향으로 형성되어 있다. 제 2 층간 절연막(116) 상에 캐핑막 패턴(122)으로 덮여진 비트 라인(120)이 형성되되 각각의 비트 라인(120)은 게이트 전극의 신장 방향(Y 방향)으로 상호 이격되어 배치되어 있다. 다음, 캐핑막 패턴(122)을 포함하는 제 2 층간 절연막(116) 상에 제 3 층간 절연막(124)이 배치되어 있다. 그리고 제 3 층간 절연막(124) 상에 캐핑막 패턴(122) 사이를 식각하여 제 5 콘택홀(125)을 형성하기 위한 접촉형 자기 정렬 포토레지스트 마스크 패턴(160)이 배치되어 있다.
이후, 마스크 패턴(160)을 이용하여 제 3 층간 절연막(124) 및 제 2 층간 절연막(116)을 식각하여 제 5 콘택홀(125)을 형성한 뒤 이후에 접촉형 자기 정렬 포토레지스트 마스크 패턴(160)을 제거한다.
다음, 기판 전면에 폴리실리콘막(126)을 기판 전면에 형성하고 제 3 층간 절연막(124)의 상면이 노출될때 까지 에치백 또는 기계 및 화학적 연마를 실시한다.
구체적으로, 도 4의 X 방향의 A-A에 따른 셀 영역(C)을 포함한 반도체 메모리 소자의 폴리실리콘막(126)의 에치백 또는 기계 및 화학적 연마 후의 단면도는 도 6 에 도시되어 있으며, 도 4의 Y 방향의 B-B에 따른 셀 영역의 단면도는 도 7에 도시되었다. 즉, 도 6 및 도 7에서, 폴리실리콘막(126)은 화학 및 기계적 연마를 받아 캐패시터 하부 전극 콘택 패드(126a, 126b)를 형성한다.
이후 도 6에 도시된 바와 같이, 하부 전극 콘택 패드(126a, 126b)가 형성된 셀 영역(C)의 제 3 층간 절연막(124) 상에 개구부를 구비한 식각 저지층(128)을 형성하고, 캐패시터를 구성하는 하부 전극(130), 유전막(132) 및 상부 전극(134)을 형성한다.
도 8에서, 캐패시터가 형성된 셀 영역(C) 및 주변 회로 영역(P)의 반도체 기판 전면에 평탄화된 제 4 층간 절연막(136)을 형성한다. 제 4 층간 절연막(136)의 소정 부분이 식각되어 셀 영역(C)에서는 상부 전극(134)의 일부를 노출시키는 제 6콘택홀을 형성한다. 제 6 콘택홀 형성 후, 주변 회로 영역(P)의 제 3 층간 절연막(124), 캐핑막 패턴(122, 111), 제 2 층간 절연막(116) 및 제 1 층간 절연막(112)의 소정 부분을 식각하여 제 7 콘택홀, 제 8 콘택홀 및 제 9 콘택홀을형성한다. 여기서, 제 7 콘택홀은 주변 회로 영역(P)의 비트 라인(120)을 노출시키고, 제 8 콘택홀은 주변 회로 영역(P)의 반도체 기판의 활성 영역(103)을 노출시키고, 제 9 콘택홀은 게이트 전극(G8)의 금속막 또는 금속 실리사이드막 패턴(110)을 노출시킨다. 제 6 내지 9 콘택홀이 형성된 제 4 층간 절연막(136) 상에 제 6 내지 제 9콘택홀이 채워지도록 금속막(도시되지 않음)을 도포한 뒤 기계 및 화학적 연마 또는 에치백을 실시하여 금속 배선 콘택 패드(138a, 138b, 138c, 138d)를 형성한다. 이후, 제 4 층간 절연막(136) 상에 금속막(도시되지 않음)을 형성하고 패터닝하여 금속 배선 콘택 패드(140a, 140b, 140c 및 140d)를 형성한다.
그런데, 비트 라인 콘택 플러그와 하부 전극 콘택 플러그는 하나의 마스크를 사용하여 동시에 형성되나, 비트 라인 및 하부 전극을 반도체 기판의 활성 영역에 연결시키기 위해서는 3 번의 마스크 공정이 필요하게 된다. 즉, 비트 라인 연결체를 형성하기 위해서는, 하부 전극 콘택 패드와 동시에 형성되는 비트 라인 콘택 패드를 위한 제 1 마스크와 비트 라인 콘택 패드를 형성하기 위한 제 2 마스크가 요구되고, 하부 전극 연결체를 형성하기 위해서는, 전술한 제 1 마스크와 하부 전극 콘택 패드를 형성하기 위한 제 3 마스크가 요구된다. 따라서, 비트 라인 연결체 및 하부 전극 연결체를 형성하기 위한 공정이 다소 복잡하게 된다.
한편, 비트 라인(120)은 비트 라인 콘택 플러그(114b)와 비트 라인 콘택 패드(118a)를 통해 반도체 기판의 활성 영역(103)에 연결되고, 하부 전극(130)은 하부 전극 콘택 플러그(114a, 114c)와 하부 전극 콘택 패드(126a, 126b)를 통해 반도체 기판의 활성 영역(105)에 연결된다. 따라서, 비트 라인 연결체 및 하부 전극 연결체는 그 내부에 접합면을 갖게 되어 접합 저항의 발생으로 인한 전체 저항이 증가하게 된다. 이런 저항의 증가는 트랜지스터 및 캐패시터의 동작속도를 저하시킨다.
또한, 하부 전극 콘택 플러그를 형성하기 위한 제 5 콘택홀이, Y축 방향으로 1F(Feature Size) 이격되고 X축 방향으로 3F 이격되어 있으므로, 포토레지스트 마스크 패턴의 얼라인 마진이 부족하게 된다. 즉, 포토레지스트 마스크 패턴이 Y축 방향으로 미스 얼라인되면, 비트 라인(120)이 인접 비트 라인(120)에 연결되어 브리지가 생기는 문제가 발생한다. 또한, 제 5 콘택홀 식각 공정이 과도하게 되면 캐핑막 패턴(122)이 제거되어 비트 라인(120)이 노출된다. 그래서 비트 라인(120)이 하부 전극과 단락된다.
따라서, 미스 얼라인 마진을 확보하기 위해서는 비트 라인(120) 상에 형성되는 하드 마스크인 캐핑막 패턴(122)의 두께를 높여야 한다. 그런데 캐핑막 패턴(122)의 두께를 높이면 제 5 콘택홀이 형성될 제 3 층간 절연막(124)을 구성하는 물질로 비트 라인(120) 사이를 보이드 없이 채우는 것이 어렵게 된다.
보이드 없이 비트 라인(120) 사이를 절연물로 채우기 위해 액상인 SOG, BPSG 등을 이용할 수 있다. 그러나, SOG 또는 BPSG에 포함되어 있던 산소가 비트 라인(120) 하부로 침투하여 비트 라인(120)을 산화시킴으로써 비트 라인 리프팅 문제가 발생한다.
또한, X 축 및/또는 Y축 방향으로 마스크가 미스 얼라인되면, 마스크 패턴(160)이 노출된 부분에서 게이트 전극(G1, G2, G3 및 G4) 및 비트 라인(120)상에 형성된 질화막과의 중첩 마진이 작게 된다. 따라서 자기 정렬 식각 공정에서의 선택비가 양호하지 못한 문제가 있다.
한편, 접촉형 자기정렬 마스크(160)를 이용하여 제 5 콘택홀을 형성할때, 마스크(160)가 제 3 층간 절연막(124)에 대해 높은 식각비를 갖지 못하므로 마스크(160) 하부의 제 3 층간 절연막(124)의 일부도 제거되어, 비트 라인(120)과 비트 라인(120) 사이에 브리지가 형성된다.
한편, 주변 회로 영역의 금속 배선 콘택 플러그(138a, 138b, 138c, 138d)를 형성하기 위해, 두꺼운 제 4 층간 절연막(136)과 제 3 층간 절연막(124), 또는 이들 외에 제 2 층간 절연막(116) 및 제 1 층간 절연막(112)을 식각해야 하므로, 제 5 콘택홀 형성 식각 공정에 부담이 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하부 전극 연결체 및 비트 라인 연결체 형성 시 사용되는 마스크 수를 줄이고 이들의 저항 증가를 억제할 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공하는 것이다.
또한 본 발명이 이루고자 하는 다른 기술적 과제는 하부 전극 연결체와 비트 라인 연결체 형성 시의 미스 얼라인 마진을 확보할 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 반도체 메모리 소자의 주변 회로 영역에 형성되는 금속 배선 콘택 플러그의 식각 공정의 부담을 감소시킬 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 셀 영역의 비트 라인의 리프팅을 방지할 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공하는 것이다.
도 1 내지 도 8은 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 나타내는 도면들이다.
도 9 내지 도 19는 본 발명에 따른 반도체 메모리 소자의 제조 방법을 나타내는 도면들이다.
본 발명이 이루고자 하는 기술적 과제 중, 비트 라인 연결체 및 하부 전극 연결체 형성 시 사용되는 마스크 수를 줄여 이들의 저항을 감소시키고, 하부 전극 연결체 형성 시의 미스 얼라인 마진을 확보하기 위한, 본 발명의 일 견지에 따른 반도체 메모리 소자는, 게이트 전극 구조체와 소소 및 드레인 영역으로 이루어진 트랜지스터와, 층간 절연막을 포함한다. 게이트 전극 구조체는 기판 상에 형성하되, 게이트 전극, 게이트 전극 상에 형성된 게이트 전극 캐핑막 패턴 및 게이트 전극과 게이트 전극 캐핑막 패턴 측벽에 형성된 측벽 스페이서를 포함한다. 층간 절연막은 트랜지스터가 형성된 기판 전면에 형성되고, 비트 라인 콘택홀 및 하부 전극 콘택홀을 구비하되 게이트 전극 캐핑막 패턴 및 상기 측벽 스페이서에 대해 높은 식각 선택비를 가지는 물질로 이루어진다. 드레인 영역과 연결되는 도전성 비트 라인 연결체는 층간 절연막의 상기 비트 라인 콘택홀 내에 위치하고 있으며, 비트 라인 연결체가 형성된 상기 층간 절연막 상부에는 상기 비트 라인 연결체와 전기적으로 연결되는 비트 라인이 형성되어 있다. 비트 라인은 비트 라인 캐핑막 패턴에 의해 덮혀 있으며, 하부 전극 연결체는 층간 절연막의 하부 전극 콘택홀 내에 형성되고, 비트 라인 캐핑막 패턴 수준까지 신장하여 비트 라인 캐핑막 패턴과 동일 수준에서 형성되어 있다. 다음, 캐패시터 하부 전극 연결체 상부에, 하부 전극, 유전막 및 상부 전극을 가지는 캐패시터가 형성되어 있다.
여기서, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고, 상기 게이트 전극 캐핑막 패턴, 상기 비트 라인 캐핑막 패턴 및 상기 측벽 스페이서는 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막, 탄탈륨 산화막 또는 탄화 실리콘막 또는 이들의 조합막으로 이루어질 수 있다.
본 발명이 이루고자 하는 다른 기술적 과제인 비트 라인의 산화를 방지하기 위해, 층간 절연막과 상기 비트 라인 사이에 실리콘 질화막 또는 실리콘 산화질화막과 같은 산화방지막을 더 게재하는 것이 바람직하다.
또한, 반도체 메모리 소자의 주변 회로 영역에 형성되는 금속 배선 콘택 형성 시의 식각 공정의 부담을 감소시키기 위해, 셀 영역과 주변 회로 영역을 포함하는 반도체 메모리 소자는 그의 기판 상에 형성하되, 제 1 게이트 전극, 제 1 소스 영역 및 제 1 드레인 영역을 가지는 제 1 트랜지스터, 상기 제 1 트랜지스터를 포함한 상기 기판 전면에 형성하되, 상기 셀 영역에 형성되는 비트 라인 콘택홀 및 하부 전극 콘택홀 및 상기 주변 회로 영역에 형성되는 금속 배선 콘택홀이 제공된 제 1 층간 절연막을 포함한다. 또한, 반도체 메모리 소자는 도전성 비트 라인 연결체, 비트 라인, 비트 라인을 덮는 비트 라인 캐핑막 패턴, 캐패시터 하부 전극 연결체, 캐패시터 및 주변 회로의 드레인 영역 또는 게이트 전극에 연결되는 하부 금속 배선 콘택 플러그를 더 포함한다. 비트 라인 연결체는 제 1 층간 절연막의 상기 비트 라인 콘택홀에 형성되어 상기 드레인 영역과 전기적으로 연결되고, 비트 라인은 상기 비트 라인 연결체가 형성된 상기 제 1 층간 절연막 상에 형성되어 상기 비트 라인 연결체와 전기적으로 연결된다. 캐패시터 하부 전극 연결체는 상기 제 1 층간 절연막의 상기 하부 전극 콘택홀 내에 형성되고 상기 비트 라인 캐핑막 패턴의 수준까지 신장하여, 상기 비트 라인 캐핑막 패턴과 동일 수준에서 형성되어 있다. 캐패시터는 하부 전극 연결체 상부에 형성하되, 하부 전극, 유전막 및 상부 전극을 가지며, 하부 금속 배선 콘택 플러그는 제 1 층간 절연막의 상기 금속 배선 콘택홀 내에 형성되어 상기 주변 회로 영역에 배치되는 드레인 영역 또는 게이트 전극과 연결된다.
비트 라인 콘택홀 및 하부 전극 콘택홀을 자기 정렬 방식을 이용하여 형성하기 위해, 상기 트랜지스터는 상기 게이트 전극 상부에 형성되는 게이트 전극 캐핑막 패턴 및 상기 게이트 전극과 상기 게이트 전극 캐핑막 패턴의 측벽에 형성되는 측벽 스페이서를 더 포함한다. 그리고 상기 게이트 전극 캐핑막 패턴, 상기 측벽 스페이서 및 상기 비트 라인 캐핑막 패턴이 상기 제 1 층간 절연막에 대해 높은 식각비를 가지는 물질로 이루어져야 한다.
또한 반도체 메모리 소자는 캐패시터를 덮으면서 상기 셀 영역 및 상기 주변 회로 영역을 포함하는 기판 상에 주변 회로 영역에 제공된 금속 배선 콘택홀을 구비하는 평탄화된 제 2 층간 절연막을 더 포함한다. 제 2 층간 절연막에 형성된 금속 배선 콘택홀은 도전성 물질로 채워져 하부 금속 배선 콘택 플러그와 전기적으로 연결되는 상부 금속 배선 콘택 플러그를 형성한다.
한편, 비트 라인 캐핑막 패턴은, 주변 회로 영역에서는 상기 비트 라인 상부 및 상기 제 1 층간 절연막 상에 배치되어, 제 2 층간 절연막 상에 형성된 금속 배선 콘택홀 형성 시의 식각 부담을 완화시킨다.
비트 라인 연결체 및 하부 전극 연결체 형성 시 사용되는 마스크 수를 줄이여 이들의 저항을 감소시키고, 하부 전극 연결체 형성 시의 미스 얼라인 마진을 확보하기 위한, 본 발명의 다른 견지에 따른 반도체 메모리 소자 제조 방법은, 기판 상에 게이트 전극, 상기 게이트 전극 상에 형성되는 게이트 전극 캐핑막 패턴 및 상기 게이트 전극과 상기 게이트 전극 캐핑막 패턴의 측벽에 형성된 게이트 전극 측벽 스페이서를 포함하는 게이트 전극 구조체, 소스 영역 및 드레인 영역을 가지는 트랜지스터를 형성한다. 트랜지스터를 포함한 상기 기판 전면에 상기 게이트 전극 캐핑막 패턴 및 상기 게이트 전극 측벽 스페이서와 식각 선택비가 높은 물질로 이루어지되 비트 라인 콘택홀을 구비하는 제 1 층간 절연막을 형성한다. 비트 라인 콘택홀을 도전성 물질로 채워 상기 드레인 영역과 전기적으로 연결되는 비트 라인 연결체를 형성한다. 다음, 상기 비트 라인 연결체를 포함한 상기 제 1 층간 절연막 상에 비트 라인을 형성하고, 비트 라인을 덮는 비트 라인 캐핑막 패턴을 형성한다. 비트 라인 캐핑막 패턴이 형성된 상기 제 1 층간 절연막 상부 전면에 상기 게이트 전극 캐핑막 패턴 및 상기 게이트 전극 측벽 스페이서에 대해 식각 선택비가 높은 물질로 이루어지는 제 2 층간 절연막을 형성한다. 제 2 층간 절연막 중 상기 소스 영역에 대응하는 부분으로 상기 비트 라인의 배열 방향을 따라 신장하는 부분을 노출시키는 마스크 패턴을 상기 제 2 층간 절연막 상에 형성한다. 상기 마스크 패턴을 이용하여 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여, 상기 소스 영역을 노출시키는 캐패시터 하부 전극 콘택홀을 형성한다. 상기 하부 전극 콘택홀의 바닥에서부터 상기 비트 라인 캐핑막 패턴의 수준까지 상기 도전성 물질을 채워, 상기 비트 라인 캐핑막 패턴과 동일 수준에 위치하는 캐패시터 하부 전극 연결체를 형성한다. 그리고 캐패시터 하부 전극 연결체 상부에, 하부 전극, 유전막 및 상부 전극을 가지는 캐패시터를 형성한다.
구체적으로 살펴보면, 하부 전극 콘택홀 형성하기 위해서는, 상기 제 2 층간 절연막 중 상기 노출된 부분을 전부 제거하고, 상기 비트 라인 캐핑막 패턴을 이용하여 상기 제 1 층간 절연막을 식각한다.
이후, 캐패시터 하부 전극 연결체를 형성하기 위해서는, 상기 하부 전극 콘택홀을 포함하는 상기 기판 전면에 도전성 물질막을 형성한 뒤, 상기 도전성 물질막이 형성된 상기 기판 전면에 대해 상기 비트 라인 캐핑막의 상면이 실질적으로 노출될 때까지 기계 및 화학적 연마 공정 또는 에치백 공정을 진행한다.
비트 라인의 산화에 의한 리프팅을 방지하기 위해, 제 1 층간 절연막 형성 단계와 상기 비트 라인 콘택홀 형성 단계 사이에, 상기 비트 라인의 산화를 방지하는 물질막을 형성하고, 상기 비트 라인 산화 방지 물질막을 식각하여 상기 비트 라인 콘택홀을 개방시키는 개구부를 형성한 뒤 상기 개구부의 상단부까지 도전성 물질을 채워 비트 라인 연결체와 비트 라인을 연결시킨다.
또한, 반도체 메모리 소자의 주변 회로 영역에 형성되는 금속 배선 콘택 형성 시의 식각 공정의 부담을 감소시키기 위해, 셀 영역과 주변 회로 영역을 포함하는 반도체 메모리 소자의 기판을 준비한 후, 상기 셀 영역 및 상기 주변 회로 영역을 포함하는 상기 기판 상에, 게이트 전극 상기 게이트 전극 상면에 형성된 게이트전극 캐핑막 패턴 및 상기 게이트 전극과 상기 게이트 전극 캐핑막 패턴의 측벽에 형성된 측벽 스페이서를 포함하는 게이트 전극 구조체, 소스 영역 및 드레인 영역을 가지는 트랜지스터를 형성한다. 이후 상기 트랜지스터를 포함한 상기 기판 전면에 제 1 층간 절연막을 형성하고, 제 1 층간 절연막을 식각하여 상기 셀 영역에 비트 라인 콘택홀 및 상기 주변 회로 영역에 금속 배선 콘택홀을 동시에 형성한다. 비트 라인 콘택홀 및 상기 금속 배선 콘택홀을 도전성 물질로 채워 상기 셀 영역에 형성된 상기 드레인 영역과 연결된 비트 라인 연결체 및 상기 주변 회로 영역에 형성된 상기 드레인 영역 또는 상기 게이트 전극에 연결되는 금속 콘택 연결체를 동시에 형성한다.
여기서, 상기 비트 라인 연결체 및 상기 금속 콘택 연결체를 형성하기 위해서는, 상기 비트 라인 콘택홀 및 상기 금속 배선 콘택홀이 형성된 상기 제 1 층간 절연막 상에 폴리실리콘 또는 금속 또는 이들의 조합과 같은 도전성 물질로 이루어진 도전막을 형성한다. 상기 제 1 층간 절연막의 상면이 실질적으로 노출될 때까지 상기 도전막을 기계 및 화학적으로 연마 또는 에치백한다.
그리고, 상기 비트 라인 연결체 및 상기 금속 콘택 연결체 형성 단계 후, 상기 비트 라인 연결체 및 상기 금속 콘택 연결체가 형성된 상기 제 1 층간 절연막 상의 소정 부분에 비트 라인을 형성하여 상기 비트 라인 연결체를 상기 비트 라인에 연결시킨다. 연속하여 상기 비트 라인을 덮는 비트 라인 캐핑막 패턴을 형성하되, 상기 셀 영역에 배치된 비트 라인 캐핑막 패턴은 상기 셀 영역의 비트 라인만을 덮으며 상기 주변 회로 영역에 배치된 상기 비트 라인 캐핑막 패턴은 상기 주변회로 영역에 배치되는 상기 비트 라인, 상기 제 1 층간 절연막의 상면 그리고 상기 금속 콘택 연결체의 상면을 덮도록 한다. 여기서 주변 회로 영역에 위치하는 비트 라인 캐핑막 패턴은 비트 라인 상에 형성되는 캐패시터를 덮는 층간 절연막을 식각하여 금속 배선 콘택홀을 형성할 때의 건식 식각의 저지층으로 사용된다.
상기 비트 라인 캐핑막 패턴 형성 단계 후, 상기 비트 라인 캐핑막 패턴이 형성된 상기 기판 전면에 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막 중 상기 셀 영역의 상기 소스 영역에 대응하는 부분으로 상기 비트 라인의 배열 방향을 따라 신장하는 부분을 노출시키는 마스크 패턴을, 상기 제 2 층간 절연막 상에 형성하는 단계, 상기 마스크 패턴을 이용하여 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여, 상기 소스 영역을 노출시키는 캐패시터 하부 전극 콘택홀을 형성하는 단계, 상기 하부 전극 콘택홀의 바닥에서부터 상기 비트 라인 캐핑막 패턴의 수준까지 상기 도전성 물질을 채워, 상기 비트 라인 캐핑막 패턴과 동일 수준에 위치하는 캐패시터 하부 전극 연결체를 형성하는 단계, 및 상기 캐패시터 하부 전극 연결체 상부에, 하부 전극, 유전막 및 상부 전극을 가지는 캐패시터를 형성하는 단계를 수행한다. 즉, 하부 전극 콘택홀을 하나의 마스크를 사용하여 형성할 수 있게 되어, 공정 단계를 간소화할 수 있고, 하부 전극 연결체의 저항 증가도 억제할 수 있다.
또한, 상기 비트 라인 형성 단계 이전에 상기 제 1 층간 절연막 상에 상기 비트 라인 연결체를 개방시키는 개구부를 구비한 실리콘 질화막 또는 실리콘 산화질화막과 같은 비트 라인 산화 방지 물질막을 형성하고, 상기 비트 라인 산화 방지물질막에 제공된 상기 개구부의 상단부까지 도전성 물질로 채워 비트 라인의 산화를 방지한다.
구체적으로, 하부 전극 콘택홀을 형성하기 위해서는, 전술한 마스크를 사용하여 상기 제 2 층간 절연막 중 상기 노출된 부분을 전부 제거하고, 계속하여 상기 비트 라인 캐핑막 패턴을 이용하여 상기 제 1 층간 절연막을 제거한다.
구체적으로, 하부 전극 연결체를 형성하기 위해서는, 상기 하부 전극 콘택홀을 포함하는 상기 기판 전면에 도전성 물질막을 형성하고, 상기 도전성 물질막이 형성된 상기 기판 전면에 대해 상기 비트 라인 캐핑막 패턴의 상면이 실질적으로 노출될 때까지 기계 및 화학적 연마 공정 또는 에치백 공정을 실시한다.
또한, 상기 비트 라인 캐핑막 패턴을 형성하기 위해서, 상기 셀 영역 및 상기 주변 회로 영역을 포함한 반도체 기판 전면에 비트 라인 캐핑막을 형성하고, 상기 셀 영역을 노출시키는 마스크 패턴을 상기 비트 라인 캐핑막 상에 형성한다. 다음, 상기 마스크 패턴을 이용하여 상기 셀 영역에 위치한 상기 비트 라인 캐핑막을 에치백하여 상기 비트 라인 캐핑막 패턴을 형성하고 상기 마스크 패턴을 제거한다. 따라서, 셀 영역에 위치하는 비트 라인 캐핑막만을 식각하므로, 본 식각 공저의 부담을 줄일 수 있으며, 주변 회로 영역의 비트 라인 캐핑막 패턴은 금속 배선 콘택홀 형성 시의 식각 저지층으로 사용될 수 있다.
이하 본 발명의 효과 및 이점을 첨부한 도면을 참조로 상세히 설명한다.
도 9, 도 10, 도 18, 및 도 19의 반도체 메모리 소자는 셀 영역(C)과 주변 회로 영역(P)으로 나뉘어져 있다. 도 11 내지 도 17은 반도체 메모리 소자의 셀 영역(C) 만을 나타냈다.
도 9에서, 반도체 기판(200)의 활성 영역은 소자 분리 영역(202)에 의해 한정된다. 소자 분리 영역(102)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 등의 방법을 이용하여 형성될 수 있으며, 고집적 반도체 메모리 소자에서는 STI 방법을 이용하는 것이 바람직하다.
다음, 셀 영역(C) 및 주변 회로 영역(P)의 반도체 기판(100)의 전면에 절연막, 폴리실리콘막, 금속막 또는 금속 실리사이드막 및 캐핑막을 형성한 뒤 패터닝하여 게이트 전극 절연막 패턴(204), 폴리실리콘막 패턴(208) 및 금속막 또는 금속 실리사이드막 패턴(210)으로 이루어진 게이트 전극(G11, G12, G13, G14, G15, G16 및 G17) 및 게이트 전극 캐핑막 패턴(211)을 순차적으로 형성한다. 다음, 반도체 기판과 다른 도전형을 갖는 이온을 주입하여 드레인 및 소스 영역(203, 205의 일부)을 형성한다. 게이트 전극(G12)을 포함하는 트랜지스터의 소스 영역(205)은 게이트 전극(G11)을 포함하는 트랜지스터의 소스 영역과 공통이고, 게이트 전극(G12)을 포함하는 트랜지스터의 드레인 영역(203)은 게이트 전극(G13)을 포함하는 트랜지스터의 드레인 영역과 공통이다.
게이트 전극 캐핑막 패턴(211)은 이후에 형성되는 층간 절연막(212)에 대해 식각 선택비가 높은 물질로 구성되는 것이 바람직하며, 실리콘 질화막, 알루미늄 산화막, 탄화실리콘막 또는 탄탈륨 산화막 등이 사용될 수 있다. 연이어, 게이트 전극(G11, G12, G13, G14, G15, G16 및 G17)이 형성된 반도체 기판(200) 전면에 절연막을 도포하고 에치백하여 게이트 전극(G11, G12, G13, G14, G15, G16 및 G17)및 게이트 전극 캐핑막 패턴(211) 측벽에 스페이서(206)를 형성한다. 스페이서(206)도 이후에 형성되는 층간 절연막(212)에 대해 식각 선택비가 높은 물질로 구성되는 것이 바람직하다.
여기서 게이트 전극 절연막 패턴(204), 게이트 전극(G11, G12, G13, G14, G15, G16, G17 및 G18), 게이트 전극 캐핑막 패턴(211) 및 스페이서(206)로 이루어진 구조체를 게이트 전극 구조체라 명한다.
한편, 스페이서(206)를 포함한 게이트 전극 구조체 형성 후 고농도의 불순물 이온을 기판에 주입하여 LDD(lightly Doped Drain and Source) 구조의 드레인 영역(103) 및 소스 영역(105)을 형성함으로써 트랜지스터들(T11, T12, T13, T14, T15, T16 및 T17)를 완성한다. 도 9 및 도 10 그리고 도 12 내지 도 19에서의 소스 영역 및 드레인 영역은 LDD 구조를 가진다. 이하에서 LDD 구조의 소스 영역 및 드레인 영역을 각각 소스 영역 및 드레인 영역으로 명한다.
스페이서(206)가 형성된 셀 영역(C) 및 주변 회로 영역(P)의 반도체 기판(200)의 전면에 평탄화된 제 1 층간 절연막(212)과 비트 라인 산화 방지막(214)을 형성한다. 연이어 마스크(도시되지 않음)를 사용하여 제 1 층간 절연막(212) 및 비트 라인 산화 방지막(214)의 소정 부분을 식각하여 셀 영역(C)에서는 트랜지스터(T12, T13, T15)의 드레인 영역(203)을 노출시키는 제 1 콘택홀을 형성하고, 주변 회로 영역(P)에서는 트랜지스터(T16, T18)의 금속막 또는 금속 실리사이드막 패턴(210)을 노출시키는 제 2 콘택홀 및 트랜지스터(G17)의 드레인 영역(203)을 노출시키는 제 3 콘택홀 형성한다. 특히, 주변 회로 영역(P)에 형성된제 2 콘택홀 및 제 3 콘택홀은 금속 배선 콘택홀 형성 공정 시의 식각 부담을 완화시키는 역할을 하게 된다.
한편, 게이트 전극 캐핑막 패턴(211) 및 스페이서(206)가 제 1 층간 절연막(212)에 대해 높은 식각 선택비를 가지는 물질로 구성되면 제 1 콘택홀 내지 제 3 콘택홀은 게이트 전극 캐핑막 패턴(211) 및 스페이서(206)에 의해 자기 정렬 방식으로 식각된다.
여기서, 제 1 층간 절연막(212)은 실리콘 질화막, 실리콘 산화막, PSG(PhosphoSilicate Glass)막, BSG(Borosilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, TEOS(TetraEthylOrthoSilicate Glass)막, 오존-TEOS막, PE-TEOS(Plasma Enhanced-TEOS)막 또는 USG(Undoped Silicate Glass)막 또는 이들의 조합막으로 이루어지며, 게이트 전극 캐핑막 패턴(211) 및 스페이서(206)는 제 1 층간 절연막과 다른 물질로 구성하되 실리콘 질화막, 알루미늄 산화막, 탄탈륨 산화막 또는 탄화 실리콘막 또는 이들의 조합막으로 이루어질 수 있다.
다음, 반도체 기판(200) 전면에 도전성의 폴리 실리콘막(216)을 형성하여 제 1 콘택홀 내지 제 3 콘택홀을 채운다.
도 10에서, 폴리실리콘막(216)은 비트 라인 산화 방지막(214)의 상면이 실질적으로 노출될때까지 에치백 또는 기계 및 화학적 연마 공정을 받게 되어, 셀 영역(C)에서는 제 1 콘택홀을 통해 트랜지스터(T12, T15)의 드레인 영역(203)에 연결되는 제 1 비트 라인 콘택 연결체(216a)를 형성한다. 주변 회로 영역(P)에서는제 2 콘택홀을 통해 트랜지스터(T16, T18)의 게이트 전극(G16, G18)의 상면과 연결되는 제 2 비트 라인 콘택 연결체(216b, 216d)와 제 3 콘택홀을 통해 트랜지스터(T17)의 드레인 영역(203)과 연결되는 제 3 비트 라인 콘택 연결체(216c)를 형성한다.
여기서 비트 라인 산화 방지막(214)의 상면이 "실질적으로" 노출된다는 것은, 비트 라인 산화 방지막(214)의 상면이 전혀 식각되지 않고 노출되는 이상적인 경우와 비트 라인 산화 방지막(214)의 상면의 일부가 식각되는 실제적인 경우를 포함하는 것을 의미한다.
다음, 제 1 비트 라인 콘택 연결체 내지 제 3 비트 라인 콘택 연결체(216a, 216b, 216c, 216d)를 포함하는 반도체 기판(200) 전면에 금속 확산 방지막 및 금속막을 도포하고 패터닝하여 셀 영역(C) 및 주변 회로 영역(P)에 비트 라인(218)을 형성한다. 금속 확산 방지막으로는 TiN, 또는 TiW를 사용할 수 있으며, 금속막으로는 Ti, Al, 또는 W 등을 사용할 수 있다.
한편, 제 1 콘택홀 내지 제 3 콘택홀을 채우는 것으로 폴리실리콘막(216) 대신에 금속 확산 방지막과 금속막을 사용할 수도 있다.
비트 라인(218)이 형성된 반도체 기판(200) 전면에 비트 라인(218) 보호용 캐핑막(도시되지 않음)을 형성한 뒤 주변 회로 영역(P)을 마스킹하는 마스크(도시되지 않음)를 배치한 상태에서 에치백 공정을 실시하여 비트 라인 캐핑막 패턴(220a)을 형성한다. 한편, 주변 회로 영역(P)에 형성된 비트 라인 캐핑막(220)은 제거되지 않고 비트 라인(218), 제 2 및 제 3 비트 라인 콘택 연결체(216d,216e) 및 비트 라인 산화 방지막(214) 상에 위치한다. 기판 전면에 형성된 비트 라인 캐핑막과 대비하여 에치백 공정 후 주변 회로 영역(P)에 형성되어 있는 비트 라인 캐핑막을 주변 회로 영역(P)의 비트 라인 캐핑막 패턴(220)으로 명명하여 사용한다.
다음, 반도체 기판(200) 전면에 제 1 층간 절연막(212)과 같은 물질 또는 균등한 물질로 이루어지는 제 2 층간 절연막(222)을 형성하고, 도 11에서 도시된 것과 같이 참조 번호 250으로 도시된 부분만이 노출되게 하는 라인형(line-type) 자기 정렬 마스크(도 12의 270)를 제 2 층간 절연막(222) 상에 배치한다.
도 12는 도 11의 C-C에 따른 반도체 메모리 소자의 셀 영역의 단면도로서, 라인형 자기 정렬 마스크(270)가 제 2 층간 절연막(222) 상에 형성된 상태를 나타낸다. 도 11에서, 비트 라인(218)은 X축 방향으로 신장하고 Y축 방향으로 배열되어 있으며, 게이트 전극(G11, G12, G13 및 G14)은 Y축 방향으로 신장하고 X축 방형으로 배열되어 있다. 게이트 전극(G11, G12, G13 및 G14)과 비트 라인(218) 사이에 배치되는 제 1 층간 절연막(212)과 비트 라인 산화 방지막(214), 비트 라인(218)을 덮는 비트 라인 캐핑막 패턴(220a)은 도시하지 않았다. 또한, 참조 번호 260으로 표시된 부분은 하부 전극 콘택홀이 형성될 부분을 나타낸다.
한편, 도 12에는 게이트 전극(G12)의 스페이서(206)와 게이트 전극(G13)의 스페이서(206)에 의해 자기 정렬로 형성된 제 1 콘택홀 내에 형성되어, 트랜지스터(T12, T13)의 드레인 영역(203)과 비트 라인(218)을 연결시키는 제 1 비트 라인 연결체(216a)가 도시되어 있다. 비트 라인(218) 상에는 비트 라인 캐핑막패턴(220a) 및 제 2 층간 절연막(222)이 순차적으로 형성되어 있다. 제 2 층간 절연막(222) 상에는 라인 형 자기 정렬 마스크(270)가 형성되어 있다. 라인 형 자기 정렬 마스크는 트랜지스터(T11, T12)의 소소 영역(205)과 트랜지스터(T13, T14)의 소스 영역(205) 상부의 제 2 층간 절연막(222)을 노출시킨다.
도 13은 도 11의 D-D에 따른 반도체 메모리 소자의 셀 영역의 단면도로서, 기판(200) 상에 제 1 층간 절연막(212)이 형성되어 있다. 제 1 층간 절연막(212) 상에는 비트 라인 산화 방지막(214), 비트 라인(218) 및 비트 라인 캐핑막 패턴(220a)이이격 배치되어 있다. 다음, 제 2 층간 절연막(222)이 비트 라인 캐핑막 패턴(220a)이 포함된 기판(200) 전면에 형성되어 있다. 그런데, 라인형 자기 정렬 마스크(270)는 제 2 층간 절연막(222) 상에 형성되어 있지 않다. 즉, 비트 라인(218) 위에는 포토레지스트 마스크가 형성되어 있지 않다.
다음, 라인 형 자기 정렬 마스크를 이용하여 하부 전극 콘택홀 형성 식각 공정을 실시한다. 도 11의 C-C에 따른 도 12의 후속 제조 상태는 도 14에 도시되어 있고 도 11의 D-D에 따른 도 13의 후속 제조 상태는 도 15에 도시되어 있다.
도 14에서, 라인 형 자기 정렬 마스크(260)에 의해 노출된 부분(260)의 제 2 층간 절연막(222) 및 그 하부의 제 1 층간 절연막(212)이 식각되어 리세스(223)와 돌출부(225)를 형성한다. 그런데 리세스(223) 내에는 도 15에 도시된 바와 같이, 비트 라인 캐핑막 패턴(220a)에 의해 자기 정렬로 식각되어 형성된 다수의 홈(223)이 이격 배치되어 있다. 다음, 라인 형 자기 정렬 포토레지스트 마스크를 제거한 뒤, 리세스(223), 돌출부(225) 및 홈(224)이 형성된 반도체 기판(200) 전면에 도전성 물질인 폴리실리콘으로 이루어진 폴리실리콘막(226)을 형성한다.
다음, 기판 전면에 대해 비트 라인 캐핑막 패턴(220a)의 상면이 실질적으로 노출될때 까지 에치백 또는 기계 및 화학적 연마 공정을 실시하면, 도 16 및 도 17에 도시된 바와 같이, X축 방형 및 Y축 방향으로 분리되는 다수의 하부 전극 연결체(228a, 228b)가 형성된다. 즉, 하부 전극 연결체(228a)는 비트 라인 캐핑막 패턴(220a)과 동일한 수준에서 형성된다. 여기서, 비트 라인 캐핑막 패턴(220a)의 상면이 "실질적으로" 노출된다는 것은, 비트 라인 캐핑막 패턴(220a)의 상면이 전혀 식각되지 않은 상태에서 노출되는 이상적인 경우와 비트 라인 캐핑막 패턴(220a)의 상면의 일부가 식각되는 실제적인 경우도 포함하는 것을 의미한다.
이후의 공정은 캐패시터를 형성하기 위한 것으로, 도 18에 도시된 바와 같이, 하부 전극 연결체(228a, 228b)를 포함한 반도체 기판의 전면에 캐패시터 하부 전극을 형성하기 위한 제 5 콘택홀을 갖는 평탄화된 제 3 층간 절연막(230)과 식각 저지층(234)을 형성하고, 제 5 콘택홀을 도전성 물질로 채워 플러그(232a, 232b)를 형성한 뒤 캐패시터의 하부 전극(236)을 형성하고, 하부 전극(236) 상에 유전막(238)과 상부 전극(240)을 순차적으로 형성한다.
도 19에서, 캐패시터가 형성된 반도체 기판 전면에는 평탄화된 제 4 층간 절연막(242)을 형성한다. 연이어, 제 4 층간 절연막(242)을 식각하여 셀 영역(C)에는 상부 전극(240)의 일부를 노출시키는 제 6 콘택홀을 형성한다. 제 6 콘택홀 형성 후, 주변 회로 영역(P)의 제 4 층간 절연막(242), 제 3 층간 절연막(230) 및 비트 라인 캐핑막 패턴(220)이 제거되어, 하부에 제 2 비트 라인 연결체(216c)가 형성되어 있는 비트 라인(218), 제 2 비트 라인 연결체(216d) 및 제 3 비트 라인 연결체(216d)의 상면을 각각 노출시키는 제 7 콘택홀 내지 제 9 콘택홀을 형성한다.
제 6 내지 9 콘택홀이 형성된 제 4 층간 절연막(242) 상에 폴리실리콘막(도시되지 않음) 또는 금속막(도시되지 않음)을 도포한 뒤 에치백 또는 기계 및 화학적 연마 공정을 실시하여 각 콘택홀을 채우는 금속 배선 콘택 플러그(244a, 244b, 2444c, 244d)를 형성한다. 이후 금속막(도시되지 않음)을 형성한 뒤 패터닝하여 금속 배선 콘택 패드(246a, 246b, 246c, 246d)를 형성한다.
이상에서 설명한 본 발명의 주요 이점은 다음과 같다.
첫째, 셀 영역(C)의 비트 라인 연결체(216a)를 형성하는 데 사용된 마스크는 1개이며, 하부 전극 연결체(228a, 228b)를 형성하는 데 사용된 마스크도 1개이므로, 종래 기술에서 비트 라인 연결체 및 하부 전극 연결체 형성을 위해 사용된 마스크 수에 비해 그 수가 감소되었다. 따라서, 마스크 제작 및 제거에 수반되는 공정이 다소 간단해졌다.
둘째, 비트 라인 연결체(216a)와 하부 전극 연결체(228a, 228b) 각각이 1회의 식각 공정과 1 회의 도전성 물질의 채움 공정(도 9 참조)으로 이루어지므로 그의 내부에 접합면이 생기지 않아 저항 증가가 억제될 수 있다.
특히 하부 전극 연결체(228a, 228b)가 비트 라인 연결체(216a) 보다 약간 긴 길이(또는 높이)를 가질 뿐이므로, 하부 전극 연결체의 길이 감소에 따르는 저항감소 효과도 얻을 수 있다.
셋째, 셀 영역(C)의 비트 라인 콘택홀 형성 시 주변 회로 영역(P)에서는 (하부)금속 배선 콘택홀이 동시에 형성된다. 따라서, 캐패시터 상면에 형성되는 제 4 층간 절연막을 포함해 기판에 형성된 모든 층간 절연막을 식각하여 금속 배선 플러그를 형성할 경우에 비해 식각 공정의 부담이 감소하게 된다.
넷째, 라인 형 자기 정렬 마스크에 의해 게이트 전극의 신장 방향에 수직이되 소스 영역 상부에 위치하는 비트 라인(218) 상에는 포토레지스트가 존재하지 않는다. 따라서, 포토레지스트와 그 하부의 층간 절연막(222)과의 불량한 선택비에 기인한 하부 전극 연결체와 하부 전극 연결체간의 브리지는 발생하지 않는다.
다섯째, 라인 형 포토레지스트 마스크를 사용하고 자기 정렬 방식으로 하부 전극 콘택홀을 형성하므로, 비트 라인의 배열 방향으로의 미스 얼라인이 생기더라도 하부 전극 콘택 플러그간의 브리지는 발생하지 않는다.
여섯째, 셀 영역 및 주변 회로 영역에 동시에 형성된 비트 라인 산화 방지막(214)이 셀 영역에서의 비트 라인의 산화를 방지하는데 사용되고 주변 회로 영역에서는 이후의 (상부) 금속 배선 콘택홀 형성 시의 식각 저지층으로 사용될 수 있다.
또한, 비트 라인 캐핑막 패턴 형성 시 셀 영역(C)만을 오픈하고 에치백 공정을 실시함으로써, 에치백 공정의 부담을 줄일 뿐만아니라, 비트 라인 캐핑막 패턴은 주변 회로 영역에서, 주변 회로 영역의 상부 금속 배선 콘택홀 형성 시의 식각 저지층으로서의 역할도 하게 되는 효과가 있다.

Claims (33)

  1. 기판,
    상기 기판 상에 형성되되, 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 전극 캐핑막 패턴 및 상기 게이트 전극과 상기 게이트 전극 캐핑막 패턴 측벽에 형성된 측벽 스페이서를 포함하는 게이트 전극 구조체, 소스 영역 및 드레인 영역을 가지는 트랜지스터,
    상기 트랜지스터를 포함한 상기 기판 전면에 형성되고, 비트 라인 콘택홀 및 하부 전극 콘택홀을 구비하되 상기 게이트 전극 캐핑막 패턴 및 상기 측벽 스페이서에 대해 높은 식각 선택비를 가지는 물질로 이루어지는 층간 절연막,
    상기 층간 절연막의 상기 비트 라인 콘택홀 내에 형성되어 상기 드레인 영역과 연결되는 도전성 비트 라인 연결체,
    상기 비트 라인 연결체가 형성된 상기 층간 절연막 상부에 형성되어 상기 비트 라인 연결체와 전기적으로 연결되는 비트 라인,
    상기 비트 라인을 덮는 비트 라인 캐핑막 패턴,
    상기 층간 절연막의 상기 하부 전극 콘택홀 내에 형성되고 상기 비트 라인 캐핑막 패턴 수준까지 신장하여, 상기 비트 라인 캐핑막 패턴과 동일 수준에서 형성되는 캐패시터 하부 전극 연결체 및
    상기 캐패시터 하부 전극 연결체 상부에 형성되되, 하부 전극, 유전막 및 상부 전극을 가지는 캐패시터를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 층간 절연막과 상기 비트 라인 사이에 상기 비트 라인의 산화를 방지하는 물질막을 더 포함하는 반도체 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고, 상기 게이트 전극 캐핑막 패턴, 상기 비트 라인 캐핑막 패턴 및 상기 측벽 스페이서는 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막, 탄탈륨 산화막 또는 탄화 실리콘막 또는 이들의 조합막으로 이루어지는 반도체 메모리 소자.
  4. 제 2 항에 있어서, 상기 물질막은 실리콘 질화막 또는 실리콘 산화질화막으로 이루어지는 반도체 메모리 소자.
  5. 셀 영역과 주변 회로 영역을 포함하는 반도체 메모리 소자의 기판,
    상기 기판 상에 형성되되, 제 1 게이트 전극, 제 1 소스 영역 및 제 1 드레인 영역을 가지는 제 1 트랜지스터,
    상기 제 1 트랜지스터를 포함한 상기 기판 전면에 형성되되, 상기 셀 영역에 형성되는 비트 라인 콘택홀 및 하부 전극 콘택홀 및 상기 주변 회로 영역에 형성되는 금속 배선 콘택홀이 제공된 제 1 층간 절연막,
    상기 제 1 층간 절연막의 상기 비트 라인 콘택홀에 형성되어 상기 드레인 영역과 전기적으로 연결된 도전성 비트 라인 연결체,
    상기 비트 라인 연결체가 형성된 상기 제 1 층간 절연막 상에 형성되어 상기 비트 라인 연결체와 전기적으로 연결된 비트 라인,
    상기 비트 라인을 덮는 비트 라인 캐핑막 패턴,
    상기 제 1 층간 절연막의 상기 하부 전극 콘택홀 내에 형성되고 상기 비트 라인 캐핑막 패턴의 수준까지 신장하여, 상기 비트 라인 캐핑막 패턴과 동일 수준에 서 형성되는 캐패시터 하부 전극 연결체,
    상기 하부 전극 연결체 상부에 형성되되, 하부 전극, 유전막 및 상부 전극을 가지는 캐패시터, 및
    상기 제 1 층간 절연막의 상기 금속 배선 콘택홀 내에 형성되어 상기 주변 회로 영역에 배치되는 드레인 영역 또는 게이트 전극과 연결되는 하부 금속 배선 콘택 플러그를 구비하는 반도체 메모리 소자.
  6. 제 5 항에 있어서, 상기 트랜지스터는 상기 게이트 전극 상부에 형성되는 게이트 전극 캐핑막 패턴 및 상기 게이트 전극과 상기 게이트 전극 캐핑막 패턴의 측벽에 형성되는 측벽 스페이서를 더 포함하고, 상기 게이트 전극 캐핑막 패턴, 상기 측벽 스페이서 및 상기 비트 라인 캐핑막 패턴이 상기 제 1 층간 절연막에 대해 높은 식각비를 가지는 물질로 이루어지는 반도체 메모리 소자.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 비트 라인과 상기 제 1 층간 절연막 사이에서 상기 제 1 층간 절연막 전면에 형성되는 비트 라인 산화 방지막을 더 포함하는 반도체 메모리 소자.
  8. 제 6 항에 있어서, 상기 주변 회로 영역에서, 상기 비트 라인 캐핑막 패턴은 상기 비트 라인 상부 및 상기 제 1 층간 절연막 상부 전면에 배치되는 반도체 메모리 소자.
  9. 제 7 항에 있어서, 상기 주변 회로 영역에서, 상기 비트 라인 캐핑막 패턴은 상기 비트 라인 상부 및 상기 비트 라인 산화 방지막 상부 전면에 배치되는 반도체 메모리 소자.
  10. 제 5 항 또는 제 6 항에 있어서, 상기 캐패시터를 덮으면서 상기 셀 영역 및 상기 주변 회로 영역을 포함하는 기판 상에 형성되되 상기 주변 회로 영역에 제공된 금속 배선 콘택홀을 구비하는 평탄화된 제 2 층간 절연막을 더 포함하는 반도체 메모리 소자.
  11. 제 10 항에 있어서, 상기 금속 배선 콘택홀 내에 형성되어 상기 하부 금속 콘택 플러그와 전기적으로 연결되는 상부 금속 콘택 플러그를 더 포함하는 반도체 메모리 소자.
  12. 제 6 항에 있어서, 상기 제 1 층간 절연막은 실리콘 산화막, 실리콘 질화막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고, 상기 게이트 전극 캐핑막 패턴, 상기 비트 라인 캐핑막 패턴 및 상기 측벽 스페이서는 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막, 탄탈륨 산화막 또는 탄화실리콘막 또는 이들의 조합막으로 이루어지는 반도체 메모리 소자.
  13. 제 7 항 또는 제 9 항에 있어서, 상기 비트 라인 산화 방지막은 실리콘 질화막 또는 실리콘 산화질화막인 반도체 메모리 소자.
  14. 기판을 준비하는 단계,
    상기 기판 상에 게이트 전극, 상기 게이트 전극 상에 형성되는 게이트 전극 캐핑막 패턴 및 상기 게이트 전극과 상기 게이트 전극 캐핑막 패턴의 측벽에 형성된 게이트 전극 측벽 스페이서를 포함하는 게이트 전극 구조체, 소스 영역 및 드레인 영역을 가지는 트랜지스터를 형성하는 단계,
    상기 트랜지스터를 포함한 상기 기판 전면에 상기 게이트 전극 캐핑막 패턴 및 상기 게이트 전극 측벽 스페이서와 식각 선택비가 높은 물질로 이루어지되 비트 라인 콘택홀을 구비하는 제 1 층간 절연막을 형성하는 단계,
    상기 비트 라인 콘택홀을 도전성 물질로 채워 상기 드레인 영역과 전기적으로 연결되는 비트 라인 연결체를 형성하는 단계,
    상기 비트 라인 연결체를 포함한 상기 제 1 층간 절연막 상에 비트 라인을 형성하는 단계,
    상기 비트 라인을 덮는 비트 라인 캐핑막 패턴을 형성하는 단계,
    상기 비트 라인 캐핑막 패턴이 형성된 상기 제 1 층간 절연막 상부 전면에 상기 게이트 전극 캐핑막 패턴 및 상기 게이트 전극 측벽 스페이서에 대해 식각 선택비가 높은 물질로 이루어지는 제 2 층간 절연막을 형성하는 단계,
    상기 제 2 층간 절연막 중 상기 소스 영역에 대응하는 부분으로 상기 비트 라인의 배열 방향을 따라 신장하는 부분을 노출시키는 마스크 패턴을 상기 제 2 층간 절연막 상에 형성하는 단계,
    상기 마스크 패턴을 이용하여 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여, 상기 소스 영역을 노출시키는 캐패시터 하부 전극 콘택홀을 형성하는 단계,
    상기 하부 전극 콘택홀의 바닥에서부터 상기 비트 라인 캐핑막 패턴의 수준까지 상기 도전성 물질을 채워, 상기 비트 라인 캐핑막 패턴과 동일 수준에 위치하는 캐패시터 하부 전극 연결체를 형성하는 단계 및
    상기 캐패시터 하부 전극 연결체 상부에, 하부 전극, 유전막 및 상부 전극을 가지는 캐패시터를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 하부 전극 콘택홀 형성 단계는 상기 제 2 층간 절연막 중 상기 노출된 부분을 전부 제거하는 단계 및 상기 비트 라인 캐핑막 패턴을 이용하여 상기 제 1 층간 절연막을 식각하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 캐패시터 하부 전극 연결체 형성 단계는, 상기 하부 전극 콘택홀을 포함하는 상기 기판 전면에 도전성 물질막을 형성하는 단계,
    상기 도전성 물질막이 형성된 상기 기판 전면에 대해 상기 비트 라인 캐핑막의 상면이 실질적으로 노출될때 까지 기계 및 화학적 연마 공정 또는 에치백 공정을 진행하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  17. 제 14 항에 있어서, 상기 제 1 층간 절연막 형성 단계와 상기 비트 라인 콘택홀 형성 단계 사이에, 상기 비트 라인의 산화를 방지하는 물질막을 형성하는 단계, 상기 비트 라인 산화 방지 물질막을 식각하여 상기 비트 라인 콘택홀을 개방시키는 개구부를 형성하는 단계 및 상기 개구부의 상단부까지 도전성 물질을 채우는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  18. 제 14 항에 있어서, 상기 비트 라인 연결체를 형성하는 단계는 상기 비트 라인 콘택홀이 구비된 상기 제 1 층간 절연막 상에 도전성 물질막을 형성하는 단계 및 상기 도전성 물질막을 상기 제 1 층간 절연막의 상면이 실질적으로 노출될때까지 기계 및 화학적 연마 또는 에치백을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  19. 제 14 항에 있어서, 상기 제 1 및 제 2 층간 절연막은 실리콘 산화막, 실리콘 질화막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고, 상기 게이트 전극 캐핑막 패턴, 상기 비트 라인 캐핑막 패턴 및 상기 측벽 스페이서는 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막, 탄탈륨 산화막 또는 탄화실리콘막 또는 이들의 조합막으로 이루어지는 반도체 메모리 소자의 제조 방법.
  20. 제 17 항에 있어서, 상기 비트 라인 산화 방지 물질막은 실리콘 질화막 또는 실리콘 산화질화막으로 이루어지는 반도체 메모리 소자의 제조 방법.
  21. 셀 영역과 주변 회로 영역을 포함하는 반도체 메모리 소자의 기판을 준비하는 단계,
    상기 셀 영역 및 상기 주변 회로 영역을 포함하는 상기 기판 상에, 게이트 전극, 상기 게이트 전극 상면에 형성된 게이트 전극 캐핑막 패턴 및 상기 게이트 전극과 상기 게이트 전극 캐핑막 패턴의 측벽에 형성된 측벽 스페이서를 포함하는 게이트 전극 구조체, 소스 영역 및 드레인 영역을 가지는 트랜지스터를 형성하는 단계,
    상기 트랜지스터를 포함한 상기 기판 전면에 제 1 층간 절연막을 형성하는 단계,
    상기 제 1 층간 절연막을 식각하여 상기 셀 영역에 비트 라인 콘택홀 및 상기 주변 회로 영역에 금속 배선 콘택홀을 동시에 형성하는 단계, 및
    상기 비트 라인 콘택홀 및 상기 금속 배선 콘택홀을 도전성 물질로 채워, 상기 셀 영역에 형성된 상기 드레인 영역과 연결된 비트 라인 연결체 및 상기 주변 회로 영역에 형성된 상기 드레인 영역 또는 상기 게이트 전극에 연결되는 금속 콘택 연결체를 동시에 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  22. 제 21항에 있어서, 상기 비트 라인 연결체 및 상기 금속 콘택 연결체를 형성하는 단계는, 상기 비트 라인 콘택홀 및 상기 금속 배선 콘택홀이 형성된 상기 제 1 층간 절연막 상에 도전성 물질로 이루어진 도전막을 형성하는 단계, 상기 제 1 층간 절연막의 상면이 실질적으로 노출될때 까지 상기 도전막을 기계 및 화학적으로 연마 또는 에치백하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  23. 제 22항에 있어서, 상기 도전막은 폴리실리콘막 또는 금속막 또는 이들의 조합으로 이루어지는 반도체 메모리 소자의 제조 방법.
  24. 제 21항에 있어서, 상기 제 1 층간 절연막은 실리콘 산화막, 실리콘 질화막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고, 상기 게이트 전극 캐핑막 패턴 및 상기 측벽 스페이서는 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막, 탄탈륨 산화막 또는 탄화실리콘막 또는 이들의 조합막으로 이루어지는 반도체 메모리 소자의 제조 방법.
  25. 제 21항에 있어서, 상기 비트 라인 연결체 및 상기 금속 콘택 연결체 형성 단계 후,
    상기 비트 라인 연결체 및 상기 금속 콘택 연결체가 형성된 상기 제 1 층간 절연막 상의 소정 부분에 비트 라인을 형성하여 상기 비트 라인을 상기 비트 라인 연결체에 연결시키는 단계, 및
    상기 비트 라인을 덮는 비트 라인 캐핑막 패턴을 형성하되, 상기 셀 영역에 배치된 비트 라인 캐핑막 패턴은 상기 셀 영역의 비트 라인만을 덮으며 상기 주변 회로 영역에 배치된 상기 비트 라인 캐핑막 패턴은 상기 주변 회로 영역에 배치되는 상기 비트 라인, 상기 제 1 층간 절연막의 상면 그리고 상기 금속 콘택 연결체의 상면을 덮도록 하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  26. 제 25항에 있어서, 상기 비트 라인 형성 단계 이전에 상기 제 1 층간 절연막 상에 상기 비트 라인 연결체를 개방시키는 개구부를 구비한 비트 라인 산화 방지 물질막을 형성하는 단계, 상기 비트 라인 산화 방지 물질막에 제공된 상기 개구부의 상단부까지 도전성 물질로 채우는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  27. 제 26항에 있어서, 상기 비트 라인 산화 방지 물질막은 실리콘 질화막 또는 실리콘 산화질화막으로 이루어지는 반도체 메모리 소자의 제조 방법.
  28. 제 25항에 있어서, 상기 비트 라인 캐핑막 패턴 형성 단계 후, 상기 비트 라인 캐핑막 패턴이 형성된 상기 기판 전면에 제 2 층간 절연막을 형성하는 단계,
    상기 제 2 층간 절연막 중 상기 셀 영역의 상기 소스 영역에 대응하는 부분으로 상기 비트 라인의 배열 방향을 따라 신장하는 부분을 노출시키는 마스크 패턴을, 상기 제 2 층간 절연막 상에 형성하는 단계,
    상기 마스크 패턴을 이용하여 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 식각하여, 상기 소스 영역을 노출시키는 캐패시터 하부 전극 콘택홀을 형성하는 단계,
    상기 하부 전극 콘택홀의 바닥에서부터 상기 비트 라인 캐핑막 패턴의 수준까지 상기 도전성 물질을 채워, 상기 비트 라인 캐핑막 패턴과 동일 수준에 위치하는 캐패시터 하부 전극 연결체를 형성하는 단계, 및
    상기 캐패시터 하부 전극 연결체 상부에, 하부 전극, 유전막 및 상부 전극을 가지는 캐패시터를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  29. 제 28항에 있어서, 상기 하부 전극 콘택홀 형성 단계는 상기 제 2 층간 절연막 중 상기 노출된 부분을 전부 제거하는 단계 및 상기 비트 라인 캐핑막 패턴을 이용하여 상기 제 1 층간 절연막을 제거하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  30. 제 28항 또는 제 29항에 있어서, 상기 하부 전극 연결체 형성 단계는, 상기 하부 전극 콘택홀을 포함하는 상기 기판 전면에 도전성 물질막을 형성하는 단계, 상기 도전성 물질막이 형성된 상기 기판 전면에 대해 상기 비트 라인 캐핑막 패턴의 상면이 실질적으로 노출될때 까지 기계 및 화학적 연마 공정 또는 에치백 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  31. 제 28항에 있어서, 상기 비트 라인 캐핑막 패턴 형성 단계는 상기 셀 영역 및 상기 주변 회로 영역을 포함한 반도체 기판 전면에 비트 라인 캐핑막을 형성하는 단계, 상기 셀 영역을 노출시키는 마스크 패턴을 상기 비트 라인 캐핑막 상에 형성하는 단계, 상기 마스크 패턴을 이용하여 상기 셀 영역에 위치한 상기 비트 라인 캐핑막을 에치백하여 상기 비트 라인 캐핑막 패턴을 형성하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  32. 제 28항에 있어서, 상기 제 1 및 제 2 층간 절연막은 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고, 상기 비트 라인 캐핑막 패턴은 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막, 탄탈륨 산화막 또는 탄화실리콘막 또는 이들의 조합막으로 이루어지는 반도체 메모리 소자의 제조 방법.
  33. 제 28항에 있어서, 상기 캐패시터 형성 단계 후, 상기 캐패시터가 형성된 상기 기판 전면에 제 3 층간 절연막을 형성하는 단계,
    상기 주변 회로 영역에 위치하는 상기 제 3 층간 절연막과 상기 비트 라인 캐핑막 패턴을 식각하여 상기 주변회로 영역의 게이트 전극을 노출시키거나, 상기 제 3 층간 절연막과 상기 비트 라인 캐핑막 패턴과 상기 제 1 층간 절연막을 식각하여 상기 주변 회로 영역의 드레인 영역을 노출시키는 금속 배선 콘택홀을 형성하는 단계 및
    상기 금속 배선 콘택홀에 도전성 물질을 채워 하부 금속 콘택 연결 플러그를 형성하는 반도체 메모리 소자의 제조 방법.
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