JP3923278B2 - 半導体メモリ素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリ素子に係り、特にCOB(Capacitor Over Bitline)構造のDRAM素子にてビットラインまたはキャパシタの下部電極と半導体基板とを連結させる連結体をそれぞれ1回のマスク工程で形成し、連結体形成工程の誤整列マージンを確保できる半導体メモリ素子に関する。
【0002】
【従来の技術】
半導体メモリ素子、例えばDRAMなどが高集積化されるにつれ、ビットラインをキャパシタ下部に配置している。一方、キャパシタの下部電極とDRAMが形成される半導体基板の活性領域(例えば、トランジスタのソース領域)を連結させるための下部電極連結体及びビットラインと半導体基板の他の活性領域(例えば、トランジスタのドレーン領域)とを連結させるためのビットライン連結体はそれぞれ2回のマスク工程を通じ形成されている。ここで、下部電極連結体及びビットライン連結体はそれぞれ半導体基板の活性領域と直接接触するコンタクトプラグと、コンタクトプラグと下部電極またはビットライン間に配置されるコンタクトパッドとよりなる。
【0003】
ところで、コンタクトパッドとコンタクトプラグとは接触面を形成するので、下部電極連結体及びビットライン連結体の全体抵抗が増加するようになり、このような抵抗増加は半導体メモリ素子の動作速度を低下させるようになる。
【0004】
また、下部電極連結体及びビットライン連結体を形成するために実施するフォトレジストマスク製作及び除去過程が、3回または4回反復されるので、工程が多少複雑であり、反復されるマスク除去工程により半導体基板が損傷される可能性が高まる。
【0005】
一方、半導体メモリ素子が高集積化されるにつれ、前述したコンタクトパッド及びコンタクトプラグ用コンタクトホール形成時の誤整列マージンを確保するのに限界が生じている。
【0006】
前述した問題点を図1ないし図8を参考に詳細に説明する。
【0007】
図1、図2、図3、図6及び図8の半導体メモリ素子はセル領域Cと周辺回路領域Pに分けられている。図4、図5及び図7は半導体メモリ素子のセル領域Cだけを図示した。
【0008】
ここで、ビットラインコンタクトプラグ及び下部電極コンタクトプラグはそれぞれ基板の活性領域及びゲート電極と直接連結する部分を指し、ビットラインコンタクトパッド及び下部電極コンタクトパッドはそれぞれビットラインコンタクトプラグと基板上に形成されたビットライン及び下部電極コンタクトプラグとキャパシタの下部電極を連結させる部分を指す。一方、ビットラインコンタクトプラグ(または下部電極コンタクトプラグ)及びビットラインコンタクトパッド(または下部電極コンタクトパッド)のそれぞれまたは両者が存在する時はこれらの組み合わせをビットラインコンタクト連結体(または下部電極コンタクト連結体)として記述する。
【0009】
図1において、半導体基板100の活性領域は素子分離領域102により限定される。素子分離領域102はSTI(Shallow Trench Isolation)またはLOCOS(LOCal Oxidation of Silicon)などの方法を利用して形成でき、高集積半導体メモリ素子ではSTI方法を利用することが望ましい。
【0010】
次に、ゲート電極G1、G2、G3、G4、G5、G6、G7及びG8をマスクとして利用して半導体基板の導電型と異なる導電型を持つイオンを基板に注入してドレーン及びソース領域(103及び105の一部)を形成する。
【0011】
キャッピング膜またはキャッピング膜パターン111は以後に形成される層間絶縁膜112に対してエッチング選択比が高い物質より構成されることが望ましく、例えば層間絶縁膜112と異なる物質より構成されるが、シリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜などが使われうる。
【0012】
続いて、ゲート電極G1、G2、G3、G4、G5、G6、G7及びG8が形成された半導体基板100の全面に絶縁膜を塗布してエッチングバックし、ゲート電極G1、G2、G3、G4、G5、G6、G7及びG8及びキャッピング膜パターン111側壁にスペーサ106を形成する。スペーサ106もこの後に形成される層間絶縁膜112と異なる物質より構成するのであるが、エッチング選択比が高い物質より構成することが望ましい。
【0013】
ここで、ゲート電極G1、G2、G3、G4、G5、G6、G7またはG8、キャッピング膜パターン111及びスペーサ106よりなった構造体をゲート電極構造体と名づける。
【0014】
一方、スペーサ106形成後に高濃度の不純物イオンを基板に注入し、LDD構造のドレーン及びソース領域103、105を形成することにより、第1ないし第8トランジスタT1、T2、T3、T4、T5、T6、T7及びT8を完成する。第1ないし第5トランジスタT1、T2、T3、T4及びT5はセル領域Cに形成され、第6ないし第8トランジスタT6、T7及びT8は周辺回路領域Pに形成される。ここで、LDD構造のドレーン及びソース領域をそれぞれドレーン及びソース領域と記述する。
【0015】
一方、第5トランジスタT5は第1ないし第4トランジスタT1、T2、T3及びT4と同一または異なる導電型のチャンネルを持てる。基板の導電型と異なる導電型のチャンネルを持つためには基板と異なる導電型のウェル(図示せず)を基板内に形成してウェル内に隣接トランジスタのソース及びドレーン領域を形成する。
【0016】
スペーサ106が形成されたセル領域C及び周辺回路領域Pの半導体基板100の全面に平坦化された第1層間絶縁膜112を形成する。
【0017】
続いて、セル領域Cの第1層間絶縁膜112をエッチングし、セル領域CのトランジスタT1、T2、T3、T4及びT5のドレーン及びソース領域103、105を露出させる第1コンタクトホールを形成する。一方、キャッピング膜パターン111及びスペーサ106が第1層間絶縁膜112に対して高いエッチング選択比を持つ物質より構成されれば、第1コンタクトホールはキャッピング膜パターン111及びスペーサ106により自己整列方式により形成される。
【0018】
次に、第1コンタクトホールが備わった第1層間絶縁膜112上に第1コンタクトホールを充填するように導電性物質のポリシリコン膜114を形成する。
【0019】
図2において、ポリシリコン膜114を対象に第1層間絶縁膜112の上面が実質的に露出されるまで化学機械的研磨(chemical mechanical polishing:CMP)またはエッチングバックを実施して半導体基板のセル領域Cのドレーン領域103及びソース領域105にそれぞれ連結するビットラインコンタクトプラグ114bとキャパシタ下部電極コンタクトプラグ114a、114cを形成する。
【0020】
次に、周辺回路領域P及びセル領域Cのビットラインコンタクトプラグ114b及び下部電極コンタクトプラグ114a、114cを含んだ半導体基板100の全面に平坦化された第2層間絶縁膜116を形成する。
【0021】
次に、ビットラインコンタクトプラグ114bの上部に位置する第2層間絶縁膜116をエッチングして第2コンタクトホールを形成する。一方、第2コンタクトホール形成時に、異なる位置にある第2層間絶縁膜116及び第1層間絶縁膜112がエッチングされ、セル領域Cに配置されるトランジスタT5の活性領域、例えばドレーン領域103を露出させる第3コンタクトホールを同時に形成する。
【0022】
一方、周辺回路領域Pのゲート電極G6の金属または金属シリサイド膜パターン110を露出させる第4コンタクトホールを形成する工程は、第3コンタクトホール形成工程の初期段階と類似するように第2層間絶縁膜116をエッチングして第6トランジスタのT6のキャッピング膜パターン111を露出させる工程と、この後キャッピング膜パターン111を除去して金属膜または金属シリサイド膜パターン110を露出させる工程よりなる。第2コンタクトホールないし第4コンタクトホール形成後に第2層間絶縁膜116上に導電性物質のポリシリコン膜118を形成し、第2コンタクトホールないし第4コンタクトホールを充填する。
【0023】
図3において、ポリシリコン膜118は第2層間絶縁膜116の上面が露出されるまで化学機械的研磨またはエッチングバックされ、ビットラインコンタクトパッド118aとビットラインコンタクトプラグ118b、118cとを形成する。ビットラインコンタクトプラグ118b、118cはビットラインコンタクトパッドともにも命名できるのであるが、本明細書ではビットラインコンタクトプラグと命名して使用する。トランジスタT2とトランジスタT3との間の活性領域103とビットライン120とを連結させるビットライン連結体は、ビットラインコンタクトプラグ114bとビットラインコンタクトプラグ118aとよりなり、トランジスタT5とビットライン120とを連結させるビットライン連結体はビットラインコンタクトプラグ118bであり、トランジスタT6をビットライン120に連結させる連結体はビットラインコンタクトプラグ118cである。
【0024】
次に、ビットラインコンタクトパッド118a及びビットラインコンタクトプラグ118b、118cを含む半導体基板上に金属拡散防止膜及び金属膜を塗布した後でパターニングしてビットライン120を形成する。金属拡散防止膜としてはTiNまたはTiWを使用し、金属膜としてはTi、WまたはAlを使用できる。
【0025】
以後の集積工程からビットライン120を保護するために、ビットライン120を含んだ半導体基板の全面に絶縁膜を形成した後でエッチングバック工程を実施し、スペーサを含むキャッピング膜パターン122を形成する。セル領域C及び周辺回路領域Pに塗布された絶縁膜はビットラインが形成された部分を除いて全て除去され、周辺回路領域Pでのキャッピング膜パターン122はビットライン120だけを包む。
【0026】
続いて、キャッピング膜パターン122が形成された半導体基板の全面に平坦化された第3層間絶縁膜124を形成する。接触型フォトレジストマスク(図5の160)を使用してセル領域Cの第3層間絶縁膜124及びその下部の第2層間絶縁膜116をエッチングすることにより、キャパシタ下部電極コンタクトプラグ114a、114cを露出させる第5コンタクトホール125を形成する。
【0027】
一方、第5コンタクトホールの形成時に使われる接触型フォトレジストマスクパターン(図5の160)が配置された平面図が図4に図示された。図4にて参照番号150と表示された部分だけ接触型フォトレジストマスクパターン(図5の160)により露出された部分であり、その下部の第3層間絶縁膜124が露出される。
【0028】
具体的に検討してみれば、図4では、Y軸方向に伸びる第1ないし第4ゲート電極G1、G2、G3、G4がX軸方向に平行するように配置されており、ビットライン120は第2層間絶縁膜116を挟んで第1ないし第4ゲート電極G1、G2、G3、G4上に配置され、第1ないし第4ゲート電極と直交する。第1ゲート電極G1と第2ゲート電極G2との間及び第3ゲート電極G3と第4ゲート電極G4との間にはそれぞれ下部電極コンタクトプラグ114a、114cが配置され、第2ゲート電極G2と第3ゲート電極G3との間にはビットラインコンタクトプラグ114bがゲート電極の伸張方向に配置されている。一方、ビットラインのキャッピング膜パターン122とその上部に形成されている第3層間絶縁膜124は図示されていない。
【0029】
図4のVI−VIに沿った断面図(別途に図示せず)の観点から検討すれば、第5コンタクトホール125形成のためのエッチング工程を進行すれば、第2ゲート電極G2及び第3ゲート電極G3上部の第2層間絶縁膜116及び第3層間絶縁膜124はエッチングされずに突出部を形成し、第1ゲート電極G1と第2ゲート電極G2との間及び第3ゲート電極G3と第4ゲート電極G4との間の第2層間絶縁膜116及び第3層間絶縁膜124は除去され、図3に図示されたような第5コンタクトホール125が形成される。
【0030】
反面、図4のV−Vに沿った断面図は図5に図示された。図5を検討すれば、半導体基板100上に、第1ゲート電極G1と第2ゲート電極G2との間で自己整列された下部電極コンタクトプラグ114aがゲート電極に沿って伸びる。下部電極コンタクトプラグ114a上には、第2層間絶縁膜116がゲート電極と垂直方向に形成されている。
【0031】
第2層間絶縁膜116上にキャッピング膜パターン122に包まれたビットライン120が形成され、それぞれのビットライン120はゲート電極の伸張方向(Y方向)に相互離隔され配置されている。次に、キャッピング膜パターン122を含む第2層間絶縁膜116上に第3層間絶縁膜124が配置されている。そして第3層間絶縁膜124上にキャッピング膜パターン122間の第2層間絶縁膜116及び第3層間絶縁膜124をエッチングして第5コンタクトホール125を形成するための接触型自己整列フォトレジストマスクパターン160が配置されている。
【0032】
その後、図7に図示されたように、マスクパターン160を利用して第3層間絶縁膜124及び第2層間絶縁膜116をエッチングして第5コンタクトホール125を形成した後でその後接触型自己整列フォトレジストマスクパターン160を除去する。
【0033】
次に、基板全面にポリシリコン膜126を基板全面に形成して第3層間絶縁膜124の上面が露出されるまでエッチングバックまたは化学機械的研磨を実施する。
【0034】
具体的に、図4のX方向のA−Aに沿ったセル領域Cを含んだ半導体メモリ素子のポリシリコン膜126のエッチングバックまたは化学機械的研磨後の断面図は図6に図示されており、図4のY方向のB−Bに沿ったセル領域の断面図は図7に図示された。すなわち、図6及び図7にて、ポリシリコン膜126は化学及び機械的研磨されてキャパシタ下部電極コンタクトパッド126a、126bを形成する。
【0035】
その後、図6に図示されたように、下部電極コンタクトパッド126a、126bが形成されたセル領域Cの第3層間絶縁膜124上に開口部を具備したエッチング阻止層128を形成し、キャパシタを構成する下部電極130、誘電膜132及び上部電極134を形成する。
【0036】
図8において、キャパシタが形成されたセル領域C及び周辺回路領域Pの半導体基板の全面に平坦化された第4層間絶縁膜136を形成する。第4層間絶縁膜136の所定部分がエッチングされてセル領域Cでは上部電極134の一部を露出させる第6コンタクトホールを形成する。第6コンタクトホール形成後、周辺回路領域Pの第3層間絶縁膜124、キャッピング膜パターン122、111、第2層間絶縁膜116及び第1層間絶縁膜112の所定部分をエッチングして第7コンタクトホール、第8コンタクトホール及び第9コンタクトホールを形成する。
【0037】
ここで、第7コンタクトホールは周辺回路領域Pのビットライン120を露出させ、第8コンタクトホールは周辺回路領域Pの半導体基板の活性領域103を露出させ、第9コンタクトホールはゲート電極G8の金属膜または金属シリサイド膜パターン110を露出させる。第6ないし9コンタクトホールが形成された第4層間絶縁膜136上に第6ないし第9コンタクトホールが充填されるように金属膜(図示せず)を塗布した後で化学機械的研磨またはエッチングバックを実施して金属配線コンタクトプラグ138a、138b、138c、138dを形成する。その以、第4層間絶縁膜136上に金属膜(図示せず)を形成してパターニングし、金属配線コンタクトパッド140a、140b、140c及び140dを形成する。
【0038】
ところで、ビットラインコンタクトプラグと下部電極コンタクトプラグとはそれぞれ一つのマスクを使用して同時に形成されるが、ビットライン及び下部電極を半導体基板の活性領域に連結させるためには3回のマスク工程が必要になる。すなわち、ビットライン連結体を形成するためには、下部電極コンタクトプラグと同時に形成されるビットラインコンタクトプラグのための第1マスクとビットラインコンタクトパッドを形成するための第2マスクが要求され、下部電極連結体を形成するためには、前述した第1マスクと下部電極コンタクトパッドとを形成するための第3マスクが要求される。従って、ビットライン連結体及び下部電極連結体を形成するための工程が多少複雑になる。
【0039】
一方、ビットライン120はビットラインコンタクトプラグ114bとビットラインコンタクトパッド118aを通じ半導体基板の活性領域103に連結し、下部電極130は下部電極コンタクトプラグ114a、114cと下部電極コンタクトパッド126a、126bを通じ半導体基板の活性領域105に連結する。従って、ビットライン連結体及び下部電極連結体はその内部に接合面を持つようになって接合抵抗の発生による全体抵抗が増加するようになる。こういう抵抗の増加はトランジスタ及びキャパシタの動作速度を低下させる。
【0040】
また、下部電極コンタクトプラグ126a、126bを形成するための第5コンタクトホール125が、Y軸方向に1F離隔され、X軸方向に3F離隔されるので、フォトレジストマスクパターン160の整列マージンが不足するようになる。すなわち、フォトレジストマスクパターン160がY軸方向に誤整列されれば、ビットライン120が隣接ビットライン120に連結してブリッジが発生する問題が生じる。さらに、第5コンタクトホールのエッチング工程が過度になれば、キャッピング膜パターン122が除去されてビットライン120が露出される。それでビットライン120が下部電極とショートする。
【0041】
従って、誤整列マージンを確保するためにはビットライン120上に形成されるハードマスクのキャッピング膜パターン122を厚くせねばならない。ところで、キャッピング膜パターン122を厚くすれば、第5コンタクトホールが形成される第3層間絶縁膜124を構成する物質でビットライン構造体120、122間をボイドなしに充填し難くなる。
【0042】
ボイドなくビットライン120間を絶縁物で充填するために液状のSOG、BPSGなどを利用できる。しかし、SOGまたはBPSGに含まれていた酸素がビットライン120下部に侵入してビットライン120を酸化させることによりビットラインリフティング問題が発生する。
【0043】
また、X軸及び/またはY軸方向にマスクパッド160が誤整列されれば、マスクパターン160が露出された部分にてゲート電極G1、G2、G3及びG4及びビットライン120上に形成されたハードマスクの窒化膜との重複マージンが小さくなる。従って、自己整列エッチング工程での選択比が良好になれない問題がある。
【0044】
一方、接触型自己整列マスクパターン160を利用して第5コンタクトホールを形成する時、マスクパターン160が第3層間絶縁膜124に対して高いエッチング比を持てないのでマスクパターン160下部の第3層間絶縁膜124の一部も除去され、ビットライン120とビットライン120との間にブリッジが形成される。
【0045】
一方、周辺回路領域の金属配線コンタクトプラグ138b、138c、138dを形成するために、厚い第4層間絶縁膜136と第3層間絶縁膜124、またはこれらの他に第2層間絶縁膜116及び第1層間絶縁膜112をエッチングしなければならないので、第5コンタクトホール形成エッチング工程に負担になる。
【0046】
【発明が解決しようとする課題】
本発明の目的は、下部電極連結体及びビットライン連結体の形成時に使われるマスク数を減らし、これらの抵抗増加を抑制できる半導体メモリ素子を提供するところにある。
【0047】
さらに、本発明の他の目的は、下部電極連結体とビットライン連結体の形成時の誤整列マージンを確保できる半導体メモリ素子を提供するところにある。
【0048】
本発明のさらに他の目的は、半導体メモリ素子の周辺回路領域に形成される金属配線コンタクトプラグのエッチング工程の負担を減少させられる半導体メモリ素子を提供するところにある。
【0049】
本発明のさらに他の目的は、セル領域のビットラインのリフティングを防止できる半導体メモリ素子を提供するところにある。
【0050】
【課題を解決するための手段】
ビットライン連結体及び下部電極連結体の形成時に使われるマスク数を減らし、これらの抵抗を減少させて下部電極連結体の形成時の誤整列マージンを確保するために、本発明による半導体メモリ素子は、セル領域と周辺回路領域とを含む半導体メモリ素子の基板と、前記基板上の前記セル領域に形成され、ゲート電極、ソース領域及びドレーン領域を持つ第1トランジスタと、前記基板上の前記周辺回路領域に形成され、ゲート電極、ソース領域及びドレーン領域を持つ第2トランジスタと、前記第1及び第2トランジスタを含んだ前記基板全面に形成され、前記セル領域に形成されるビットラインコンタクトホール及び下部電極コンタクトホール及び前記周辺回路領域に形成される下部金属配線コンタクトホールが提供された第1層間絶縁膜と、前記第1層間絶縁膜の前記ビットラインコンタクトホールに形成されて前記第1トランジスタの前記ドレーン領域と電気的に連結したビットライン連結体と、前記ビットライン連結体が形成された前記第1層間絶縁膜上に形成されて前記ビットライン連結体と電気的に連結したビットラインと、前記ビットラインを包むビットラインのキャッピング膜パターンと、前記第1層間絶縁膜の前記下部電極コンタクトホール内に形成されて前記第1トランジスタの前記ソース領域と電気的に連結し、前記ビットラインのキャッピング膜パターンの表面の水準まで伸び、その表面が前記ビットラインのキャッピング膜パターンの表面と同一水準で形成されるキャパシタの下部電極連結体と、前記下部電極連結体上部に形成され、下部電極、誘電膜及び上部電極を持つキャパシタと、前記第1層間絶縁膜の前記下部金属配線コンタクトホール内に形成されて第2トランジスタのドレーン領域またはゲート電極と連結する下部金属配線コンタクトプラグと、前記下部金属配線コンタクトプラグが形成された前記第1層間絶縁膜上に形成されて前記下部金属配線コンタクトプラグと電気的に連結した、前記ビットラインと同一構成の導電膜と、を具備し、前記周辺回路領域においては前記ビットラインのキャッピング膜パターンと同一構成のキャッピング膜が前記導電膜上を含む前記第1層間絶縁膜の上部全面に配置されることを特徴とする。
【0051】
ここで、前記層間絶縁膜はシリコン酸化膜、シリコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン−TEOS膜、PE−TEOS膜、USG膜、またはこれらの組み合わせ膜であり、前記ゲート電極のキャッピング膜パターン、前記ビットラインのキャッピング膜パターン及び前記側壁スペーサは前記層間絶縁膜と異なる物質よりなり、シリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜または炭化シリコン膜またはこれらの組み合わせ膜よりなりうる。
【0052】
本発明がなそうとする他の技術的課題のビットラインの酸化を防止するために、層間絶縁膜と前記ビットラインとの間にシリコン窒化膜またはシリコン酸化窒化膜のような酸化防止膜をさらに介在させることが望ましい。
【0053】
また、半導体メモリ素子の周辺回路領域に形成される金属配線コンタクト形成時のエッチング工程の負担を減少させるために、セル領域と周辺回路領域とを含む半導体メモリ素子はその基板上に形成するのであるが、ゲート電極、ソース領域及びドレーン領域を持つ第1及び第2トランジスタ、前記第1及び第2トランジスタと同じく前記基板全面に形成された前記セル領域に形成されるビットラインコンタクトホール及び下部電極コンタクトホール、及び前記周辺回路領域に形成される金属配線コンタクトホールが提供された第1層間絶縁膜を含む。
【0054】
さらに、半導体メモリ素子は導電性ビットライン連結体、ビットライン、ビットラインを包むビットラインのキャッピング膜パターン、キャパシタの下部電極連結体、キャパシタ及び周辺回路のドレーン領域またはゲート電極に連結する下部金属配線コンタクトプラグをさらに含む。ビットライン連結体は第1層間絶縁膜の前記ビットラインコンタクトホールに形成されて前記第1トランジスタのドレーン領域と電気的に連結し、ビットラインは前記ビットライン連結体が形成された前記第1層間絶縁膜上に形成されて前記ビットライン連結体と電気的に連結する。キャパシタの下部電極連結体は前記第1層間絶縁膜の前記下部電極コンタクトホール内に形成されて前記ビットラインのキャッピング膜パターンの水準まで伸び、前記ビットラインのキャッピング膜パターンと同一水準で形成されている。キャパシタは下部電極連結体上部に形成するのであるが、下部電極、誘電膜及び上部電極を持ち、下部金属配線コンタクトプラグは第1層間絶縁膜の前記金属配線コンタクトホール内に形成されて第2トランジスタのドレーン領域またはゲート電極と連結する。
【0055】
ビットラインコンタクトホール及び下部電極コンタクトホールを自己整列方式を利用して形成するために、前記トランジスタは前記ゲート電極上部に形成されるゲート電極のキャッピング膜パターン及び前記ゲート電極と前記ゲート電極のキャッピング膜パターンの側壁に形成される側壁スペーサとをさらに含む。そして前記ゲート電極のキャッピング膜パターン、前記側壁スペーサ及び前記ビットラインのキャッピング膜パターンが前記第1層間絶縁膜に対して高いエッチング比を持つ物質よりならねばならない。
【0056】
また半導体メモリ素子はキャパシタを包みつつ前記セル領域及び前記周辺回路領域を含む基板上に周辺回路領域に提供された金属配線コンタクトホールを具備する平坦化された第2層間絶縁膜をさらに含む。第2層間絶縁膜に形成された金属配線コンタクトホールは導電性物質で充填され、下部金属配線コンタクトプラグと電気的に連結する上部金属配線コンタクトプラグを形成する。
【0057】
一方、ビットラインのキャッピング膜パターンは、周辺回路領域では前記ビットライン上部及び前記第1層間絶縁膜上に配置され、第2層間絶縁膜上に形成された金属配線コンタクトホール形成時のエッチング負担を緩和させる。
【0058】
ビットライン連結体及び下部電極連結体の形成時に使われるマスク数を減らしてこれらの抵抗を減少させ、下部電極連結体の形成時の誤整列マージンを確保するための、本発明の異なる見地による半導体メモリ素子製造方法は、基板上にゲート電極、前記ゲート電極上に形成されるゲート電極のキャッピング膜パターン及び前記ゲート電極と前記ゲート電極のキャッピング膜パターンの側壁に形成されたゲート電極側壁スペーサを含むゲート電極構造体、ソース領域及びドレーン領域を持つトランジスタを形成する。トランジスタを含んだ前記基板全面に前記ゲート電極のキャッピング膜パターン及び前記ゲート電極側壁スペーサとエッチング選択比が高い物質よりなるのであるが、ビットラインコンタクトホールを具備する第1層間絶縁膜を形成する。ビットラインコンタクトホールを導電性物質で充填して前記ドレーン領域と電気的に連結するビットライン連結体を形成する。次に、前記ビットライン連結体を含んだ前記第1層間絶縁膜上にビットラインを形成し、ビットラインを包むビットラインのキャッピング膜パターンを形成する。ビットラインのキャッピング膜パターンが形成された前記第1層間絶縁膜の上部全面に前記ゲート電極のキャッピング膜パターン及び前記ゲート電極側壁スペーサに対してエッチング選択比が高い物質よりなる第2層間絶縁膜を形成する。第2層間絶縁膜のうち前記ソース領域に対応する部分に前記ビットラインの配列方向に沿って伸びる部分を露出させるマスクパターンを前記第2層間絶縁膜上に形成する。前記マスクパターンを利用して前記第2層間絶縁膜及び前記第1層間絶縁膜をエッチングし、前記ソース領域を露出させるキャパシタ下部電極コンタクトホールを形成する。前記下部電極コンタクトホールの底部から前記ビットラインのキャッピング膜パターンの水準まで前記導電性物質を充填し、前記ビットラインのキャッピング膜パターンと同一水準に位置するキャパシタの下部電極連結体を形成する。そしてキャパシタの下部電極連結体の上部に、下部電極、誘電膜及び上部電極を持つキャパシタを形成する。
【0059】
具体的には、下部電極コンタクトホール形成するためには、前記第2層間絶縁膜のうち前記露出された部分を全部除去し、前記ビットラインのキャッピング膜パターンを利用して前記第1層間絶縁膜をエッチングする。
【0060】
その後、キャパシタの下部電極連結体を形成するためには、前記下部電極コンタクトホールを含む前記基板全面に導電性物質膜を形成した後、前記導電性物質膜が形成された前記基板全面に対して前記ビットラインキャッピング膜の上面が実質的に露出されるまで化学機械的研磨工程またはエッチングバック工程を進行する。
【0061】
ビットラインの酸化によるリフティングを防止するために、第1層間絶縁膜の形成段階と前記ビットラインコンタクトホールの形成段階との間に、前記ビットラインの酸化を防止する物質膜を形成し、前記ビットライン酸化防止物質膜をエッチングして前記ビットラインコンタクトホールを開放させる開口部を形成した後で、前記開口部の上端部まで導電性物質を充填してビットライン連結体とビットラインを連結させる。
【0062】
また、半導体メモリ素子の周辺回路領域に形成される金属配線コンタクト形成時のエッチング工程の負担を減少させるために、セル領域と周辺回路領域とを含む半導体メモリ素子の基板を準備した後、前記セル領域及び前記周辺回路領域を含む前記基板上に、ゲート電極前記ゲート電極上面に形成されたゲート電極のキャッピング膜パターン及び前記ゲート電極と前記ゲート電極のキャッピング膜パターンの側壁に形成された側壁スペーサを含むゲート電極構造体、ソース領域及びドレーン領域を持つトランジスタを形成する。その後、前記トランジスタを含んだ前記基板全面に第1層間絶縁膜を形成し、第1層間絶縁膜をエッチングして前記セル領域にビットラインコンタクトホール及び前記周辺回路領域に金属配線コンタクトホールを同時に形成する。ビットラインコンタクトホール及び前記金属配線コンタクトホールを導電性物質で充填して前記セル領域に形成された前記ドレーン領域と連結したビットライン連結体及び前記周辺回路領域に形成された前記ドレーン領域または前記ゲート電極に連結する金属コンタクト連結体を同時に形成する。
【0063】
ここで、前記ビットライン連結体及び前記金属コンタクト連結体を形成するためには、前記ビットラインコンタクトホール及び前記金属配線コンタクトホールが形成された前記第1層間絶縁膜上にポリシリコンまたは金属またはこれらの組み合わせのような導電性物質よりなった導電膜を形成する。前記第1層間絶縁膜の上面が実質的に露出されるまで前記導電膜を化学機械的研磨またはエッチングバックする。
【0064】
そして、前記ビットライン連結体及び前記金属コンタクト連結体の形成段階後、前記ビットライン連結体及び前記金属コンタクト連結体が形成された前記第1層間絶縁膜上の所定部分にビットラインを形成して前記ビットライン連結体を前記ビットラインに連結させる。続いて、前記ビットラインを包むビットラインのキャッピング膜パターンを形成するのであるが、前記セル領域に配置されたビットラインのキャッピング膜パターンは前記セル領域のビットラインだけを包んで前記周辺回路領域に配置された前記ビットラインのキャッピング膜パターンは前記周辺回路領域に配置される前記ビットライン、前記第1層間絶縁膜の上面そして前記金属コンタクト連結体の上面を包むようにする。ここで周辺回路領域に位置するビットラインのキャッピング膜パターンはビットライン上に形成されるキャパシタを包む層間絶縁膜をエッチングして金属配線コンタクトホールを形成する時の乾燥式エッチング阻止層として使われる。
【0065】
前記ビットラインのキャッピング膜パターンの形成段階後、前記ビットラインのキャッピング膜パターンが形成された前記基板全面に第2層間絶縁膜を形成する段階、前記第2層間絶縁膜のうち前記セル領域の前記ソース領域に対応する部分に前記ビットラインの配列方向に沿って伸びる部分を露出させるマスクパターンを、前記第2層間絶縁膜上に形成する段階、前記マスクパターンを利用して前記第2層間絶縁膜及び前記第1層間絶縁膜をエッチングし、前記ソース領域を露出させるキャパシタ下部電極コンタクトホールを形成する段階、前記下部電極コンタクトホールの底部から前記ビットラインのキャッピング膜パターンの水準まで前記導電性物質を充填し、前記ビットラインのキャッピング膜パターンと同一水準に位置するキャパシタの下部電極連結体を形成する段階、及び前記キャパシタの下部電極連結体の上部に、下部電極、誘電膜及び上部電極を持つキャパシタを形成する段階を行う。すなわち、下部電極コンタクトホールを一つのマスクを使用して形成できるようになり、工程段階を簡素化でき、下部電極連結体の抵抗増加も抑制できる。
【0066】
また、前記ビットライン形成段階以前に前記第1層間絶縁膜上に前記ビットライン連結体を開放させる開口部を具備したシリコン窒化膜またはシリコン酸化窒化膜のようなビットライン酸化防止物質膜を形成し、前記ビットライン酸化防止物質膜に提供された前記開口部の上端部まで導電性物質で充填してビットラインの酸化を防止する。
【0067】
具体的に、下部電極コンタクトホールを形成するためには、前述したマスクを使用して前記第2層間絶縁膜のうち前記露出された部分を全部除去し、続いて前記ビットラインのキャッピング膜パターンとを利用して前記第1層間絶縁膜を除去する。
【0068】
具体的に、下部電極連結体を形成するためには、前記下部電極コンタクトホールを含む前記基板全面に導電性物質膜を形成し、前記導電性物質膜が形成された前記基板全面に対して前記ビットラインのキャッピング膜パターンの上面が実質的に露出されるまで化学機械的研磨工程またはエッチングバック工程を実施する。
【0069】
また、前記ビットラインのキャッピング膜パターンとを形成するために、前記セル領域及び前記周辺回路領域を含んだ半導体基板の全面にビットラインキャッピング膜を形成し、前記セル領域を露出させるマスクパターンを前記ビットラインキャッピング膜上に形成する。次に、前記マスクパターンを利用して前記セル領域に位置した前記ビットラインキャッピング膜をエッチングバックして前記ビットラインのキャッピング膜パターンとを形成して前記マスクパターンを除去する。従って、セル領域に位置するビットラインキャッピング膜だけをエッチングするので、本エッチング工程の負担を減らせ、周辺回路領域のビットラインのキャッピング膜パターンは金属配線コンタクトホール形成時のエッチング阻止層として使われうる。
【0070】
【発明の実施の形態】
以下本発明の効果及びこの点を添付した図面を参照して詳細に説明する。
【0071】
図9、図10、図18、及び図19には半導体メモリ素子のセル領域Cと周辺回路領域Pを示す。図11ないし図17には半導体メモリ素子のセル領域Cを示す。
【0072】
図9において、半導体基板200の活性領域は素子分離領域202により限定される。素子分離領域202はSTIまたはLOCOSなどの方法を利用して形成でき、高集積半導体メモリ素子ではSTI方法を利用することが望ましい。
【0073】
次に、セル領域C及び周辺回路領域Pの半導体基板200の全面に絶縁膜、ポリシリコン膜、金属膜または金属シリサイド膜及びキャッピング膜を形成した後でパターニングしてゲート電極絶縁膜パターン204、ポリシリコン膜パターン208、及び金属膜または金属シリサイド膜パターン210よりなったゲート電極G11、G12、G13、G14、G15、G16、G17及びG18及びゲート電極のキャッピング膜パターン211を順次的に形成する。
【0074】
次に、半導体基板と異なる導電型を持つイオンを注入してドレーン及びソース領域(203、205の一部)を形成する。ゲート電極G12を含むトランジスタのソース領域205はゲート電極G11を含むトランジスタのソース領域と共通であり、ゲート電極G12を含むトランジスタのドレーン領域203はゲート電極G13を含むトランジスタのドレーン領域と共通である。
【0075】
ゲート電極のキャッピング膜パターン211は以後に形成される層間絶縁膜212に対してエッチング選択比が高い物質より構成されることが望ましく、例えばシリコン窒化膜、アルミニウム酸化膜、炭化シリコン膜またはタンタル酸化膜などが使われうる。
【0076】
続いて、ゲート電極G11、G12、G13、G14、G15、G16、G17及びG18が形成された半導体基板200の全面に絶縁膜を塗布してエッチングバックし、ゲート電極G11、G12、G13、G14、G15、G16、G17及びG18及びゲート電極のキャッピング膜パターン211の側壁にスペーサ206を形成する。スペーサ206も以後に形成される層間絶縁膜212に対してエッチング選択比が高い物質より構成されることが望ましい。
【0077】
ここで、ゲート電極絶縁膜パターン204、ゲート電極G11、G12、G13、G14、G15、G16、G17及びG18、ゲート電極のキャッピング膜パターン211及びスペーサ206よりなった構造体をゲート電極構造体と呼ぶ。
【0078】
一方、スペーサ206を含んだゲート電極構造体の形成後に高濃度の不純物イオンを基板に注入し、LDD構造のドレーン領域203及びソース領域205を形成することによりトランジスタT11、T12、T13、T14、T15、T16、T17及びT18を完成する。図9及び図10そして図12ないし図19でのソース領域及びドレーン領域はLDD構造を持つ。ここで、LDD構造のソース領域及びドレーン領域をそれぞれソース領域及びドレーン領域と呼ぶ。
【0079】
スペーサ206が形成されたセル領域C及び周辺回路領域Pの半導体基板200の全面に平坦化された第1層間絶縁膜212とビットライン酸化防止膜214を形成する。
【0080】
続いて、マスク(図示せず)を使用して第1層間絶縁膜212及びビットライン酸化防止膜214の所定部分をエッチングし、セル領域CではトランジスタT12、T13、T15のドレーン領域203を露出させる第1コンタクトホールを形成し、周辺回路領域PではトランジスタT16、T18の金属膜または金属シリサイド膜パターン210を露出させる第2コンタクトホール及びトランジスタG17のドレーン領域203を露出させる第3コンタクトホールを形成する。特に、周辺回路領域Pに形成された第2コンタクトホール及び第3コンタクトホールは下部金属配線コンタクトホールとなるものであり、金属配線コンタクトホール全体の形成工程におけるエッチング負担を緩和させる役割を果たすようになる。すなわち、図8に示した従来工程において、周辺回路領域Pの第4層間絶縁膜136、第3層間絶縁膜124、キャッピング膜パターン122、111、第2層間絶縁膜116及び第1層間絶縁膜112の所定部分を一気にエッチングして第8コンタクトホール及び第9コンタクトホールを形成する場合と比較して、後述する工程で上部金属配線コンタクトホールを形成するだけで金属配線コンタクトホール全体が形成でき、エッチング負担を緩和させることができるのである。
【0081】
一方、ゲート電極のキャッピング膜パターン211及びスペーサ206が第1層間絶縁膜212に対して高いエッチング選択比を持つ物質より構成されれば、第1コンタクトホールないし第3コンタクトホールはゲート電極のキャッピング膜パターン211及びスペーサ206により自己整列方式でエッチングされる。
【0082】
ここで、第1層間絶縁膜212は、例えばシリコン窒化膜、シリコン酸化膜、PSG(Phospho Silicate Glass)膜、BSG(Borosilicate Glass)膜、BPSG(Boro Phospho Silicate Glass)膜、TEOS(Tetra Ethyl Ortho Silicate)膜、オゾン−TEOS膜、PE−TEOS(Plasma Enhanced−TEOS)膜、またはUSG(Undoped Silicate Glass)膜、あるいはこれらの組み合わせ膜よりなる。
【0083】
また、ゲート電極のキャッピング膜パターン211及びスペーサ206は第1層間絶縁膜と異なる物質より構成するのであるが、例えばシリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜、または炭化シリコン膜、あるいはこれらの組み合わせ膜よりなりうる。
【0084】
次に、半導体基板200の全面に導電性のポリシリコン膜216を形成し、第1コンタクトホールないし第3コンタクトホールを充填する。
【0085】
図10において、ポリシリコン膜216はビットライン酸化防止膜214の上面が実質的に露出されるまでエッチングバックまたは化学機械的研磨工程が行われ、セル領域Cでは第1コンタクトホールを通じトランジスタT12、T15のドレーン領域203に連結する第1ビットラインコンタクト連結体216a、216bを形成する。
【0086】
周辺回路領域Pでは第2コンタクトホールを通じトランジスタT16、T18のゲート電極G16、G18の上面と連結する第2ビットラインコンタクト連結体216c、216eと第3コンタクトホールを通じトランジスタT17のドレーン領域203と連結する第3ビットラインコンタクト連結体216dを形成する。
【0087】
ここでビットライン酸化防止膜214の上面が「実質的に」露出されるということは、ビットライン酸化防止膜214の上面が全くエッチングされずに露出される理想的な場合とビットライン酸化防止膜214の上面の一部がエッチングされる実際的な場合を含むことを意味する。
【0088】
次に、第1ビットラインコンタクト連結体ないし第3ビットラインコンタクト連結体216a、216b、216c、216d及び216eを含む半導体基板200の全面に金属拡散防止膜及び金属膜を塗布してパターニングし、セル領域Cにビットライン218、周辺回路領域Pにビットラインと同一構造の導電膜218を形成する(なお図においては周辺回路領域Pに形成したビットラインと同一の導電膜も、ビットラインと同じ金属膜により形成したものであるから符合218として示した)。金属拡散防止膜としてはTiN、またはTiWを使用でき、金属膜としてはTi、Al、またはWなどを使用できる。
【0089】
一方、第1コンタクトホールないし第3コンタクトホールを充填することにより、ポリシリコン膜216の代わりに金属拡散防止膜と金属膜とを使用もできる。
【0090】
ビットライン218が形成された半導体基板200の全面にビットライン218の保護用キャッピング膜(図示せず)を形成した後で、周辺回路領域P及びビットライン218上をマスキングするマスク(図示せず)を配置した状態で、エッチングバック工程を実施してビットラインのキャッピング膜パターン220aを形成する。一方、周辺回路領域Pに形成されたビットラインキャッピング膜は除去されずにビットライン218、第2及び第3ビットラインコンタクト連結体216d、216e及びビットライン酸化防止膜214上に位置する。基板全面に形成されたビットラインキャッピング膜と対応してエッチングバック工程後に周辺回路領域Pに形成されているビットラインキャッピング膜を周辺回路領域Pのビットラインのキャッピング膜パターン220がセルC領域にはビットラインのキャッピング膜パターン220aが形成されている。
【0091】
次に、半導体基板200の全面に第1層間絶縁膜212のようなまたは均等な物質よりなる第2層間絶縁膜222を形成し、図11にて図示されたように参照番号250と図示された部分だけ露出されるようにするライン型自己整列マスク(図12の270)を第2層間絶縁膜222上に配置する。
【0092】
図12は図11のXII−XIIに沿った半導体メモリ素子のセル領域の断面図であり、ライン型自己整列マスク270が第2層間絶縁膜222上に形成された状態を示す。
【0093】
図11において、ビットライン218はX軸方向に伸びてY軸方向に平行するように配列されていて、ゲート電極G11、G12、G13及びG14はY軸方向に伸びてX軸方向に平行するように配列されている。ゲート電極G11、G12、G13及びG14とビットライン218との間に配置される第1層間絶縁膜212とビットライン酸化防止膜214、ビットライン218を包むビットラインのキャッピング膜パターン220aは図示されていない。さらに、参照番号260と表示された部分は下部電極コンタクトホールが形成される部分を示す。
【0094】
一方、図12にはゲート電極G12のスペーサ206とゲート電極G13のスペーサ206とにより自己整列で形成された第1コンタクトホール内に形成され、トランジスタT12、T13のドレーン領域203とビットライン218とを連結させる第1ビットラインコンタクト連結体216aが図示にされている。ビットライン218上にはビットラインのキャッピング膜パターン220a及び第2層間絶縁膜222が順次的に形成されている。第2層間絶縁膜222上にはライン型自己整列フォトレジストマスクパターン270が形成されている。ライン型自己整列マスクはトランジスタT11、T12のソース領域205とトランジスタT13、T14のソース領域205上部の第2層間絶縁膜222を露出させる。
【0095】
図13は図11のXIII−XIIIに沿った半導体メモリ素子のセル領域の断面図であり、基板200上に第1層間絶縁膜212が形成されている。第1層間絶縁膜212上にはビットライン酸化防止膜214、ビットライン218及びビットラインのキャッピング膜パターン220aが離隔配置されている。次に、第2層間絶縁膜222がビットラインのキャッピング膜パターン220aが含まれた基板200の全面に形成されている。
【0096】
ところで、ライン型自己整列フォトレジストマスクパターン270は第2層間絶縁膜222上に形成されていない。すなわち、ビットライン218上にはフォトレジストマスクが形成されていない。
【0097】
次に、ライン型自己整列フォトレジストマスクパターン270を利用して下部電極コンタクトホール形成エッチング工程を実施する。図11のXII−XIIにともなう図12の後続製造状態とビットライン218との間に形成される下部電極コンタクトホールは図14に図示にされており、図11のXIII−XIIIに沿った図13の後続製造状態は図15に図示されている。
【0098】
図14において、ライン型自己整列フォトレジストマスクパターン270により露出された部分(下部電極コンタクトホールが形成される部分260)に該当する第2層間絶縁膜222とその下部の第1層間絶縁膜212とはエッチングされ、リセス223と突出部とを形成する。ビットラインキャッピング膜パターン220aにより自己整列エッチングされた多数のグルーブ224は、図15に示されたようにビットライン218の間のリセス223内で離隔配置されている。
【0099】
次に、ライン型自己整列フォトレジストマスクパターン270を除去した後で、リセス223、突出部225及び溝224が形成された半導体基板200の全面に導電性の物質であるポリシリコンよりなるポリシリコン膜226を形成する。図14において、露出部分(下部電極コンタクトホールが形成される部分260)に該当するものであり、ポリシリコンにより充填されるビットライン218の間で形成されたグルーブは点線で示されている。
【0100】
次に、基板全面に対してビットラインのキャッピング膜パターン220aの上面が実質的に露出されるまでエッチングバックまたは化学機械的研磨工程を実施すれば、図16及び図17に図示されたように、X軸方形及びY軸方向に分離される多数の下部電極連結体228a、228b(図16では、点線で図示)が形成される。すなわち、下部電極連結体228aはビットラインのキャッピング膜パターン220aと同じ水準で形成される。ここで、ビットラインのキャッピング膜パターン220aの上面が「実質的に」露出されるということは、ビットラインのキャッピング膜パターン220aの上面が全くエッチングされない状態で露出される理想的な場合とビットラインのキャッピング膜パターン220aの上面の一部がエッチングされる実際的な場合とも含むことを意味する。
【0101】
以後の工程はキャパシタを形成するためのものであり、図18に示されたように、下部電極連結体228a、228bを含んだ半導体基板の全面にキャパシタ下部電極を形成するための第5コンタクトホールを持つ平坦化された第3層間絶縁膜230とエッチング阻止層234とを形成し、第5コンタクトホールを導電性物質で充填してプラグ232a、232bを形成した後でキャパシタの下部電極236を形成し、下部電極236上に誘電膜238と上部電極240とを順次的に形成する。
【0102】
図19において、キャパシタが形成された半導体基板の全面には平坦化された第4層間絶縁膜242を形成する(第4層間絶縁膜242は特許請求の範囲における第2層間絶縁膜に相当する)。続いて、第4層間絶縁膜242をエッチングしてセル領域Cには上部電極240の一部を露出させる第6コンタクトホールを形成する。第6コンタクトホール形成後、周辺回路領域Pの第4層間絶縁膜242、第3層間絶縁膜230及びビットラインのキャッピング膜パターン220が除去され、下部に第2ビットラインコンタクト連結体216cが形成されているビットライン218、第3ビットラインコンタクト連結体216d及び第2ビットラインコンタクト連結体216eの上面をそれぞれ露出させる第7コンタクトホールないし第9コンタクトホールを形成する。ここで、第8および第9コンタクトホールは上部金属配線コンタクトホールとなる。
【0103】
第6ないし9コンタクトホールが形成された第4層間絶縁膜242上にポリシリコン膜(図示せず)または金属膜(図示せず)を塗布した後で、エッチングバックまたは化学機械的研磨工程を実施して各コンタクトホールを充填する金属配線コンタクトプラグ244a、244b、2444c、244dを形成する。その後、金属膜(図示せず)を形成した後でパターニングして金属配線コンタクトパッド246a、246b、246c、246dを形成する。
【0104】
【発明の効果】
以上説明した本発明による効果は次の通りである。
【0105】
第一に、セル領域のビットライン連結体を形成するのに使われたマスクは一つであり、下部電極連結体を形成するのに使われたマスクも一つであるので、従来技術にてビットライン連結体及び下部電極連結体形成のために使われたマスク数に比べてその数が減少した。従って、マスク製作及び除去にともなう工程が多少簡単になった。
【0106】
第二に、ビットライン連結体と下部電極連結体それぞれが1回のエッチング工程と1回の導電性物質を充填する工程よりなるので、その内部に接合面が生ぜずに抵抗増加が抑制できる。
【0107】
特に、下部電極連結体がビットライン連結体より若干長い長さ(または高さ)を持つだけであるので、下部電極連結体の長さ減少による抵抗減少効果も得ることができる。
【0108】
第三に、セル領域Cのビットラインと接続されるコンタクトホール(第1コンタクトホール)形成時に周辺回路領域Pでは下部金属配線コンタクトホールが同時に形成される。従って、キャパシタ対面に形成される第4層間絶縁膜を含み基板に形成されたあらゆる層間絶縁膜をエッチングして金属配線プラグを形成する場合に比べてエッチング工程の負担が減少するようになる。
【0109】
第四に、ライン型自己整列マスクによりゲート電極の伸張方向に垂直になり、ソース領域上部に位置するビットライン上にはフォトレジストが存在しない。従って、フォトレジストとその下部の層間絶縁膜との不良な選択比に起因した下部電極連結体と下部電極連結体との間のブリッジは発生しない。
【0110】
第五に、ライン型フォトレジストマスクを使用して自己整列方式で下部電極コンタクトホールを形成するので、ビットラインの配列方向への誤整列が生じても下部電極コンタクトプラグ間のブリッジは発生しない。
【0111】
第六に、セル領域及び周辺回路領域に同時に形成されたビットライン酸化防止膜がセル領域でのビットラインの酸化を防止するのに使われ、周辺回路領域ではその後の上部金属配線コンタクトホール形成時のエッチング阻止層として使われうる。
【0112】
また、ビットラインのキャッピング膜パターン形成時にセル領域だけをオープンしてエッチングバック工程を実施することにより、エッチングバック工程の負担を減らすだけでなく、ビットラインのキャッピング膜パターンは周辺回路領域において、周辺回路領域の上部金属配線コンタクトホール形成時のエッチング阻止層としての役割も果たすようになる効果がある。
【図面の簡単な説明】
【図1】 従来技術による半導体メモリ素子の製造方法を示す図面である。
【図2】 従来技術による半導体メモリ素子の製造方法を示す図面である。
【図3】 従来技術による半導体メモリ素子の製造方法を示す図面である。
【図4】 従来技術による半導体メモリ素子の製造方法を示す図面である。
【図5】 従来技術による半導体メモリ素子の製造方法を示す図面である。
【図6】 従来技術による半導体メモリ素子の製造方法を示す図面である。
【図7】 従来技術による半導体メモリ素子の製造方法を示す図面である。
【図8】 従来技術による半導体メモリ素子の製造方法を示す図面である。
【図9】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図10】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図11】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図12】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図13】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図14】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図15】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図16】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図17】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図18】 本発明による半導体メモリ素子の製造方法を示す図面である。
【図19】 本発明による半導体メモリ素子の製造方法を示す図面である。
【符号の説明】
200 半導体基板
216c、216e 第2ビットラインコンタクト連結体
216d 第3ビットラインコンタクト連結体
218 ビットライン
220 キャッピング膜パターン
228a、228b 下部電極連結体
230 第3層間絶縁膜
240 上部電極
242 第4層間絶縁膜
Claims (8)
- セル領域と周辺回路領域とを含む半導体メモリ素子の基板と、
前記基板上の前記セル領域に形成され、ゲート電極、ソース領域及びドレーン領域を持つ第1トランジスタと、
前記基板上の前記周辺回路領域に形成され、ゲート電極、ソース領域及びドレーン領域を持つ第2トランジスタと、
前記第1及び第2トランジスタを含んだ前記基板全面に形成され、前記セル領域に形成されるビットラインコンタクトホール及び下部電極コンタクトホール及び前記周辺回路領域に形成される下部金属配線コンタクトホールが提供された第1層間絶縁膜と、
前記第1層間絶縁膜の前記ビットラインコンタクトホールに形成されて前記第1トランジスタの前記ドレーン領域と電気的に連結したビットライン連結体と、
前記ビットライン連結体が形成された前記第1層間絶縁膜上に形成されて前記ビットライン連結体と電気的に連結したビットラインと、
前記ビットラインを包むビットラインのキャッピング膜パターンと、
前記第1層間絶縁膜の前記下部電極コンタクトホール内に形成されて前記第1トランジスタの前記ソース領域と電気的に連結し、前記ビットラインのキャッピング膜パターンの表面の水準まで伸び、その表面が前記ビットラインのキャッピング膜パターンの表面と同一水準で形成されるキャパシタの下部電極連結体と、
前記下部電極連結体上部に形成され、下部電極、誘電膜及び上部電極を持つキャパシタと、
前記第1層間絶縁膜の前記下部金属配線コンタクトホール内に形成されて第2トランジスタのドレーン領域またはゲート電極と連結する下部金属配線コンタクトプラグと、
前記下部金属配線コンタクトプラグが形成された前記第1層間絶縁膜上に形成されて前記下部金属配線コンタクトプラグと電気的に連結した、前記ビットラインと同一構成の導電膜と、
を具備し、
前記周辺回路領域においては前記ビットラインのキャッピング膜パターンと同一構成のキャッピング膜が前記導電膜上を含む前記第1層間絶縁膜の上部全面に配置されることを特徴とする半導体メモリ素子。 - 前記第1及び第2トランジスタは、それぞれ、前記ゲート電極上部に形成されるゲート電極のキャッピング膜パターン及び前記ゲート電極と前記ゲート電極の
キャッピング膜パターンの側壁に形成される側壁スペーサをさらに含み、前記ゲート電極のキャッピング膜パターン、前記側壁スペーサ及び前記ビットラインのキャッピング膜パターンが前記第1層間絶縁膜に対して高いエッチング比を持つ物質よりなることを特徴とする請求項1に記載の半導体メモリ素子。 - 前記ビットライン及び前記導電膜と前記第1層間絶縁膜との間で前記第1層間絶縁膜全面に形成されるビットライン酸化防止膜をさらに含むことを特徴とする請求項1に記載の半導体メモリ素子。
- 前記周辺回路領域において、前記ビットラインのキャッピング膜パターンと同一構成のキャッピング膜は前記第1層間絶縁膜上に設けられた前記ビットライン酸化防止膜の上部全面に配置されることを特徴とする請求項3に記載の半導体メモリ素子。
- 前記キャパシタを包みつつ前記セル領域及び前記周辺回路領域を含む基板上に形成され、前記周辺回路領域に提供された上部金属配線コンタクトホールを具備する平坦化された第2層間絶縁膜をさらに含むことを特徴とする請求項1に記載の半導体メモリ素子。
- 前記上部金属配線コンタクトホール内に形成され、前記導電膜あるいは前記導電膜が形成されていない領域の前記下部金属配線コンタクトプラグと電気的に連結する上部金属配線コンタクトプラグをさらに含むことを特徴とする請求項5に記載の半導体メモリ素子。
- 前記第1層間絶縁膜は、シリコン酸化膜、シリコン窒化膜、BSG膜、BPSG膜、TEOS膜、オゾン−TEOS膜、PE−TEOS膜、USG膜、またはこれらの組み合わせ膜であり、前記ゲート電極のキャッピング膜パターン、前記ビットラインのキャッピング膜パターン、及び前記側壁スペーサは前記第1層間絶縁膜と異なる物質よりなり、シリコン窒化膜、アルミニウム酸化膜、タンタル酸化膜、炭化シリコン膜、またはこれらの組み合わせ膜よりなることを特徴とする請求項2に記載の半導体メモリ素子。
- 前記ビットライン酸化防止膜はシリコン窒化膜またはシリコン酸化窒化膜であることを特徴とする請求項3に記載の半導体メモリ素子。
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