KR100226765B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100226765B1 KR100226765B1 KR1019960039502A KR19960039502A KR100226765B1 KR 100226765 B1 KR100226765 B1 KR 100226765B1 KR 1019960039502 A KR1019960039502 A KR 1019960039502A KR 19960039502 A KR19960039502 A KR 19960039502A KR 100226765 B1 KR100226765 B1 KR 100226765B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- forming
- contact hole
- film
- trench
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특시 소자의 단차를 개선하도록 한 반도체 소자의 제조 방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자의 제조 방법은 불순물 영역을 갖는 반도체 기판상에 제 1 절연막과, 제 1 콘택홀을 갖는 제 2 절연막을 형성하는 단계, 상기 제 1 콘택홀에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 제 2 절연막상에 제 3 절연막과, 제 1 트렌치를 갖는 제 4 절연막을 형성하는 단계, 상기 불순물 영역상에 제 2 콘택홀을 형성하고 상기 제 1 트렌치와 제 2 콘택홀에 비트라인을 형성하는 단계, 상기 비트라인을 포함한 제 4 절연막 상에 제 5 절연막과, 제 2 트렌치를 갖는 제 6 절연막을 형성하는 단계, 상기 제 2 콘택홀이 형성되지 않는 불순물 영역상에 제 3 콘택홀을 형성하고 상기 제 2 트렌치와 제 3 콘택홀에 커패시터를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 단차를 개선하도록한 반도체소자의 제조방법에 관한 것이다.
통상, 소자를 형성한 후 소자에 발생하는 토폴로지(Topology) 및 셀영역과 주변영역간의 단차를 줄이기 위해 BPSG(Boron Phgosphrus Silicate Glass)와 같은 평탄화용 질연막을 사용한다.
도 1a 내지 도 1i는 종래의 DRAM의 형성방법을 나타낸 공정단면도이다.
종래의 DRAM 셀 형성방법은 도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 산화막(12)과, 제 1 다결정 실리콘, 제 1 산화막을 차레로 형성한 다음, 상기 제 1 다결정 실리콘과 제 1 산화막을 선택적으로 식각하여 다수개의 게이트(13) 및 게이트 캡 산화막(14)을 형성한다.
그리고 상기 게이트(13)를 마스크로 이용하여 상기 반도체 기판(11)에 불순물 이온을 주입하므로써, 다수개의 불순물 영역(15)을 형성한다.
도 1b에서와 같이, 상기 게이트(13)와 게이트 캡 산화막(14)을 포함하여 게이트 산화막(12) 표면상에 질화막을 형성하고, 에치백하여 상기 게이트(13)와 게이트 캡 산화막(14)의 측면에 질화막 측벽(16)을 형성한다.
도 1c에서와 같이, 전면에 제 1 HLD(High-temperature Low-pressure Dielectric)층(17)과 제 1 BPSG층(18)을 차례로 형성한 다음, 상기 제 1 BPSG층(18)을 어닐링(annealing)하고, 에치백(etch back)하여 소결화(densification)하여 1차 평탄화한다.
이어 상기 제 1 BPSG층(18)상에 제 1 감광막(19)을 도포한 후, 상기 제 1 감광막(19)을 비트라인 콘택이 형성될 부위만 제거되도록 노광 및 현상한 후, 상기 제 1 감광막(19)을 마스크로 이용하여 차례로 상기 제 1BPSG층(18)과 제 1 HLD층(17)과, 게이트 산화막(12)을 선택적으로 식각하므로 제 1 콘택홀을 형성하고, 상기 제 1 감광막(19)을 제거한다.
도 1d에서와 같이, 전면에 제 2 다결정 실리콘(20)과, 텅스텐 실리사이드(21)와, 제 2 감광막(22)을 차례로 형성한 다음, 상기 제 2 감광막(22)을 비트라인 패턴 마스크를 이용하여 선택적으로 노광 및 현상 한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(22)을 마스크로 이용하여 상기 제 2 다결정 실리콘(20)과 텅스텐 실리사이드(21)를 선택적으로 식각하므로써, 제 1 콘택홀을 통해 불순물 영역(15)에 연결되도록 비트라인을 형성하고, 상기 제 2 감광막(22)을 제거한다.
도 1e에서와 같이, 상기 비트라인을 포함한 제 1 BPSG층(18) 표면상에 제 2 HLD층(23)과 제 2 BPSG층(24)을 차례로 형성한 다음, 상기 제 2 BPSG층(24)을 어닐링과 에치백 및 소결화 공정으로 2차 평탄화시킨다.
도 1f에서와 같이, 상기 제 2 BPSG층(24)상에 제 3HLD층(25)과 제 3 감광막(26)을 차례로 형성한 다음, 상기 제 3 감광막(26)을 커패시터의 스토리지 노드 콘택(storage node contact)이 형성될 부위만 제거되도록 노광 및 현상한 후, 제 3 감광막(26)을 마스크로 이용하여 차례로 상기 제 3 HLD층(25), 제 2 BPSG층(24), 제 2 HLD층(23)과, 제 1 BPSG층(18), 제 1 HLD층(17), 게이트 산화막(12)을 선택적으로 식각하므로 제 2 콘택홀을 형성하고, 상기 제 3 감광막을 제거한다.
도 1g에서와 같이, 전면에 제 4 HLD층을 형성하고, 에치백하여 상기 제 콘택홀의 측면에 제 4 HLD 측벽(27)을 형성한 다음, 상기 노출된 반도체 기판(11)을 포함한 전면에 제 3 다결정 실리콘(28)과 제 2 산화막(29)을 형성하고, 상기 제 2 산화막(29)상에 제 4 감광막(30)을 차례로 형성한 후, 상기 제 4 감광막(30)을 커패시터 패턴 마스크를 이용하여 노광 및 현상한다.
상기 노광 및 현상된 제 4 감광막(30)을 마스크로 이용하여 상기 제 2 산화막(29)과, 제 3 다결정 실리콘(28)을 선택적으로 식각한 다음, 상기 제 4 감광막(30)을 제거한다.
도 1h에서와 같이, 상기 제 2 산화막(29)을 포함한 제 3 HLD층(25)상에 제 4 다결정 실리콘을 형성하고 에치백하여 상기 제 2 산화막(29)과 제 3 다결정 실리콘(28)의 측면에 제 4 다결정 실리콘 측벽(31)을 형성한 다음, 상기 제 2 산화막(29)을 습식식각하여 제거하므로써 커패시터의 스토리지 노드를 형성한다.
도 1i에서와 같이, 상기 스토리지 노드 표면상에 제 2 질화막(32)을 형성하고, 산화시킨 다음, 상기 산화된 제 2 질화막(32)상에 제 5 다결정 실리콘(33)을 형성하므로써 커패시터의 상부전극을 형성한다.
종래의 DRAM셀 제조방법에 있어서는 평탄화용 절연막으로 평탄화를 도모하지만 소자의 단차로 인하여 완전한 평탄화가 이루어지지 않아 불균일하게 감광막이 도포되며, 평탄화를 위한 층간절연막의 두께가 너무 두꺼워 불량한 콘택홀을 형성하게 되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 단차가 없도록 소자를 절연막의 내부에 형성하는 반도체 소자의 평탄화 방법을 제공하는데 그 목적이 있다.
제1a,1i도는 종래의 DRAM의 형성방법을 나타낸 공정단면도
제2a,2h도는 본 발명에 따른 DRAM 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
41 : 반도체 기판 43 : 불순물 영역
44 : 제 1 절연막 45 : 제 2 절연막
46 : 게이트 전극 47 : 게이트 캡 산화막
48 : 제 3 절연막 49 : 제 4 절연막
54 : 제 5 절연막 55 : 제 6 절연막
59 : 질화막
본 발명에 따른 반도체 소자의 제조방법은 선택적으로 불순물 영역을 갖는 반도체 기판상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 형성되며 상기 불순물 영역들 사이에 상응하는 제 1 절연막이 노출되도록 제 1 콘택홀을 갖는 제 2 절연막을 형성하는 단계; 상기 제 1 콘택홀에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 제 2 절연막상에 제 3 절연막을 형성하고, 상기 제 3 절연막상에 상기 불순물 영역들중 일분순물영역에 상응하는 부위에서 제 1 트랜치를 갖는 제 4 절연막을 형성하는 단계; 상기 제 1 트렌치의 중앙의 저부로부터 상기 일불순물영역에 이르는 제 2 콘택홀을 형성하는 단계; 상기 제 2 콘택홀을 포함한 상기 제 1 트랜치내에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 제 4 절연막상에 제 5 절연막을 형성하고, 상기 제 5 절연막상에 상기 불순물영역들중 다른 불순물영역에 상응하는 부위에서 제 2 트렌치를 갖는 제 6 절연막을 형성하는 단계; 상기 제 2 트렌치 중앙의 저부로부터 상기 다른 불순물영역에 이르는 제 3 콘택홀을 형성하는 단계; 상기 제 3 콘택홀을 포함한 제 2 트랜치내에 커패시터 전극을 형성하는 단계를 포함하여 이루어진다.
상기와 같은 본 발명에 따른 반도체 소자의 평탄화 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 따른 DRAM의 형성방법을 나타낸 공정단면도이다.
도 2a에서와 같이, 반도체 기판(41)상에 제 1 감광막을 도포하고,게이트 패턴 마스크를 이용하여 게이트 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한다.
상기 노광 및 현상된 제 1 감광막(42)을 마스크로 이용하여 상기 반도체 기판(41)에 불순물 이온을 주입하여 상기 반도체 기판(41)내에 불순물 영역(43)을 형성한 후, 상기 제 1 감광막(42)을 제거한다.
도 2b에서와 같이, 상기 반도체 기판(41)상에 게이트 산화막으로써 제 1 절연막(44)을 형성하고, 상기 제 1 절연막(44)상에 제 2 절연막(45)으로써, BPSG층을 형성한다.
이후, 게이트가 형성될 부위의 제 2 절연막(45)을 선택적으로 제거하여 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀을 포함한 제 2 절연막(45)상에 제 1 다결정 실리콘과 산화막을 차례로 형성한 다음 에치백하여 상기 제 1 콘택홀내에 캡 게이트 산화막(47)을 갖는 게이트 전극(46)을 형성한다.
도 2c에서와 같이, 상기 캡 게이트 산화막(47)을 포함한 제 2 절연막(45)상에 제 3 절연막(48)으로써 HLD층을 형성한다.
그리고 제 3 절연막(48)상에 제 4 절연막(49)으로써 BPSG층을 형성한 후, 상기 제 4 절연막(49)상에 제 2 감광막(50)을 도포한다.
노광 및 현상 공정으로 제 2 감광막(50)을 패터닝한 후, 상기 패터닝된 제 2 감광막(50)을 마스크로 이용하여 상기 제 4 절연막(49)을 소정깊이으로 식각하여 제 1 트렌치(trench)를 형성한다.
이후, 제 2 감광막(50)을 제거한 후, 도 2d에서와 같이, 상기 제 1 트렌치를 포함한 제 4 절연막(49)상에 제 3 감광막(51)을 도포한다.
이후, 노광 및 현상 공정으로 상기 제 3 감광막(51)을 패터닝한 후, 패터닝된 제 3 감광막(51)을 마스크로 이용하여 상기 불순물 영역(43)이 노출되도록 제 4 절연막(49), 제 3 절연막(48), 제 2 절연막(45) 및 제 1 절연막(44)을 제거하여 제 2 콘택홀을 형성한다.
이어서, 상기 제 3 감광막(51)을 제거한 후, 도 2e에서와 같이, 상기 제 2 콘택홀내에 제 2 다결정 실리콘(52)과 텅스텐 실리사이드(53)를 차례로 형성하여 상기 제 2 콘택홀을 통해 상기 분순물 영역(43)과 전기적으로 연결되는 비트라인을 형성한다.
도 2f에서와 같이, 상기 비트라인을 포함한 제 4 절연막(49)상에 제 5 절연막(54)으로써 HLD층을 형성하고, 상기 제 5 절연막(54)상에 제 6 절연막(55)으로써 BPSG층을 형성한 후, 상기 제 6 절연막(55)상에 제 4 감광막(56)을 도포한다.
노광 및 현상 공정을 이용하여 커패시터를 형성할 부위에 상응하는 상기 제 4 감광막(56)이 제거되도록 패터닝한다.
패터닝된 제 4 감광막(56)을 마스크로 이용한 식각 공정으로 상기 제 6 절연막(55)을 소정깊이로 식각하여 제 2 트렌치를 형성한 후, 상기 제 4 감광막(56)을 제거한다.
도 2g에서와 같이, 상기 제 2 트렌치를 포함한 상기 제 6 절연막(55)상에 제 5 감광막(57)을 도포한 후, 노광 및 현상 공정으로 패터닝한다.
패터닝된 제 5 감광막(57)을 마스크로 이용한 식각 공정으로 상기 게이트 일측의 불순물 영역(비트라인과 연결되지 않은 다른 불순물 영역)이 노출되도록 제 3 콘택홀을 형성한다.
이후, 도 2h에서와 같이, 상기 제 5 감광막(57)을 제거한 후, 상기 제 3 콘택홀에 스토리지 노드용 제 3 다결정 실리콘(58)을 형성하고, 상기 제 3 다결정 실리콘(58)상에 유전막으로 작용할 질화막(59)을 형성한다.
이후, 질화막(59)을 산화시킨 후, 상기 질화막(59)상에 커패시터의 플레이트 노드용 제 4 다결정 실리콘(60)을 형성하면, 본 발명에 따른 반도체 소자의 제조공정이 완료된다.
이와 같은 본 발명의 제조공정은 DRAM뿐만 아니라 단차가 발생하는 모든 소자에 적용된다.
본 발명의 반도체 소자 제조방법은 게이트 비트라인, 커패시터를 비롯한 소자를 절연막내에 형성시킴에 따라 소자의 단차에 의한 문제를 해결하여 소자의 수율(Yield) 향상에 큰 효과가 있다.
Claims (1)
- 선택적으로 불순물 영역을 갖는 반도체 기판상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 형성되며 상기 불순물 영역들 사이에 상응하는 제 1 절연막이 노출되도록 제 1 콘택홀을 갖는 제 2 절연막을 형성하는 단계; 상기 제 1 콘택홀에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 제 2 절연막상에 제 3 절연막을 형성하고, 상기 제 3 절연막상에 상기 불순물 영역들중 일불순물영역에 상응하는 부위에서 제 1 트렌치를 갖는 제 4 절연막을 형성하는 단계; 상기 제 1 트렌치의 중앙의 저부로부터 상기 일불순물영역에 이르는 제 2 콘택홀을 형성하는 단계; 상기 제 2 콘택홀을 포함한 상기 제 1 트렌치내에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 제 4 절연막상에 제 5 절연막을 형성하고, 상기 제 5 절연막상에 상기 불순물영역들중 다른 불순물영역에 상응하는 부위에서 제 2 트렌치를 갖는 제 6 절연막을 형성하는 단계; 상기 제 2 트렌치 중앙의 저부로부터 상기 다른 불순물영역에 이르는 제 3 콘택홀을 형성하는 단계; 상기 제 3 콘택홀을 포함한 제 2 트렌치내에 커패시터 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039502A KR100226765B1 (ko) | 1996-09-12 | 1996-09-12 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039502A KR100226765B1 (ko) | 1996-09-12 | 1996-09-12 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980020850A KR19980020850A (ko) | 1998-06-25 |
| KR100226765B1 true KR100226765B1 (ko) | 1999-10-15 |
Family
ID=19473490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960039502A KR100226765B1 (ko) | 1996-09-12 | 1996-09-12 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226765B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630666B1 (ko) * | 2000-08-09 | 2006-10-02 | 삼성전자주식회사 | 금속 콘택 및 커패시터를 포함하는 반도체 소자 제조방법 |
| KR100338781B1 (ko) * | 2000-09-20 | 2002-06-01 | 윤종용 | 반도체 메모리 소자 및 그의 제조방법 |
| KR100388475B1 (ko) * | 2000-12-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
-
1996
- 1996-09-12 KR KR1019960039502A patent/KR100226765B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980020850A (ko) | 1998-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6281069B1 (en) | Method for forming deep trench capacitor under a shallow trench isolation structure | |
| US6010943A (en) | Method of fabricating a cylindrical capacitor | |
| KR100226765B1 (ko) | 반도체 소자의 제조방법 | |
| KR100691484B1 (ko) | 반도체소자의 플러그 제조 방법 | |
| KR100694996B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100223930B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20040008419A (ko) | 반도체소자의 저장전극 형성방법 | |
| KR100226739B1 (ko) | 반도체 소자의 제조방법 | |
| KR100226753B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100215894B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100340854B1 (ko) | 반도체소자의캐패시터형성을위한콘택홀형성방법 | |
| KR100268939B1 (ko) | 반도체 장치의 제조방법 | |
| KR100244305B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR100215895B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100215893B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR0155614B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100215884B1 (ko) | 반도체 메모리소자 및 그 제조방법 | |
| KR100621451B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100298463B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20030057600A (ko) | 디램 커패시터 제조방법 | |
| KR20000038332A (ko) | 반도체 소자의 제조 방법 | |
| KR20000051805A (ko) | 반도체 메모리 제조방법 | |
| KR20000043219A (ko) | 반도체소자의 콘택 형성방법 | |
| KR20030000824A (ko) | 반도체소자의 커패시터 제조방법 | |
| KR20040022629A (ko) | 트랜지스터의 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090624 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |