TWI447858B - 隨機存取記憶體的製造方法 - Google Patents

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Description

隨機存取記憶體的製造方法
本發明在於提供一種記憶體的製造方法，尤指一種改良的隨機存取記憶體的製造方法。
隨著半導體技術的進步，半導體設備不斷的更新，使得現行的隨機存取記憶體的效能也越來越強。然而，為獲得更好效能的隨機存取記憶體，且降低製作成本以增加經濟上的優勢，提出更多改良的隨機存取記憶體，將有助於半導體廠商在市場上的競爭能力。
如圖1所示，一般的半導體結構具有一陣列區A(Array region)及一空曠區P(Peripheral region)。然而，於現行製程當中，在分別形成多個溝槽於陣列區A及多個溝槽於空曠區P的製程上，是依序先在陣列區A形成多個溝槽，之後是在空曠區P形成多個溝槽，因此在製程上需花較多的步驟。並且，習知技術形成的電容單元並非是最密堆積，，因此電容單元的數量也就無法提升，在追求更高效能的動態隨機存取記憶體上，將不具有競爭優勢。
本發明目的在於將形成多個溝槽於陣列區及形成多個溝槽於空曠區的前、後道製程合併於同一道製程中，另外，電容單元是形成六方最密堆積，因此可以獲得更好效能的動態隨機存取記憶體。
本發明提出一種隨機存取記憶體的製造方法，其包括以下步驟：提供一半導體結構，其具有一陣列區及一空曠區。之後，同時形成多個第一溝槽在陣列區及形成多個第二溝槽在空曠區。接下來，形成一多晶矽層覆蓋在陣列區及空曠區上，且填充在第一溝槽及第二溝槽之中，再來，平坦化多晶矽層，以留下多晶矽層填充於第一溝槽及第二溝槽內。形成導電層在半導體結構上，並且圖案化導電層，以使導電層形成多個接合焊墊在陣列區上及形成多個位元線單元在空曠區上，最後形成多個電容單元以電性連接接合焊墊。
綜上所述，本發明由於將第一溝槽及第二溝槽於同一製程中製作，將可提升生產效率以及節省製程成本。並且，由於形成錯位的接合焊墊來與電容單元連接，將可使得電容單元形成六方最密堆積的排列方式，可大幅提升隨機存取記憶體的效能。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
本發明提供一種隨機存取記憶體的製造方法，其至少包括以下步驟：首先，請參考圖1所示，提供一半導體結構10，半導體結構10上具有一陣列區A(Array region)及一空曠區P(Peripheral region)，空曠區P位於陣列區A的相對外側，陣列區A及空曠區P具有一相連的半導體基底20，並透過環溝21分隔出陣列區A及空曠區P。其中，如圖1所示，多個位元線單元70位於陣列區A中，多個字元線單元80位於陣列區A及空曠區P中。
請參考圖2所示，同時在陣列區A形成多個第一溝槽31及空曠區P形成多個第二溝槽32。更詳細地說，在同一道黃光製程當中，即形成可定義多個第一溝槽31及多個第二溝槽32的光阻，換言之，第一溝槽31及第二溝槽32的圖案在同一道黃光製程中定義。之後，再經由蝕刻製程，在陣列區A形成多個第一溝槽31及在空曠區P形成多個第二溝槽32。其中，第一溝槽31是穿過位元線單元70到達半導體基底20，並且第一溝槽31的底部是連接半導體基底20。另外，部份的第二溝槽32的底部是連接字元線單元80，另一部份的第二溝槽32的底部則連接半導體基底20。
請參考圖3所示，透過沉積的方式，形成多晶矽層(Polysilicon layer) 40覆蓋在陣列區A及空曠區P上，並且多晶矽層40會填充於第一溝槽31及第二溝槽32之中。之後，請參考圖4所示，進行平坦化多晶矽層40，以留下多晶矽層40填充於第一溝槽31及第二溝槽32內，其中，平坦化多晶矽層40是透過化學機械研磨法(Chemical mechanical polishing)來進行。
請參考圖5所示，形成導電層50在半導體結構10的表面上，其中導電層50的材質可為鎢(W)、鈦(Ti)、氮化鈦(TiN)或上述的組合，導電層50亦可為二層以上的上述材質所組成，然而導電層50的材質並不加以限定。接下來，請參考圖6所示，進行圖案化導電層50，以使導電層50形成多個接合焊墊(Landing pad)60及多個位元線單元70，其中多個接合焊墊60是位在陣列區A上，多個的位元線單元70是位在空曠區P上。
更詳細地說，請參考圖7A所示，進行第一次黃光製程，以形成第一圖案的光阻層51於導電層50上，其中第一圖案為線形圖案，因此在導電層50上形成多個條狀的光阻。接下來，請參考圖7B所示，進行第二次黃光製程，以形成第二圖案的光阻層51於導電層50上，由於第二次黃光製程是形成AA’方向的間隙(space)，因此會在多個條狀的光阻上，去除與AA’方向交錯的光阻，而形成多個島狀圖案的第二圖案。之後，請參考圖7C所示，再進行蝕刻製程以圖案化該導電層50，而形成多個島狀的接合焊墊60，其中，接合焊墊60的排列方式是形成錯位的組合排列。
請參考圖8所示，最後則形成多個電容單元90，電容單元90並且電性連接該些接合焊墊60，其中由於接合焊墊60為錯位的排列方式，所以使得電容單元90的排列方式可為六方最密堆積，因此將可得到最密堆積的電容單元90。
請參考圖9所示，此為本實施例的製造流程圖，運用此製造方法，本發明將得以提供一種隨機存取記憶體。
綜上所述，本發明由於將第一溝槽及第二溝槽於同一製程中製作，將可提升生產效率以及節省製程成本。並且，由於形成錯位的接合焊墊來與電容單元連接，將可使得電容單元形成六方最密堆積的排列方式，可大幅提升隨機存取記憶體的效能。
惟以上所述僅為本發明之較佳實施例，非意欲侷限本發明的專利保護範圍，故舉凡運用本發明說明書及圖式內容所為的等效變化，均同理皆包含於本發明的權利保護範圍內，合予陳明。
10．．．半導體結構
A．．．陣列區
P．．．空曠區
20‧‧‧半導體基底
21‧‧‧環溝
31‧‧‧第一溝槽
32‧‧‧第二溝槽
40‧‧‧多晶矽層
50‧‧‧導電層
51‧‧‧光阻層
60‧‧‧接合焊墊
70‧‧‧位元線單元
80‧‧‧字元線單元
90‧‧‧電容單元
圖1為本發明隨機存取記憶體的製造方法的半導體結構的示意圖。
圖2為本發明隨機存取記憶體的製造方法的形成第一溝槽及第二溝槽的示意圖。
圖3為本發明隨機存取記憶體的製造方法的沉積多晶矽層的示意圖。
圖4為本發明隨機存取記憶體的製造方法的平坦化多晶矽層的示意圖。
圖5為本發明隨機存取記憶體的製造方法的形成導電層的示意圖。
圖6為本發明隨機存取記憶體的製造方法的形成接合焊墊及位元線單元的示意圖。
圖7A為本發明隨機存取記憶體的製造方法的第一次黃光製程的上視示意圖。
圖7B為本發明隨機存取記憶體的製造方法的第二次黃光製程的上視示意圖。
圖7C為本發明隨機存取記憶體的製造方法的形成接合焊墊的上視示意圖。
圖8為本發明隨機存取記憶體的製造方法的形成電容單元的上視示意圖。
圖9為本發明隨機存取記憶體的製造方法流程圖。
10．．．半導體結構
A．．．陣列區
P．．．空曠區
20．．．半導體基底
21．．．環溝
40．．．多晶矽層
60．．．接合焊墊
70．．．位元線單元
80．．．字元線單元

Claims (10)

  1. 一種隨機存取記憶體的製造方法，其包括以下步驟：提供一半導體結構，其具有一陣列區及一空曠區，其中於該陣列區形成多個位元線單元；同時形成多個在該陣列區的第一溝槽及形成多個在該空曠區的第二溝槽，其中該些第一溝槽貫穿該些位元線單元；形成一多晶矽層覆蓋在該陣列區及該空曠區上，並填充該些第一溝槽及該些第二溝槽；平坦化該多晶矽層，以留下該多晶矽層填充於該些第一溝槽及該些第二溝槽內；形成導電層在該半導體結構上；圖案化該導電層，以形成多個在該陣列區上的接合焊墊及形成多個在該空曠區上的位元線單元；以及形成多個電性連接該些接合焊墊的電容單元。
  2. 如申請專利範圍第1項所述的隨機存取記憶體的製造方法，其中該陣列區及該空曠區具有一相連的半導體基底。
  3. 如申請專利範圍第2項所述的隨機存取記憶體的製造方法，其中該些第一溝槽的底部連接該半導體基底。
  4. 如申請專利範圍第2項所述的隨機存取記憶體的製造方法，其中部份該些第二溝槽的底部連接該半導體基底。
  5. 如申請專利範圍第1項所述的隨機存取記憶體的製造方法，其中上述進行平坦化該多晶矽層是透過化學機械研磨法進行。
  6. 如申請專利範圍第1項所述的隨機存取記憶體的製造方法，其中該導電層的材質係選自於由鎢、鈦及氮化鈦所組成的 群組。
  7. 如申請專利範圍第1項所述的隨機存取記憶體的製造方法，其中上述圖案化該導電層的步驟中，更進一步包括以下步驟：進行第一次黃光製程，以形成第一圖案的光阻層於該導電層上；進行第二次黃光製程，以形成第二圖案的光阻層於該導電層上；以及進行蝕刻製程以圖案化該導電層。
  8. 如申請專利範圍第7項所述的隨機存取記憶體的製造方法，其中該第一圖案為線形圖案。
  9. 如申請專利範圍第7項所述的隨機存取記憶體的製造方法，其中該第二圖案為島狀圖案。
  10. 如申請專利範圍第1項所述的隨機存取記憶體的製造方法，其中該些電容單元的排列方式為六方最密堆積。
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