KR102538174B1 - 비아 플러그를 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 하부 기판 상의 하부 절연층을 포함한다. 상기 하부 절연층 내에 하부 패드 구조체가 배치된다. 상기 하부 절연층 상에 상부 절연층이 배치된다. 상기 상부 절연층 내에 상부 패드 구조체가 배치된다. 상기 상부 절연층 상에 상부 기판이 배치된다. 상기 상부 기판, 상기 상부 절연층, 및 상기 하부 절연층을 관통하고 상기 상부 패드 구조체 및 상기 하부 패드 구조체에 접촉된 비아 플러그가 형성된다. 상기 상부 패드 구조체는 다수의 상부 패드 도전층들을 포함한다. 상기 다수의 상부 패드 도전층들 사이에 상부 연결층이 형성된다. 상기 상부 연결층은 상기 상부 패드 도전층들 중 적어도 하나와 다른 형상의 도전성 패턴을 포함한다. 상기 비아 플러그는 상기 상부 패드 도전층들 및 상기 상부 연결층에 직접적으로 접촉된다.

Description

비아 플러그를 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING VIA PLUG}
비아 플러그를 갖는 적층형 반도체 소자 및 그 형성 방법에 관한 것이다.
전자장치의 경박단소화 및 다기능화를 위한 다양한 연구가 수행되고 있다. 상기 전자장치에 사용되는 반도체 소자는 서로 다른 기능을 수행하는 다양한 종류의 단위 소자들을 포함한다. 서로 다른 단위 소자들을 갖는 제1 반도체 칩 및 제2 반도체 칩을 형성하고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 접합하는 기술이 시도되고 있다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 전기적으로 접속되어야 한다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 전기적인 접촉 저항을 최소화하기 위한 새로운 기술이 필요하다.
본 개시의 실시예들에 따른 과제는 낮은 전기 접촉 저항을 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 낮은 전기 접촉 저항을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 하부 기판 상의 하부 절연층을 포함한다. 상기 하부 절연층 내에 하부 패드 구조체가 배치된다. 상기 하부 절연층 상에 상부 절연층이 배치된다. 상기 상부 절연층 내에 상부 패드 구조체가 배치된다. 상기 상부 절연층 상에 상부 기판이 배치된다. 상기 상부 기판, 상기 상부 절연층, 및 상기 하부 절연층의 적어도 일부를 관통하고 상기 상부 패드 구조체 및 상기 하부 패드 구조체에 접촉된 비아 플러그가 형성된다. 상기 상부 패드 구조체는 다수의 상부 패드 도전층들을 포함한다. 상기 다수의 상부 패드 도전층들 사이에 상부 연결층이 형성된다. 상기 상부 연결층은 상기 상부 패드 도전층들 중 적어도 하나와 다른 형상의 도전성 패턴을 포함한다. 상기 비아 플러그는 상기 상부 패드 도전층들 및 상기 상부 연결층에 직접적으로 접촉된다.
본 개시의 실시예들에 따른 반도체 소자는 하부 기판 상의 하부 절연층을 포함한다. 상기 하부 절연층 내에 하부 패드 구조체가 배치된다. 상기 하부 절연층 상에 상부 절연층이 배치된다. 상기 상부 절연층 내에 형성되고 상기 하부 패드 구조체에 인접한 상부 패드 구조체가 배치된다. 상기 상부 절연층 상에 상부 기판이 배치된다. 상기 상부 패드 구조체 및 상기 하부 패드 구조체에 중첩된 비아 플러그가 형성된다. 상기 상부 패드 구조체는 다수의 상부 패드 도전층들을 포함한다. 상기 다수의 상부 패드 도전층들 사이에 상부 연결층이 형성된다. 상기 상부 연결층은 상기 상부 패드 도전층들 중 적어도 하나와 다른 형상의 도전성 패턴을 포함한다. 상기 비아 플러그는 상기 상부 연결층과 중첩된다.
본 개시의 실시예들에 따른 반도체 소자는 하부 기판 상의 하부 절연층을 포함한다. 상기 하부 절연층 내에 하부 패드 구조체가 배치된다. 상기 하부 절연층 상에 상부 절연층이 배치된다. 상기 상부 절연층 내에 상부 패드 구조체가 배치된다. 상기 상부 절연층 상에 셀 영역 및 비아 영역을 갖는 상부 기판이 배치된다. 상기 셀 영역의 상기 상부 기판 내에 포토다이오드가 형성된다. 상기 비아 영역의 상기 상부 기판, 상기 상부 절연층, 및 상기 하부 절연층의 적어도 일부를 관통하고 상기 상부 패드 구조체 및 상기 하부 패드 구조체에 접촉된 비아 플러그가 형성된다. 상기 상부 패드 구조체는 다수의 상부 패드 도전층들을 포함한다. 상기 다수의 상부 패드 도전층들 사이에 상부 연결층이 형성된다. 상기 상부 연결층은 상기 상부 패드 도전층들 중 적어도 하나와 다른 형상의 도전성 패턴을 포함한다. 상기 비아 플러그는 상기 상부 패드 도전층들 및 상기 상부 연결층에 직접적으로 접촉된다.
본 개시의 실시예들에 따르면, 하부 패드 구조체 및 상부 패드 구조체에 접속된 비아 플러그가 제공된다. 상기 상부 패드 구조체는 다수의 상부 패드 도전층들 및 상부 연결층을 포함할 수 있다. 상기 하부 패드 구조체는 다수의 하부 패드 도전층들 및 하부 연결층을 포함할 수 있다. 상기 비아 플러그는 상기 상부 패드 도전층들, 상기 상부 연결층들, 및 상기 하부 패드 구조체에 접촉될 수 있다. 상기 비아 플러그 및 상기 상부 패드 구조체 사이의 접촉 면적은 현저히 증가할 수 있다. 낮은 전기 접촉 저항을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 4는 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 레이아웃들(layout)이다.
도 5 내지 도 15는 본 개시에 따른 실시예들로서, 도전성 패턴들을 설명하기 위한 사시도들이다.
도 16 내지 도 24는 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 단면도들이다.
도 25는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 26은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 27 은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 28 내지 도 40은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다. 일 실시예에서, 상기 반도체 소자는 적층형 반도체 소자일 수 있다.
도 1을 참조하면, 상기 반도체 소자는 하부 기판(21), 하부 절연층(27), 다수의 하부 배선 구조체들(29), 하부 패드 구조체(120), 하부 접합층(31), 상부 기판(51), 비아 분리층(54), 상부 절연층(57), 상부 패드 구조체(150), 상부 접합층(61), 상부 캐핑층(65), 및 비아 플러그(200)를 포함할 수 있다. 상기 비아 플러그(200)는 비아 도전층(270) 및 코어 패턴(280)을 포함할 수 있다. 일 실시예에서, 상기 비아 플러그(200), 상기 하부 패드 구조체(120), 상기 상부 패드 구조체(150), 및 관련된 구성들은 비브이에스(backside via stack; BVS) 제품에 채택될 수 있다.
일 실시예에서, 상기 상부 기판(51)은 상기 하부 기판(21) 상에 배치될 수 있다. 상기 하부 기판(21) 및 상기 상부 기판(51) 사이에 상기 하부 절연층(27)이 배치될 수 있다. 상기 하부 절연층(27) 내에 상기 다수의 하부 배선 구조체들(29) 및 상기 하부 패드 구조체(120)가 형성될 수 있다. 상기 하부 절연층(27) 및 상기 상부 기판(51) 사이에 상기 하부 접합층(31)이 배치될 수 있다. 상기 하부 접합층(31) 및 상기 상부 기판(51) 사이에 상기 상부 접합층(61)이 배치될 수 있다. 상기 상부 접합층(61) 및 상기 상부 기판(51) 사이에 상기 상부 절연층(57)이 배치될 수 있다. 상기 상부 절연층(57) 내에 상기 상부 패드 구조체(150)가 형성될 수 있다. 상기 상부 기판(51)을 관통하는 상기 비아 분리층(54)이 형성될 수 있다. 상기 상부 기판(51) 및 상기 비아 분리층(54) 상을 덮는 상기 상부 캐핑층(65)이 형성될 수 있다. 상기 상부 캐핑층(65), 상기 상부 기판(51), 상기 상부 절연층(57), 상기 상부 접합층(61), 상기 하부 접합층(31), 및 상기 하부 절연층(27)을 관통하고 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120)에 접촉된 상기 비아 플러그(200)가 형성될 수 있다. 상기 비아 플러그(200) 및 상기 비아 분리층(54) 사이에 상기 상부 기판(51)이 보존될 수 있다.
도 2 및 도 3은 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 레이아웃들이고, 도 4는 도 3의 일부분을 보여주는 레이아웃이다.
도 2를 참조하면, 하부 패드 구조체(120)는 상부 패드 구조체(150)에 부분적으로 중첩될 수 있다. 비아 플러그(200)는 상기 하부 패드 구조체(120) 및 상기 상부 패드 구조체(150)와 중첩될 수 있다.
일 실시예에서, 상기 비아 플러그(200)는 상기 하부 패드 구조체(120)와 부분적으로 중첩될 수 있으며, 상기 비아 플러그(200)는 상기 상부 패드 구조체(150)와 분분적으로 중첩될 수 있다. 상기 하부 패드 구조체(120)는 상기 상부 패드 구조체(150)에 인접하게 형성될 수 있다.
도 3을 참조하면, 하부 패드 구조체(120)는 상부 패드 구조체(150)에 부분적으로 중첩될 수 있다. 비아 플러그(200)는 상기 하부 패드 구조체(120) 및 상기 상부 패드 구조체(150)와 중첩될 수 있다. 상기 상부 패드 구조체(150)를 관통하는 패드 홀(150H)이 형성될 수 있다. 상기 패드 홀(150H)은 상기 비아 플러그(200) 및 상기 하부 패드 구조체(120)와 중첩될 수 있다.
도 4를 참조하면, 상부 패드 구조체(150)를 관통하는 패드 홀(150H)이 형성될 수 있다. 상기 패드 홀(150H)은 사각형, 다각형, 원형, 또는 이들의 조합과 같이 다양한 모양으로 형성될 수 있다. 일 실시예에서, 상기 패드 홀(150H)은 다양한 위치에 여러 개 형성될 수 있다.
도 5 내지 도 15는 본 개시에 따른 실시예들로서, 도전성 패턴들을 설명하기 위한 사시도들이다.
도 5를 참조하면, 도전성 패턴(P1)은 평판을 포함할 수 있다.
도 6을 참조하면, 도전성 패턴(P2)은 격자를 포함할 수 있다.
도 7을 참조하면, 도전성 패턴(P3)은 다양한 크기와 간격을 갖는 격자를 포함할 수 있다. 일 실시예에서, 상기 도전성 패턴(P3)은 다공성 물질층 또는 그물 모양 패턴을 포함할 수 있다.
도 8을 참조하면, 도전성 패턴(P4)은 관통 홀(P4H)을 갖는 평판을 포함할 수 있다. 상기 관통 홀(P4H)은 사각형, 다각형, 원형, 또는 이들의 조합과 같이 다양한 모양으로 형성될 수 있다. 일 실시예에서, 상기 관통 홀(P4H)은 도 4의 상기 패드 홀(150H)에 해당될 수 있다. 상기 관통 홀(P4H)은 다양한 위치에 여러 개 형성될 수 있다.
도 9를 참조하면, 도전성 패턴(P5)은 다수의 서로 평행한 바아들을 포함할 수 있다. 일 실시예에서, 상기 도전성 패턴(P5)은 바아 엔 스페이스(bar and space) 모양으로 해석될 수 있다.
도 10을 참조하면, 도전성 패턴(P6)은 다양한 크기와 간격을 갖는 다수의 서로 평행한 바아들을 포함할 수 있다.
도 11을 참조하면, 도전성 패턴(P7)은 다양한 방향으로 정렬된 다수의 서로 평행한 바아들을 포함할 수 있다.
도 12를 참조하면, 도전성 패턴(P8)은 다수의 덩어리들을 포함할 수 있다. 일 실시예에서, 상기 도전성 패턴(P8)은 행 방향 및 열 방향으로 정렬된 다수의 블록들을 포함할 수 있다.
도 13을 참조하면, 도전성 패턴(P9)은 다양한 크기와 간격을 갖는 다수의 덩어리들을 포함할 수 있다. 상기 도전성 패턴(P9)은 육각형, 구형, 반구형, 원기둥형, 다각형, 또는 이들의 조합과 같은 다양한 형상의 블록들을 포함할 수 있다.
도 14를 참조하면, 도전성 패턴(P10)은 다수의 서로 평행한 막대들을 포함할 수 있다. 상기 막대들의 각각은 하부 막대 상에 상부 막대가 결합된 모양을 보일 수 있다. 상기 상부 막대는 상기 하부 막대에 비하여 상대적으로 넓은 폭을 보일 수 있다. 일 실시예에서, 상기 막대들의 각각은 상기 상부 막대의 하면에 다수의 블록들이 결합된 모양을 보일 수 있다.
도 15를 참조하면, 도전성 패턴(P11)은 다수의 서로 평행한 막대들을 포함할 수 있다. 상기 막대들의 각각은 하부 막대 상에 상부 막대가 결합된 모양을 보일 수 있다. 상기 상부 막대는 상기 하부 막대에 비하여 상대적으로 좁은 폭을 보일 수 있다.
일 실시예에서, 도 5 내지 도 15를 참조하여 설명된 도전성 패턴들(P1-P11)은 일부 또는 전부가 결합되어 다양한 변형이 구성될 수 있다. 상기 도전성 패턴들(P1-P11)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 16 내지 도 24는 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 단면도들이다. 일 실시예에서, 도 16 내지 도 24는 도 1의 일부분에 해당될 수 있다.
도 16을 참조하면, 하부 절연층(27) 및 상부 절연층(57) 사이에 하부 접합층(31) 및 상부 접합층(61)이 형성될 수 있다. 상기 하부 절연층(27) 내에 하부 배선 구조체들(29) 및 하부 패드 구조체(120)가 형성될 수 있다. 상기 하부 패드 구조체(120)는 다수의 하부 패드 도전층들(121, 123) 및 제1 하부 연결층(122)을 포함할 수 있다. 상기 하부 절연층(27) 상에 상기 하부 접합층(31)이 형성될 수 있다. 상기 하부 접합층(31) 상에 상기 상부 접합층(61)이 접합될 수 있다. 상기 상부 접합층(61) 상에 상기 상부 절연층(57)이 배치될 수 있다. 상기 상부 절연층(57) 내에 상부 패드 구조체(150)가 형성될 수 있다. 상기 상부 패드 구조체(150)는 다수의 상부 패드 도전층들(151, 153, 155, 157, 159) 및 다수의 상부 연결층들(152, 154, 156, 158)을 포함할 수 있다. 상기 상부 절연층(57), 상기 상부 접합층(61), 상기 하부 접합층(31), 및 상기 하부 절연층(27)을 관통하고 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120)에 접속된 비아 플러그(200)가 형성될 수 있다. 상기 비아 플러그(200)는 비아 도전층(270) 및 코어 패턴(280)을 포함할 수 있다.
상기 다수의 하부 패드 도전층들(121, 123)은 제1 하부 패드 도전층(121) 및 상기 제1 하부 패드 도전층(121) 보다 낮은 레벨에 배치된 제2 하부 패드 도전층(123)을 포함할 수 있다. 상기 제1 하부 연결층(122)은 상기 제1 하부 패드 도전층(121) 및 상기 제2 하부 패드 도전층(123) 사이에 배치될 수 있다. 상기 제1 하부 연결층(122)은 상기 제1 하부 패드 도전층(121) 및 상기 제2 하부 패드 도전층(123)에 직접적으로 접촉될 수 있다. 상기 비아 플러그(200)는 상기 제1 하부 패드 도전층(121)을 관통할 수 있다. 상기 비아 플러그(200)는 상기 제1 하부 패드 도전층(121)의 측면, 상기 제1 하부 연결층(122)의 상면 및 측면, 그리고 상기 제2 하부 패드 도전층(123)의 상면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 비아 도전층(270)은 상기 제1 하부 패드 도전층(121)의 측면, 상기 제1 하부 연결층(122)의 상면 및 측면, 그리고 상기 제2 하부 패드 도전층(123)의 상면에 직접적으로 접촉될 수 있다.
상기 다수의 상부 패드 도전층들(151, 153, 155, 157, 159)은 제1 상부 패드 도전층(151), 상기 제1 상부 패드 도전층(151) 상의 제2 상부 패드 도전층(153), 상기 제2 상부 패드 도전층(153) 상의 제3 상부 패드 도전층(155), 상기 제3 상부 패드 도전층(155) 상의 제4 상부 패드 도전층(157), 및 상기 제4 상부 패드 도전층(157) 상의 제5 상부 패드 도전층(159)을 포함할 수 있다. 상기 다수의 상부 연결층들(152, 154, 156, 158)은 상기 제1 상부 패드 도전층(151) 및 상기 제2 상부 패드 도전층(153) 사이의 제1 상부 연결층(152), 상기 제2 상부 패드 도전층(153) 및 상기 제3 상부 패드 도전층(155) 사이의 제2 상부 연결층(154), 상기 제3 상부 패드 도전층(155) 및 상기 제4 상부 패드 도전층(157) 사이의 제3 상부 연결층(156), 및 상기 제4 상부 패드 도전층(157) 및 상기 제5 상부 패드 도전층(159) 사이의 제4 상부 연결층(158)을 포함할 수 있다. 상기 제1 상부 연결층(152)은 상기 제1 상부 패드 도전층(151) 및 상기 제2 상부 패드 도전층(153)에 직접적으로 접촉될 수 있다.
상기 비아 플러그(200)는 상기 제2 상부 패드 도전층(153)을 부분적으로 관통할 수 있다. 상기 비아 플러그(200)는 상기 제2 상부 패드 도전층(153)의 측면, 상기 제1 상부 연결층(152)의 상면 및 측면, 그리고 상기 제1 상부 패드 도전층(151)의 상면 및 측면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 비아 도전층(270)은 상기 제2 상부 패드 도전층(153)의 측면, 상기 제1 상부 연결층(152)의 상면 및 측면, 그리고 상기 제1 상부 패드 도전층(151)의 상면 및 측면에 직접적으로 접촉될 수 있다.
상기 다수의 하부 패드 도전층들(121, 123), 상기 제1 하부 연결층(122), 상기 다수의 상부 패드 도전층들(151, 153, 155, 157, 159), 및 상기 다수의 상부 연결층들(152, 154, 156, 158)의 각각은 도 5 내지 도 15를 참조하여 설명된 도전성 패턴들(P1-P11) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 도전성 패턴들(P1-P11) 내에 상기 하부 절연층(27) 또는 상기 상부 절연층(57)이 삽입될 수 있다. 예를 들면, 상기 제1 하부 연결층(122) 내에 상기 하부 절연층(27)이 부분적으로 삽입될 수 있다. 상기 제1 상부 연결층(152) 내에 상기 상부 절연층(57)이 부분적으로 삽입될 수 있다. 상기 제2 상부 연결층(154), 상기 제3 상부 연결층(156), 및 상기 제4 상부 연결층(158)은 상기 제1 상부 연결층(152)과 다른 형상의 도전성 패턴을 포함할 수 있다. 상기 제1 하부 연결층(122)은 상기 다수의 하부 패드 도전층들(121, 123)중 적어도 하나와 다른 형상의 도전성 패턴을 포함할 수 있다. 상기 제1 상부 연결층(152)은 상기 다수의 상부 패드 도전층들(151, 153, 155, 157, 159)중 적어도 하나와 다른 형상의 도전성 패턴을 포함할 수 있다. 상기 제1 상부 연결층(152)은 상기 제1 상부 패드 도전층(151) 및 상기 제2 상부 패드 도전층(153) 중 적어도 하나와 다른 형상의 도전성 패턴을 포함할 수 있다.
일 실시예에서, 상기 제1 하부 연결층(122)은 하부 연결층에 해당될 수 있다. 상기 제1 상부 연결층(152)은 상부 연결층에 해당될 수 있다. 상기 하부 접합층(31) 및 상기 상부 접합층(61) 중 적어도 하나는 생략될 수 있다.
상기 비아 플러그(200) 및 상기 상부 패드 구조체(150)의 접촉 면적은 종래에 비하여 현저히 증가할 수 있으며, 상기 비아 플러그(200) 및 상기 하부 패드 구조체(120)의 접촉 면적 또한 종래에 비하여 현저히 증가할 수 있다. 상기 비아 플러그(200), 상기 상부 패드 구조체(150), 및 상기 하부 패드 구조체(120) 사이의 전기 접속 저항은 현저히 감소될 수 있다.
도 2 및 도 16을 다시 한번 참조하면, 상기 비아 플러그(200)의 일부분은 상기 제1 상부 연결층(152)과 중첩된 것으로 해석될 수 있다. 상기 비아 플러그(200)의 일부분은 상기 제1 하부 연결층(122)과 중첩된 것으로 해석될 수 있다.
도 17을 참조하면, 비아 플러그(200)는 제2 상부 패드 도전층(153)의 상면 및 측면, 제1 상부 연결층(152)의 측면, 그리고 제1 상부 패드 도전층(151)의 측면에 직접적으로 접촉될 수 있다. 일 실시예에서, 비아 도전층(270)은 상기 제2 상부 패드 도전층(153)의 상면 및 측면, 상기 제1 상부 연결층(152)의 측면, 그리고 상기 제1 상부 패드 도전층(151)의 측면에 직접적으로 접촉될 수 있다. 상기 비아 플러그(200)는 제1 하부 패드 도전층(121)의 상면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 비아 도전층(270)은 상기 제1 하부 패드 도전층(121)의 상면에 직접적으로 접촉될 수 있다.
도 18을 참조하면, 비아 플러그(200)는 제2 상부 패드 도전층(153)의 측면, 제1 상부 연결층(152)의 측면, 그리고 제1 상부 패드 도전층(151)의 측면에 직접적으로 접촉될 수 있다. 일 실시예에서, 비아 도전층(270)은 상기 제2 상부 패드 도전층(153)의 측면, 상기 제1 상부 연결층(152)의 측면, 그리고 상기 제1 상부 패드 도전층(151)의 측면에 직접적으로 접촉될 수 있다. 상기 비아 플러그(200)는 제1 하부 패드 도전층(121)의 상면에 직접적으로 접촉될 수 있다.
도 19를 참조하면, 비아 플러그(200)는 제2 상부 패드 도전층(153), 제1 상부 연결층(152), 및 제1 상부 패드 도전층(151)을 부분적으로 관통할 수 있다. 상기 비아 플러그(200)는 상기 제2 상부 패드 도전층(153)의 측면, 상기 제1 상부 연결층(152)의 측면, 그리고 상기 제1 상부 패드 도전층(151)의 측면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 비아 도전층(270)은 상기 제2 상부 패드 도전층(153)의 측면, 상기 제1 상부 연결층(152)의 측면, 그리고 상기 제1 상부 패드 도전층(151)의 측면에 직접적으로 접촉될 수 있다. 상기 비아 플러그(200)는 제1 하부 패드 도전층(121)을 관통할 수 있다. 상기 비아 플러그(200)는 상기 제1 하부 패드 도전층(121)의 측면, 제1 하부 연결층(122)의 상면 및 측면, 그리고 제2 하부 패드 도전층(123)의 상면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 비아 도전층(270)은 상기 제1 하부 패드 도전층(121)의 측면, 상기 제1 하부 연결층(122)의 상면 및 측면, 그리고 상기 제2 하부 패드 도전층(123)의 상면에 직접적으로 접촉될 수 있다.
도 20을 참조하면, 상부 패드 구조체(150)를 관통하는 패드 홀(150H)이 형성될 수 있다. 비아 플러그(200)의 일부분은 상기 패드 홀(150H) 내에 형성될 수 있다. 상기 비아 플러그(200)는 상기 상부 패드 구조체(150)를 관통할 수 있다.
상기 비아 플러그(200)는 제2 상부 패드 도전층(153), 제1 상부 연결층(152), 및 제1 상부 패드 도전층(151)을 부분적으로 관통할 수 있다. 상기 비아 플러그(200)는 상기 제2 상부 패드 도전층(153)의 측면, 상기 제1 상부 연결층(152)의 상면 및 측면, 그리고 상기 제1 상부 패드 도전층(151)의 상면 및 측면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 비아 도전층(270)은 상기 제2 상부 패드 도전층(153)의 측면, 상기 제1 상부 연결층(152)의 상면 및 측면, 그리고 상기 제1 상부 패드 도전층(151)의 상면 및 측면에 직접적으로 접촉될 수 있다.
도 3 및 도 20을 다시 한번 참조하면, 상기 비아 플러그(200)의 일부분은 상기 제1 상부 연결층(152)과 중첩된 것으로 해석될 수 있다. 상기 비아 플러그(200)의 일부분은 상기 제1 하부 연결층(122)과 중첩된 것으로 해석될 수 있다.
도 21을 참조하면, 제2 상부 연결층(154), 제3 상부 연결층(156), 및 제4 상부 연결층(158)은 제1 상부 연결층(152)과 유사한 패턴을 포함할 수 있다.
도 22를 참조하면, 하부 절연층(27) 내에 하부 배선 구조체들(29) 및 하부 패드 구조체(120)가 형성될 수 있다. 상기 하부 패드 구조체(120)는 다수의 하부 패드 도전층들(121, 123, 125, 127, 129, 131) 및 다수의 하부 연결층들(122, 124, 126, 128, 130)을 포함할 수 있다. 상기 하부 절연층(27) 상에 하부 접합층(31)이 형성될 수 있다. 상기 하부 접합층(31) 상에 상부 접합층(61)이 접합될 수 있다. 상기 상부 접합층(61) 상에 상부 절연층(57)이 형성될 수 있다. 상기 상부 절연층(57) 내에 상부 패드 구조체(150)가 형성될 수 있다. 상기 상부 패드 구조체(150)는 다수의 상부 패드 도전층들(151, 153, 155, 157, 159) 및 다수의 상부 연결층들(152, 154, 156, 158)을 포함할 수 있다. 상기 상부 절연층(57), 상기 상부 접합층(61), 상기 하부 접합층(31), 및 상기 하부 절연층(27)을 관통하고 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120)에 접속된 비아 플러그(200)가 형성될 수 있다. 상기 비아 플러그(200)는 비아 도전층(270) 및 코어 패턴(280)을 포함할 수 있다.
상기 다수의 하부 패드 도전층들(121, 123, 125, 127, 129, 131)은 제1 하부 패드 도전층(121), 제2 하부 패드 도전층(123), 제3 하부 패드 도전층(125), 제4 하부 패드 도전층(127), 제5 하부 패드 도전층(129), 및 제6 하부 패드 도전층(131)을 포함할 수 있다. 상기 다수의 하부 연결층들(122, 124, 126, 128, 130)은 제1 하부 연결층(122), 제2 하부 연결층(124), 제3 하부 연결층(126), 제4 하부 연결층(128), 및 제5 하부 연결층(130)을 포함할 수 있다. 상기 다수의 상부 패드 도전층들(151, 153, 155, 157, 159)은 제1 상부 패드 도전층(151), 제2 상부 패드 도전층(153), 제3 상부 패드 도전층(155), 제4 상부 패드 도전층(157), 및 제5 상부 패드 도전층(159)을 포함할 수 있다. 상기 다수의 상부 연결층들(152, 154, 156, 158)은 제1 상부 연결층(152), 제2 상부 연결층(154), 제3 상부 연결층(156), 및 제4 상부 연결층(158)을 포함할 수 있다.
상기 다수의 하부 패드 도전층들(121, 123, 125, 127, 129, 131), 상기 다수의 하부 연결층들(122, 124, 126, 128, 130), 상기 다수의 상부 패드 도전층들(151, 153, 155, 157, 159), 및 상기 다수의 상부 연결층들(152, 154, 156, 158)의 각각은 도 5 내지 도 15를 참조하여 설명된 도전성 패턴들(P1-P11) 중 적어도 하나를 포함할 수 있다.
도 23을 참조하면, 제1 상부 연결층(152)은 제2 상부 패드 도전층(153)에 물질적으로 연속된 구성을 보일 수 있으며, 제2 상부 연결층(154)은 제3 상부 패드 도전층(155)에 물질적으로 연속된 구성을 보일 수 있고, 제3 상부 연결층(156)은 제4 상부 패드 도전층(157)에 물질적으로 연속된 구성을 보일 수 있으며, 제4 상부 연결층(158)은 제5 상부 패드 도전층(159)에 물질적으로 연속된 구성을 보일 수 있다. 제1 하부 연결층(122)은 제1 하부 패드 도전층(121)에 물질적으로 연속된 구성을 보일 수 있고, 제2 하부 연결층(124)은 제2 하부 패드 도전층(123)에 물질적으로 연속된 구성을 보일 수 있고, 제3 하부 연결층(126)은 제3 하부 패드 도전층(125)에 물질적으로 연속된 구성을 보일 수 있고, 제4 하부 연결층(128)은 제4 하부 패드 도전층(127)에 물질적으로 연속된 구성을 보일 수 있고, 제5 하부 연결층(130)은 제5 하부 패드 도전층(129)에 물질적으로 연속된 구성을 보일 수 있다.
도 24를 참조하면, 제1 상부 연결층(152)은 제1 상부 패드 도전층(151)에 물질적으로 연속된 구성을 보일 수 있고, 제2 상부 연결층(154)은 제2 상부 패드 도전층(153)에 물질적으로 연속된 구성을 보일 수 있고, 제3 상부 연결층(156)은 제3 상부 패드 도전층(155)에 물질적으로 연속된 구성을 보일 수 있고, 제4 상부 연결층(158)은 제4 상부 패드 도전층(157)에 물질적으로 연속된 구성을 보일 수 있다. 제1 하부 연결층(122)은 제2 하부 패드 도전층(123)에 물질적으로 연속된 구성을 보일 수 있고, 제2 하부 연결층(124)은 제3 하부 패드 도전층(125)에 물질적으로 연속된 구성을 보일 수 있고, 제3 하부 연결층(126)은 제4 하부 패드 도전층(127)에 물질적으로 연속된 구성을 보일 수 있고, 제4 하부 연결층(128)은 제5 하부 패드 도전층(129)에 물질적으로 연속된 구성을 보일 수 있고, 제5 하부 연결층(130)은 제6 하부 패드 도전층(131)에 물질적으로 연속된 구성을 보일 수 있다.
도 25는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 25를 참조하면, 상부 캐핑층(65) 및 비아 플러그(200)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 상부 캐핑층(65), 비아 도전층(270), 및 코어 패턴(280)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 26은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이고, 도 27 은 도 26의 절단선 I-I' 및 II-II'에 따라 취해진 단면도이다. 일 실시예에서, 상기 반도체 소자는 후면 수광 이미지 센서를 포함할 수 있다.
도 26을 참조하면, 본 개시의 실시예들에 따른 반도체 소자는 셀 영역(CR) 및 상기 셀 영역(CR)에 인접한 비아 영역(PR)을 포함할 수 있다. 일 실시예에서, 상기 셀 영역(CR)은 다수의 픽셀들(PX)을 포함할 수 있다. 상기 비아 영역(PR)은 다수의 비아 플러그들(200)을 포함할 수 있다.
도 26 및 도 27을 참조하면, 상기 반도체 소자는 하부 기판(21), 하부 소자분리층(23), 하부 게이트 전극들(25), 하부 절연층(27), 하부 배선 구조체들(29), 하부 패드 구조체(120), 하부 접합층(31), 상부 기판(51), 상부 소자분리층(53), 비아 분리층(54), 상부 게이트 전극들(55), 상부 절연층(57), 상부 배선 구조체들(59), 상부 패드 구조체(150), 상부 접합층(61), 다수의 포토다이오드들(63), 상부 캐핑층(65), 차광 패턴(67), 다수의 칼라 필터들(68), 다수의 마이크로렌즈들(69), 및 비아 플러그(200)를 포함할 수 있다. 상기 비아 플러그(200)는 비아 도전층(270) 및 코어 패턴(280)을 포함할 수 있다. 상기 다수의 포토다이오드들(63), 상기 다수의 칼라 필터들(68), 및 상기 다수의 마이크로렌즈들(69)은 상기 다수의 픽셀들(PX)을 구성할 수 있다.
일 실시예에서, 상기 상부 기판(51)은 상기 하부 기판(21) 상에 배치될 수 있다. 상기 셀 영역(CR)의 상기 하부 기판(21) 내에 상기 하부 소자분리층(23)이 형성될 수 있다. 상기 셀 영역(CR)의 상기 하부 기판(21) 상에 상기 하부 게이트 전극들(25)이 형성될 수 있다. 상기 하부 기판(21) 및 상기 상부 기판(51) 사이에 상기 하부 절연층(27)이 배치될 수 있다. 상기 하부 절연층(27) 내에 상기 다수의 하부 배선 구조체들(29) 및 상기 하부 패드 구조체(120)가 형성될 수 있다. 상기 하부 패드 구조체(120)는 상기 비아 영역(PR) 내에 배치될 수 있다. 상기 하부 절연층(27) 및 상기 상부 기판(51) 사이에 상기 하부 접합층(31)이 배치될 수 있다.
상기 하부 접합층(31) 및 상기 상부 기판(51) 사이에 상기 상부 접합층(61)이 배치될 수 있다. 상기 상부 접합층(61) 및 상기 상부 기판(51) 사이에 상기 상부 절연층(57)이 배치될 수 있다. 상기 상부 절연층(57) 내에 상기 상부 게이트 전극들(55), 상기 상부 배선 구조체들(59), 및 상기 상부 패드 구조체(150)가 형성될 수 있다. 상기 상부 패드 구조체(150)는 상기 비아 영역(PR) 내에 배치될 수 있다. 상기 상부 기판(51) 내에 상기 다수의 포토다이오드들(63)이 형성될 수 있다. 상기 다수의 포토다이오드들(63) 사이에 상기 상부 기판(51)을 관통하는 상기 상부 소자분리층(53)이 형성될 수 있다. 상기 다수의 포토다이오드들(63) 및 상기 상부 소자분리층(53)은 상기 셀 영역(CR) 내에 배치될 수 있다.
상기 상부 기판(51)을 관통하는 상기 비아 분리층(54)이 형성될 수 있다. 상기 상부 기판(51), 상기 상부 소자분리층(53), 및 상기 비아 분리층(54) 상을 덮는 상기 상부 캐핑층(65)이 형성될 수 있다. 상기 상부 캐핑층(65), 상기 상부 기판(51), 상기 상부 절연층(57), 상기 상부 접합층(61), 상기 하부 접합층(31), 및 상기 하부 절연층(27)을 관통하고 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120)에 접촉된 상기 비아 플러그(200)가 형성될 수 있다. 상기 셀 영역(CR)의 상기 상부 캐핑층(65) 상에 상기 차광 패턴(67) 및 상기 다수의 칼라 필터들(68)이 형성될 수 있다. 상기 다수의 칼라 필터들(68) 상에 상기 다수의 마이크로렌즈들(69)이 형성될 수 있다.
일 실시예에서, 상기 하부 기판(21)상에 상기 하부 절연층(27), 상기 하부 접합층(31), 상기 상부 접합층(61), 상기 상부 절연층(57), 상기 상부 기판(51), 및 상기 상부 캐핑층(65)이 차례로 적층된 것으로 해석될 수 있다.
도 28 내지 도 36은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 26의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들이다.
도 26 및 도 28을 참조하면, 본 개시의 실시예들에 따른 반도체 소자의 형성 방법은 하부 기판(21), 하부 소자분리층(23), 하부 게이트 전극들(25), 하부 절연층(27), 하부 배선 구조체들(29), 하부 패드 구조체(120) 및 하부 접합층(31)을 형성하는 것을 포함할 수 있다. 상기 하부 게이트 전극들(25)은 셀 영역(CR) 내에 형성될 수 있다. 상기 하부 게이트 전극들(25) 및 상기 하부 배선 구조체들(29)은 다양한 로직 회로들을 구성할 수 있다. 상기 하부 패드 구조체(120)는 비아 영역(PR) 내에 형성될 수 있다. 일 실시예에서, 상기 하부 기판(21)의 상기 셀 영역(CR)은 휘발성 메모리 소자, 비-휘발성 메모리 소자, 또는 이들의 조합과 같이 다양한 종류의 반도체 소자들을 포함할 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 하부 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 하부 소자분리층(23)은 에스티아이(shallow trench isolation; STI) 방법을 이용하여 상기 하부 기판(21)내에 형성될 수 있다. 상기 하부 소자분리층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 하부 기판(21) 상에 상기 하부 게이트 전극들(25)이 형성될 수 있다. 상기 하부 게이트 전극들(25)의 각각은 트랜지스터를 구성할 수 있다. 상기 하부 게이트 전극들(25)은 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 하부 소자분리층(23) 및 상기 하부 게이트 전극들(25)을 덮고 상기 하부 기판(21)을 덮는 상기 하부 절연층(27)이 형성될 수 있다. 상기 하부 절연층(27)은 단일 층으로 도시되었으나 다수 층일 수 있다. 상기 하부 절연층(27)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 저유전물(Low-K dielectrics), 고유전물(High-K dielectrics), 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 하부 절연층(27) 내에 상기 하부 배선 구조체들(29) 및 상기 하부 패드 구조체(120)가 형성될 수 있다. 상기 하부 배선 구조체들(29)은 다수의 도전층들 및 상기 도전층들 사이의 연결층들을 포함할 수 있다. 상기 하부 패드 구조체(120)는 도 1 내지 도 27을 통하여 설명된 바와 같이 다양한 구성을 포함할 수 있다. 상기 하부 패드 구조체(120)는 상기 하부 배선 구조체들(29) 중 대응하는 하나와 전기적으로 접속될 수 있다. 상기 하부 배선 구조체들(29) 및 상기 하부 패드 구조체(120)는 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 하부 패드 구조체(120)는 상기 하부 배선 구조체들(29)의 대응하는 층들과 동시에 형성된 동일한 물질 층을 포함할 수 있다. 일 실시예에서, 상기 하부 패드 구조체(120)는 상기 하부 배선 구조체들(29) 중 동일한 레벨에 형성된 층들과 동시에 형성된 동일한 물질 층을 포함할 수 있다. 상기 하부 절연층(27) 상에 상기 하부 접합층(31)이 형성될 수 있다. 일 실시예에서, 상기 하부 접합층(31)은 실리콘 산화물과 같은 절연물을 포함할 수 있다.
도 26 및 도 29를 참조하면, 상기 반도체 소자의 형성 방법은 상부 기판(51), 상부 게이트 전극들(55), 상부 절연층(57), 상부 배선 구조체들(59), 상부 패드 구조체(150), 상부 접합층(61), 및 다수의 포토다이오드들(63)을 형성하는 것을 포함할 수 있다. 상기 상부 게이트 전극들(55) 및 상기 다수의 포토다이오드들(63)은 상기 셀 영역(CR) 내에 형성될 수 있다. 상기 상부 패드 구조체(150)는 상기 비아 영역(PR) 내에 형성될 수 있다.
상기 상부 기판(51)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 일 실시예에서, 상기 상부 기판(51)은 P형 불순물들을 함유하는 단결정 실리콘 기판을 포함할 수 있다. 상기 상부 기판(51) 내에 상기 다수의 포토다이오드들(63)이 형성될 수 있다. 상기 다수의 포토다이오드들(63)의 각각은 N형 불순물 영역 및 P형 불순물 영역을 포함할 수 있다. 상기 다수의 포토다이오드들(63)은 일정한 간격으로 배치될 수 있다. 상기 상부 기판(51) 상에 상기 상부 게이트 전극들(55)이 형성될 수 있다. 상기 상부 게이트 전극들(55)의 각각은 트랜지스터를 구성할 수 있다. 상기 상부 게이트 전극들(55)은 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 상부 기판(51) 상에 상기 상부 절연층(57)이 형성될 수 있다. 상기 상부 절연층(57)은 상기 상부 게이트 전극들(55)을 덮을 수 있다. 상기 상부 절연층(57)은 단일 층으로 도시되었으나 다수 층일 수 있다. 상기 상부 절연층(57)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 저유전물(Low-K dielectrics), 고유전물(High-K dielectrics), 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 상부 절연층(57) 내에 상기 상부 배선 구조체들(59) 및 상기 상부 패드 구조체(150)가 형성될 수 있다. 상기 상부 배선 구조체들(59)은 다수의 도전층들 및 상기 도전층들 사이의 연결층들을 포함할 수 있다. 상기 상부 패드 구조체(150)는 도 1 내지 도 27을 통하여 설명된 바와 같이 다양한 구성을 포함할 수 있다. 상기 상부 패드 구조체(150)는 상기 상부 배선 구조체들(59) 중 대응하는 하나와 전기적으로 접속될 수 있다. 상기 상부 배선 구조체들(59) 및 상기 상부 패드 구조체(150)는 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 상부 패드 구조체(150)는 상기 상부 배선 구조체들(59)의 대응하는 층들과 동시에 형성된 동일한 물질 층을 포함할 수 있다. 일 실시예에서, 상기 상부 패드 구조체(150)는 상기 상부 배선 구조체들(59) 중 동일한 레벨에 형성된 층들과 동시에 형성된 동일한 물질 층을 포함할 수 있다.
상기 상부 절연층(57) 상에 상기 상부 접합층(61)이 형성될 수 있다. 일 실시예에서, 상기 상부 접합층(61)은 실리콘 산화물과 같은 절연물을 포함할 수 있다. 상기 상부 게이트 전극들(55), 상기 상부 절연층(57), 상기 상부 배선 구조체들(59), 상기 상부 패드 구조체(150), 및 상기 상부 접합층(61)은 상기 상부 기판(51) 상에 형성된 것으로 기술되었으나, 일 실시예에서, 편의상 상하를 뒤집어 도시한 것으로 해석될 수 있다.
도 26 및 도 30을 참조하면, 상기 하부 접합층(31) 상에 상기 상부 접합층(61)이 접합될 수 있다. 일 실시예에서, 상기 하부 접합층(31) 및 상기 상부 접합층(61)의 일부 또는 전부는 생략될 수 있다. 상기 상부 절연층(57)은 상기 하부 절연층(27)에 직접적으로 접촉되거나, 상기 상부 절연층(57)은 상기 하부 접합층(31)에 직접적으로 접촉되거나, 상기 하부 절연층(27)은 상기 상부 접합층(61)에 직접적으로 접촉될 수 있다. 상기 하부 접합층(31) 상에 상기 상부 접합층(61)을 접합하는 공정은 플라즈마 옥시데이션(plasma oxidation) 공정을 포함할 수 있다.
도 26 및 도 31을 참조하면, 상기 상부 기판(51)의 일 표면을 리세스하여 두께를 얇게 할 수 있다.
도 26 및 도 32를 참조하면, 상기 상부 기판(51) 내에 상부 소자분리층(53) 및 비아 분리층(54)이 형성될 수 있다. 상기 상부 기판(51), 상기 상부 소자분리층(53), 및 상기 비아 분리층(54) 상을 덮는 상부 캐핑층(65)이 형성될 수 있다. 상기 상부 소자분리층(53)은 상기 셀 영역(CR) 내에 형성될 수 있다. 상기 상부 소자분리층(53)은 상기 다수의 포토다이오드들(63) 사이에 형성될 수 있다. 상기 비아 분리층(54)은 상기 비아 영역(PR) 내에 형성될 수 있다.
상기 상부 소자분리층(53) 및 상기 비아 분리층(54)을 형성하는 공정은 트렌치 형성 공정 및 상기 트렌치 내에 절연층을 채우는 공정을 포함할 수 있다. 일 실시예에서, 상기 상부 소자분리층(53) 및 상기 비아 분리층(54)은 상기 상부 기판(51)을 완전히 관통할 수 있다. 상기 상부 소자분리층(53) 및 상기 비아 분리층(54)은 동시에 형성된 동일 물질 층을 포함할 수 있다. 상기 상부 캐핑층(65)은 상기 상부 소자분리층(53) 및 상기 비아 분리층(54)에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 상부 캐핑층(65)은 상기 상부 소자분리층(53) 및 상기 비아 분리층(54)에 연속될 수 있다. 상기 상부 소자분리층(53), 상기 비아 분리층(54), 및 상기 상부 캐핑층(65)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 저유전물(Low-K dielectrics), 고유전물(High-K dielectrics), 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
일 실시예에서, 상기 상부 소자분리층(53), 상기 비아 분리층(54), 및 상기 상부 캐핑층(65) 중 적어도 하나는 Hf, Zr, Al, Ta, Ti, Y, 및 란타노이드(lanthanoids)로 이루어진 일군에서 선택된 적어도 하나의 금속을 포함하는 금속산화물(metal oxide) 또는 금속 불화물(metal fluoride)을 포함할 수 있다. 예를 들면, 상기 상부 캐핑층(65)은 하프늄 산화물(HfO), 알루미늄 불화물(AlF), 또는 이들의 조합을 포함할 수 있다. 상기 상부 소자분리층(53), 상기 비아 분리층(54), 및 상기 상부 캐핑층(65) 중 적어도 하나는 고정 전하층에 해당될 수 있다. 일 실시예에서, 상기 상부 캐핑층(65)은 상기 상부 소자분리층(53) 및 상기 비아 분리층(54)과 동시에 형성된 동일 물질 층을 포함할 수 있다.
도 26 및 도 33을 참조하면, 상기 비아 영역(PR) 내에 상기 상부 캐핑층(65), 상기 상부 기판(51), 상기 상부 절연층(57), 상기 상부 접합층(61), 상기 하부 접합층(31), 및 상기 하부 절연층(27)을 관통하고 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120)를 노출하는 비아 홀(200H)이 형성될 수 있다. 상기 비아 홀(200H)은 상부 비아 홀(200H1) 및 상기 상부 비아 홀(200H1)의 하부에 연통된 하부 비아홀(200H2)을 포함할 수 있다. 상기 비아 홀(200H)을 형성하는 공정은 이방성 식각 공정과 같은 패터닝 공정을 포함할 수 있다. 상기 비아 홀(200H)을 형성하는 동안 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120) 또한 부분적으로 식각될 수 있다.
일 실시예에서, 상기 비아 홀(200H)은 도 16 내지 도 25에서 유추될 수 있는 다양한 형상을 보일 수 있다.
도 26 및 도 34를 참조하면, 상기 비아 홀(200H)의 내벽을 덮고 상기 상부 캐핑층(65) 상을 덮는 비아 도전층(270)이 형성될 수 있다. 상기 비아 도전층(270)은 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 비아 도전층(270)은 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120)에 직접적으로 접촉될 수 있다. 상기 비아 도전층(270)은 도 16 내지 도 25에서 유추될 수 있는 다양한 형상을 보일 수 있다.
도 26 및 도 35를 참조하면, 차광 패턴(67), 다수의 칼라 필터들(68), 및 코어 패턴(280)이 형성될 수 있다.
상기 차광 패턴(67) 및 상기 다수의 칼라 필터들(68)은 상기 셀 영역(CR) 내의 상기 상부 캐핑층(65) 상에 형성될 수 있다. 일 실시예에서, 상기 차광 패턴(67)은 상기 비아 도전층(270)을 패터닝하여 형성될 수 있다. 상기 코어 패턴(280)은 상기 비아 홀(200H)의 내부를 완전히 채울 수 있다. 상기 비아 도전층(270)은 상기 코어 패턴(280)의 측면들 및 바닥을 감쌀 수 있다. 상기 코어 패턴(280)은 도전성 물질, 절연성 물질, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 코어 패턴(280)은 카본 계열 물질을 포함할 수 있다.
도 26 및 도 27을 다시 한번 참조하면, 상기 다수의 칼라 필터들(68) 상에 다수의 마이크로렌즈들(69)이 형성될 수 있다.
도 26 및 도 36을 참조하면, 상부 캐핑층(65), 비아 도전층(270), 및 코어 패턴(280)의 상면들은 실질적으로 동일한 평면에 노출될 수 있다. 상기 비아 도전층(270) 및 상기 코어 패턴(280)을 형성하는 것은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합과 같은 평탄화 공정을 포함할 수 있다.
도 37 내지 도 40은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 37을 참조하면, 하부 기판(21) 상에 하부 절연층(27), 하부 배선 구조체들(29), 하부 패드 구조체(120) 및 하부 접합층(31)이 형성될 수 있다. 상부 기판(51) 상에 상부 절연층(57), 상부 패드 구조체(150), 및 상부 접합층(61)이 형성될 수 있다. 상기 하부 접합층(31) 상에 상기 상부 접합층(61)이 접합될 수 있다. 상기 하부 접합층(31) 및 상기 상부 접합층(61)의 일부 또는 전부는 생략될 수 있다. 상기 상부 절연층(57), 상기 상부 패드 구조체(150), 및 상기 상부 접합층(61)은 상기 상부 기판(51) 상에 형성된 것으로 기술되었으나, 일 실시예에서, 상하를 뒤집어 접합한 것으로 해석될 수 있다. 상기 하부 접합층(31) 및 상기 상부 접합층(61)의 각각은 접합층으로 지칭될 수 있다.
도 38을 참조하면, 상기 상부 기판(51)을 관통하는 비아 분리층(54)이 형성될 수 있다. 상기 비아 분리층(54)에 의하여 상기 상부 기판(51)은 전기적으로 독립된 다수의 구역들로 분할될 수 있다. 상기 비아 분리층(54) 및 상기 상부 기판(51) 상에 상부 캐핑층(65)이 형성될 수 있다.
도 39를 참조하면, 상기 상부 캐핑층(65), 상기 상부 기판(51), 상부 절연층(57), 상기 상부 접합층(61), 상기 하부 접합층(31), 및 상기 하부 절연층(27)을 관통하고 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120)를 노출하는 비아 홀(200H)이 형성될 수 있다. 상기 비아 홀(200H)은 상부 비아 홀(200H1) 및 상기 상부 비아 홀(200H1)의 하부에 연통된 하부 비아홀(200H2)을 포함할 수 있다. 상기 상부 비아 홀(200H1)은 상기 하부 비아홀(200H2)보다 큰 폭을 보일 수 있다. 상기 비아 홀(200H)을 형성하는 공정은 이방성 식각 공정을 포함할 수 있다. 상기 비아 홀(200H)을 형성하는 공정이 수행되는 동안 상기 상부 패드 구조체(150) 및 상기 하부 패드 구조체(120) 또한 부분적으로 식각될 수 있다. 상기 비아 홀(200H)을 형성하는 공정을 제어하여 도 16 내지 도 24에 도시된 다양한 구성을 구현할 수 있다.
도 40을 참조하면, 상기 비아 홀(200H) 내에 비아 도전층(270)이 형성될 수 있다.
도 1을 다시 한번 참조하면, 상기 비아 홀(200H) 내에 코어 패턴(280)이 형성될 수 있다. 상기 비아 도전층(270)은 상기 코어 패턴(280)의 측면들 및 바닥을 감쌀 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
CR: 셀 영역 PR: 비아 영역
PX: 픽셀 P1~P11: 도전성 패턴
21: 하부 기판 23: 하부 소자분리층
25: 하부 게이트 전극 27: 하부 절연층
29: 하부 배선 구조체 31: 하부 접합층
51: 상부 기판 53: 상부 소자분리층
54: 비아 분리층 55: 상부 게이트 전극
57: 상부 절연층 59: 상부 배선 구조체
61: 상부 접합층 63: 포토다이오드
65: 상부 캐핑층 67: 차광 패턴
68: 칼라 필터 69: 마이크로렌즈
120: 하부 패드 구조체
121, 123, 125, 127, 129, 131: 하부 패드 도전층
122, 124, 126, 128, 130: 하부 연결층
150: 상부 패드 구조체
151, 153, 155, 157, 159: 상부 패드 도전층
152, 154, 156, 158: 상부 연결층
200: 비아 플러그 270: 비아 도전층
280: 코어 패턴

Claims (10)

  1. 하부 기판 상의 하부 절연층;
    상기 하부 절연층 내의 하부 패드 구조체;
    상기 하부 절연층 상의 상부 절연층;
    상기 상부 절연층 내의 상부 패드 구조체;
    상기 상부 절연층 상의 상부 기판; 및
    상기 상부 기판, 상기 상부 절연층, 및 상기 하부 절연층의 일부를 관통하고 상기 상부 패드 구조체 및 상기 하부 패드 구조체에 접촉된 비아 플러그를 포함하되,
    상기 상부 패드 구조체는
    다수의 상부 패드 도전층; 및
    상기 다수의 상부 패드 도전층 사이에 형성된 상부 연결층을 포함하고,
    상기 상부 연결층은 상기 다수의 상부 패드 도전층 중 하나와 다른 형상의 도전성 패턴을 포함하며,
    상기 비아 플러그는 상기 다수의 상부 패드 도전층의 적어도 일부 및 상기 상부 연결층의 적어도 일부에 직접적으로 접촉된 반도체 소자.
  2. 제1 항에 있어서,
    상기 다수의 상부 패드 도전층 및 상기 상부 연결층의 각각은 평판, 관통 홀을 갖는 평판, 다수의 바아, 격자, 다수의 블럭, 또는 이들의 조합을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 상부 절연층은 상기 상부 연결층 내에 삽입된 반도체 소자.
  4. 제1 항에 있어서,
    상기 다수의 상부 패드 도전층은
    제1 상부 패드 도전층; 및
    상기 제1 상부 패드 도전층 상의 제2 상부 패드 도전층을 포함하되,
    상기 상부 연결층은 상기 제1 상부 패드 도전층 및 상기 제2 상부 패드 도전층 사이에 형성되고,
    상기 비아 플러그는 상기 제1 상부 패드 도전층, 상기 상부 연결층, 및 상기 제2 상부 패드 도전층에 접촉된 반도체 소자.
  5. 제4 항에 있어서,
    상기 비아 플러그는, 상기 제2 상부 패드 도전층의 측면에 접촉되고, 상기 상부 연결층의 상면 및 측면에 접촉되고, 상기 제1 상부 패드 도전층의 상면 및 측면에 접촉된 반도체 소자.
  6. 제4 항에 있어서,
    상기 비아 플러그는, 상기 제2 상부 패드 도전층의 상면 및 측면에 접촉되고, 상기 상부 연결층의 측면에 접촉되고, 상기 제1 상부 패드 도전층의 측면에 접촉된 반도체 소자.
  7. 제4 항에 있어서,
    상기 비아 플러그는, 상기 제2 상부 패드 도전층의 측면에 접촉되고, 상기 상부 연결층의 측면에 접촉되고, 상기 제1 상부 패드 도전층의 측면에 접촉된 반도체 소자.
  8. 제1 항에 있어서,
    상기 하부 패드 구조체는
    다수의 하부 패드 도전층; 및
    상기 다수의 하부 패드 도전층 사이에 형성된 하부 연결층을 포함하되,
    상기 다수의 하부 패드 도전층 및 상기 하부 연결층의 각각은 평판, 관통 홀을 갖는 평판, 다수의 바아, 격자, 다수의 블럭, 또는 이들의 조합을 포함하는 반도체 소자.
  9. 하부 기판 상의 하부 절연층;
    상기 하부 절연층 내의 하부 패드 구조체;
    상기 하부 절연층 상의 상부 절연층;
    상기 상부 절연층 내에 형성되고 상기 하부 패드 구조체에 인접한 상부 패드 구조체;
    상기 상부 절연층 상의 상부 기판; 및
    상기 상부 패드 구조체 및 상기 하부 패드 구조체에 중첩된 비아 플러그를 포함하되,
    상기 상부 패드 구조체는
    다수의 상부 패드 도전층; 및
    상기 다수의 상부 패드 도전층 사이에 형성된 상부 연결층을 포함하고,
    상기 상부 연결층은 상기 다수의 상부 패드 도전층 중 하나와 다른 형상의 도전성 패턴을 포함하며,
    상기 비아 플러그는 상기 상부 연결층과 중첩되고,
    상기 비아 플러그는 상기 다수의 상부 패드 도전층의 적어도 일부 및 상기 상부 연결층의 적어도 일부에 직접적으로 접촉된 반도체 소자.
  10. 하부 기판 상의 하부 절연층;
    상기 하부 절연층 내의 하부 패드 구조체;
    상기 하부 절연층 상의 상부 절연층;
    상기 상부 절연층 내의 상부 패드 구조체;
    상기 상부 절연층 상에 셀 영역 및 비아 영역을 갖는 상부 기판;
    상기 셀 영역의 상기 상부 기판 내에 형성된 포토다이오드; 및
    상기 비아 영역의 상기 상부 기판, 상기 상부 절연층, 및 상기 하부 절연층의 일부를 관통하고 상기 상부 패드 구조체 및 상기 하부 패드 구조체에 접촉된 비아 플러그를 포함하되,
    상기 상부 패드 구조체는
    다수의 상부 패드 도전층; 및
    상기 다수의 상부 패드 도전층 사이에 형성된 상부 연결층을 포함하고,
    상기 상부 연결층은 상기 다수의 상부 패드 도전층 중 하나와 다른 형상의 도전성 패턴을 포함하며,
    상기 비아 플러그는 상기 다수의 상부 패드 도전층의 적어도 일부 및 상기 상부 연결층의 적어도 일부에 직접적으로 접촉된 반도체 소자.
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