KR102168173B1 - 적층형 이미지 센서 - Google Patents

적층형 이미지 센서 Download PDF

Info

Publication number
KR102168173B1
KR102168173B1 KR1020140009164A KR20140009164A KR102168173B1 KR 102168173 B1 KR102168173 B1 KR 102168173B1 KR 1020140009164 A KR1020140009164 A KR 1020140009164A KR 20140009164 A KR20140009164 A KR 20140009164A KR 102168173 B1 KR102168173 B1 KR 102168173B1
Authority
KR
South Korea
Prior art keywords
insulating layer
substrate
landing pad
layer
image sensor
Prior art date
Application number
KR1020140009164A
Other languages
English (en)
Other versions
KR20150088633A (ko
Inventor
박병준
신승훈
문창록
오태석
이준택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140009164A priority Critical patent/KR102168173B1/ko
Priority to US14/602,427 priority patent/US9455284B2/en
Publication of KR20150088633A publication Critical patent/KR20150088633A/ko
Priority to US15/249,785 priority patent/US20160365374A1/en
Application granted granted Critical
Publication of KR102168173B1 publication Critical patent/KR102168173B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 적층형 이미지 센서는 제1 기판의 제1 표면으로부터 제2 표면으로 관통하는 제1 내지 제4 비아 분리 트랜치들 각각에 형성된 비아 분리층, 제1 기판의 제2 표면 상에 형성된 제1 절연층에 의해 절연된 제1 랜딩 패드, 및 제1 랜딩 패드 및 제1 절연층 상에 위치한 제1 접합 절연층을 구비하는 제1 이미지 센서 구성부를 포함한다. 적층형 이미지 센서는 제2 기판 상에 형성된 제2 절연층에 의하여 절연된 제2 랜딩 패드, 제2 랜딩 패드 및 제2 절연층 상에 위치하고 제1 접합 절연층과 콘택된 제2 접합 절연층을 구비하는 제2 이미지 센서 구성부와, 제1 및 제2 비아 분리 트랜치들에 형성된 비아 분리층에 의해 제1 기판의 회로들과 절연되고, 제1 랜딩 패드와 제2 랜딩 패드를 전기적으로 연결하는 제1 관통 비아, 및 제3 및 제4 비아 분리 트랜치들에 형성된 비아 분리층에 의해 제1 기판의 회로들과 절연되고, 제1 랜딩 패드 또는 제2 랜딩 패드와 전기적으로 연결된 제2 관통 비아를 포함한다. 제1 내지 제4 비아 트랜치들 각각은 제1 기판의 제2 표면을 넘어 연장되어 있지 않다.

Description

적층형 이미지 센서{Stack type image sensor and fabrication method thereof}
본 발명의 기술적 사상은 이미지 센서(image sensor)에 관한 것으로, 보다 상세하게는 적층형 이미지 센서(Stack type image sensor)에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 소자로써, 휴대 전화, 디지털 카메라, 디스플레이 소자 등의 외부 장치에 적용됨에 따라 매우 작게 만들어야 한다. 이미지 센서의 크기를 줄이거나, 하나의 기판 상에 만들어지는 이미지 센서의 수를 증가시키기 위하여, 하나의 기판 상에 다른 하나의 기판을 접합하여 구성되는 적층형 이미지 센서 개발이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 두개의 기판을 접합하여 구성되는 적층형 이미지 센서를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 기술적 사상의 일 예에 의한 적층형 이미지 센서는 제1 기판의 제1 표면으로부터 상기 제1 표면과 반대의 제2 표면으로 관통하는 제1 내지 제4 비아 분리 트랜치들, 상기 제1 내지 제4 비아 분리 트랜치들 각각에 형성되고 절연 물질를 포함하는 비아 분리층, 상기 제1 기판의 제2 표면 상에 형성된 제1 절연층에 의해 절연된 제1 랜딩 패드, 및 상기 제1 랜딩 패드 및 상기 제1 절연층 상에 위치한 제1 접합 절연층을 구비하는 제1 이미지 센서 구성부를 포함한다.
상기 적층형 이미지 센서는 제2 기판 상에 형성된 제2 절연층에 의하여 절연된 제2 랜딩 패드, 상기 제2 랜딩 패드 및 제2 절연층 상에 위치하고 상기 제1 접합 절연층과 콘택된 제2 접합 절연층을 구비하는 제2 이미지 센서 구성부와, 상기 제1 및 제2 비아 분리 트랜치들에 형성된 상기 비아 분리층에 의해 상기 제1 기판의 회로들과 절연되고, 상기 제1 랜딩 패드와 상기 제2 랜딩 패드를 전기적으로 연결하는 제1 관통 비아; 및 상기 제3 및 제4 비아 분리 트랜치들에 형성된 상기 비아 분리층에 의해 상기 제1 기판의 회로들과 절연되고, 상기 제1 랜딩 패드 또는 상기 제2 랜딩 패드와 전기적으로 연결된 제2 관통 비아를 포함한다.
상기 제1 및 제2 관통 비아들 각각은 제1 도전층을 포함하고, 상기 제1 내지 제4 비아 트랜치들 각각은 상기 제1 기판의 상기 제2 표면을 넘어 연장되어 있지 않다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 비아 분리층은 상기 제1 기판의 제1 표면으로부터 제2 표면까지 관통하도록 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 비아 분리층은 상기 제1 기판의 제1 표면 상에 형성되어 있을 수 있다. 상기 비아 분리층은 상기 제1 내지 제4 분리 트랜치들의 내측벽 상에 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 이미지 센서 구성부에는 화소 회로가 형성되어 있을 수 있다. 상기 제2 이미지 센서 구성부에는 상기 화소 회로를 구동하기 위한 로직 회로가 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 관통 비아는 상기 제1 기판, 제1 절연층, 제1 접합 절연층 및 제2 접합 절연층을 관통하여 상기 제1 랜딩 패드 및 제2 랜딩 패드를 각각 노출하는 제1 비아 트랜치 내에 매립되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 관통 비아는 상기 제1 기판, 제1 절연층, 제1 접합 절연층 및 제2 접합 절연층을 관통하여 상기 제2 랜딩 패드를 노출하는 제1 비아 트랜치에 매립되어 있고, 상기 제2 관통 비아는 상기 제1 기판 및 제1 절연층을 관통하여 상기 제2 랜딩 패드를 노출하는 제2 비아 트랜치에 매립되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 관통 비아는 상기 제1 기판, 제1 절연층, 제1 랜딩 패드, 제1 접합 절연층 및 제2 접합 절연층을 관통하여 상기 제1 랜딩 패드 및 제2 랜딩 패드를 각각 노출하는 제1 비아 트랜치 내에 매립되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 관통 비아는 상기 제1 기판, 제1 절연층, 제1 랜딩 패드, 제1 접합 절연층 및 제2 접합 절연층을 관통하여 상기 제1 랜딩 패드 및 제2 랜딩 패드를 각각 노출하는 제1 비아 트랜치의 내벽에 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 기판, 제1 절연층, 제1 접합 절연층, 제2 접합 절연층, 상기 제2 절연층 및 제2 기판의 내부에는 크랙 전파를 방지하는 크랙 전파 스톱퍼층이 더 형성되어 있을 수 있다.
또한, 본 발명의 본 발명의 기술적 사상의 일 예에 의한 적층형 이미지 센서는 제1 기판의 제1 표면으로부터 상기 제1 표면과 반대의 제2 표면으로 관통하고 각각 절연 물질을 포함하는 제1 내지 제4 비아 분리층들, 상기 제1 기판 상에 위치함과 아울러 상기 제1 기판의 상기 제2 표면의 상기 제1 내지 제4 비아 분리층들 각각 상에 위치한 제1 절연층, 상기 제1 절연층 내에 위치한 제1 랜딩 패드, 상기 제1 랜딩 패드 및 상기 제1 절연층 상에 위치한 제1 접합 절연층, 및 화소 회로를 포함하는 제1 이미지 센서 구성부를 포함한다.
적층형 이미지 센서는 제2 기판 상에 위치한 제2 절연층, 상기 제2 절연층 내에 위치한 제2 랜딩 패드, 상기 제2 랜딩 패드 및 제2 절연층 상에 위치하고 상기 제1 접합 절연층과 콘택된 제2 접합 절연층, 및 로직 회로를 포함하는 제2 이미지 센서 구성부; 상기 제1 및 제2 비아 분리층들에 의해 둘러싸이고 상기 제1 랜딩 패드와 상기 제2 랜딩 패드를 전기적으로 연결하는 관통 비아; 및 상기 제3 및 제4 비아 분리층들에 의해 둘러싸이고 상기 제1 랜딩 패드 또는 상기 제2 랜딩 패드와 연결된 외부 연결용 관통 비아를 포함한다.
상기 관통 비아 및 외부 연결용 관통 비아들 각각은 제1 도전층을 포함하고,상기 제1 내지 제4 비아 분리층들 각각은 상기 제1 기판의 상기 제2 표면을 넘어 연장되어 있지 않다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 외부 연결용 관통 비아는 상기 제1 기판, 제1 절연층, 제1 접합 절연층 및 제2 접합 절연층을 관통하여 상기 제2 랜딩 패드와 동일 레벨의 외부 연결용 제2 랜딩 패드를 노출하는 외부 연결용 비아 트랜치에 매립되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 외부 연결용 관통 비아는 상기 제1 기판 및 제1 절연층을 관통하여 상기 제1 랜딩 패드와 동일 레벨의 외부 연결용 제1 랜딩 패드를 노출하는 외부 연결용 비아 트랜치에 매립되어 있을 수 있다.
본 발명의 기술적 사상의 적층형 이미지 센서는 제2 기판 상에 구현된 제2 이미지 센서 구성부 상에 제1 기판 상에 구현된 제1 이미지 센서 구성부를 접합하여 구성한다.
본 발명의 기술적 사상의 적층형 이미지 센서는 제1 기판의 일면으로부터 타면으로 제1 기판과 관통 비아를 절연하기 위하여 비아 분리층이 형성되어 있고, 관통 비아는 제1 기판의 일면으로부터 제2 기판 방향으로 바로 신뢰성 있게 비아 트랜치를 형성하고, 비아 트랜치 내부에 형성할 수 있다.
본 발명의 기술적 사상의 적층형 이미지 센서는 제1 기판의 일면으로부터 제2 기판 방향으로 외부 연결용 비아 트랜치를 신뢰성 있게 형성하고, 외부 연결용 비아 트랜치 내에 외부 연결용 관통 비아를 바로 형성한다.
이상과 같은 구조를 가지는 본 발명의 기술적 사상의 적층형 이미지 센서는 작은 사이즈이면서도 신뢰성 있게 낮은 가격으로 제조 할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상의 일 예에 의한 적층형 이미지 센서의 개략 회로도이다.
도 2는 본 발명의 기술적 사상의 제1 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
도 3은 도 2의 비아 분리층 및 관통 비아를 설명하기 위한 확대도이다.
도 4는 본 발명의 기술적 사상의 제2 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
도 5 및 도 6은 본 발명의 기술적 사상의 제3 실시예 및 제4 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
도 7은 본 발명의 기술적 사상의 제5 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
도 8 및 도 9는 본 발명의 기술적 사상의 제6 실시예 및 제7 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
도 10은 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 제1 실시예를 설명하기 위한 흐름도이다.
도 11 내지 도 18은 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 제1 실시예를 설명하기 위한 요부 단면도들이다.
도 19 및 도 20은 도 11 내지 도 18에 도시한 비아 분리층 및 관통 비아의 평면도이다.
도 21 및 도 22는 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 제2 실시예를 설명하기 위한 단면도이다.
도 23은 본 발명의 기술적 사상에 의한 적층형 이미지 센서를 이용한 카메라의 구성도이다.
도 24는 본 발명의 사상의 일 실시예에 따른 적층형 이미지 센서를 포함한 이미징 시스템에 대한 블럭 구조도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 교시로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
본 실시예에서, 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
적층형 이미지 센서 회로
도 1은 본 발명의 기술적 사상의 일 예에 의한 적층형 이미지 센서의 개략 회로도이다.
구체적으로, 적층형 이미지 센서(100)는 제1 이미지 센서 구성부(S1) 및 제2 이미지 센서 구성부(S2)를 포함한다. 제1 이미지 센서 구성부(S1) 및 제2 이미지 센서 구성부(S2)는 각각 제1 기판(10) 및 제2 기판(40)에 구현될 수 있다.
적층형 이미지 센서(100)는 제2 이미지 센서 구성부(S2) 상에 제1 이미지 센서 구성부(S1)를 적층 및 접합하여 구성할 수 있다. 제1 기판(10)은 화소 회로가 구현될 수 있다. 제2 기판(40)은 화소 회로를 구동하기 위한 로직 회로가 구현될 수 있다.
보다 상세하게 설명하면, 제1 기판(10)의 일면측에는 광전 변환부(포토다이오드)를 포함하는 복수의 화소(103)가 규칙적으로 2차원적으로 배열된 화소 영역(104)이 마련되어 있다. 화소 영역(104)에는 복수의 화소 구동선(105)이 행방향으로 배선되고 복수의 수직 신호선(106)이 열방향으로 배선되어 있다. 하나의 화소(103)가 1개의 화소 구동선(105)과 1개의 수직 신호선(106)에 접속되는 상태로 배치되어 있다. 각 화소(103)에는, 광전 변환부와, 전하 축적부와, 복수의 트랜지스터, 예컨대 MOS(metal oxide semiconductor) 트랜지스터 및 용량 소자 등으로 구성된 화소 회로가 마련될 수 있다.
제2 기판(40)의 일면측에는 제1 기판(10)에 마련된 각 화소(103)를 구동하기 위해서 수직 구동 회로(108), 칼럼 신호 처리 회로(109), 수평 구동 회로(110), 및 시스템 제어 회로(111) 등의 로직 회로가 마련되어 있다. 제2 기판(40)도 제1 기판(10)과 마찬가지로 수직 신호선(106) 및 화소 구동선(105)이 형성되어 있다. 로직 회로의 출력은 Vout로 표시되어 있다.
적층형 이미지 센서 구조
도 2는 본 발명의 기술적 사상의 제1 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이고, 도 3은 도 2의 비아 분리층 및 관통 비아를 설명하기 위한 확대도이다.
구체적으로, 도 2의 적층형 이미지 센서(100-1)는 제1 이미지 센서 구성부(S1)와 제2 이미지 센서 구성부(S2)를 접합시킨 구성의 일 예이다.
제1 이미지 센서 구성부(S1)는 제1 기판(10)에 구현될 수 있다. 제1 기판(10)은 단결정 실리콘과 같은 반도체 기판을 박막화한 층일 수 있다. 제1 기판(10)의 일면측에 화소 회로들 구성하는 소자 요소들, 예컨대 광전 변환부(포토 다이오드, 6), 플로팅 확산 영역이나 트랜지스터의 소오스/드레인으로 이용되는 불순물 영역(8). 소자 분리층(4), 트랜지스터의 게이트 전극(11)이 형성되어 있다. 도 2에서는 편의상 게이트 절연층 등은 도시하지 않는다.
제1 기판(10)에는 일면(10b)에서 타면(10a) 방향으로 제1 기판(10)에는 비아 분리층(24)이 위치할 수 있다. 비아 분리층(24)은 실리콘 산화층(SiO2), 실리콘 질화층(SiN), 또는 실리콘 산화 질화층(SiOCN) 등으로 구성될 수 있다. 비아 분리층(24)은 후에 설명하는 관통 비아(28)가 제1 기판(10)과 전기적으로 연결되지 않게 한다. 비아 분리층(24)은 관통 비아(28)와 일정 간격만큼 떨어지게 구성할 수 있다.
비아 분리층(24)은 제1 기판(10)의 일면(10b)에서 타면(10a)까지 관통하도록 형성된 관통 비아 분리층(24a)과 제1 기판(10)의 일면(10b) 상에 형성된 표면 비아 분리층(24b)으로 구성할 수 있다. 후에 설명하겠지만 비아 분리층(24)은 관통 비아 분리층(24a)만으로도 형성될 수 있다.
비아 분리층(24)은 제1 기판(10) 내에 비아 분리 트랜치(22)를 매립하면서 제1 기판(10)의 일면(10b) 상에 형성될 수 있다. 비아 분리 트랜치(22)은 후에 설명하지만 제1 기판(10)의 일면(10b)으로부터 타면(10a)으로 제1 기판(10)을 식각하여 형성될 수 있다. 이에 따라, 제1 절연층(12)의 표면을 식각 정지점으로 하여 비아 분리층(24)을 제1 기판(10)의 일면(10b)으로부터 타면(10a)까지 정확하게 형성할 수 있다.
제1 기판(10)의 타면(10a)측의 제1 기판(10) 및 비아 분리층(24) 상에는 제1 절연층(12)이 형성되어 있다. 제1 절연층(12)은 실리콘 산화층으로 구성될 수 있다. 제1 절연층(12)은 복수개의 층간 절연층(12a-12e)으로 구성될 수 있다.
제1 절연층(12)에 의해 절연되도록 제1 배선층(14)이 형성될 수 있다. 제1 배선층(14)은 금속층으로 구성될 수 있다. 제1 배선층(14)은 구리나 알루미늄으로 구성될 수 있다. 제1 배선층(14)은 복수개의 보조 배선층(14a-14d)으로 구성될 수 있다.
제1 절연층(12)에 의해 절연되도록 제1 랜딩 패드(18)가 형성되어 있다. 제1 랜딩 패드(18)는 제1 절연층(12)의 내부에 형성된 것으로 도시하였지만, 제1 절연층 상에 형성될 수도 있다. 제1 랜딩 패드(18)는 제1 배선층(14)과 동일 물질로 형성할 수 있다. 제1 랜딩 패드(18)는 후에 설명하지만 제2 이미지 센서 구성부(S2)의 제2 랜딩 패드(48)와 연결될 부분이다.
제1 배선층(14) 및 제1 랜딩 패드(18) 상에는 필요에 따라 제1 확산 방지층(16)을 형성할 수 있다. 제1 확산 방지층(16)은 제1 절연층(12)로의 금속 확산을 방지하는 역할을 수행할 수 있다. 제1 확산 방지층(16)은 탄탈(Ta)이나 탄탈 질화물(TaN)을 이용하여 구성될 수 있다.
제1 랜딩 패드(18) 및 제1 절연층(12) 상에는 제1 접합 절연층(20)이 위치할 수 있다. 제1 접합 절연층(20)은 실리콘 탄화층(SiC) 또는 실리콘 탄화 질화층(SiCN)으로 구성할 수 있다. 제1 접합 절연층(20)은 후에 설명하지만 제2 이미지 센서 구성부(S2)의 제2 접합 절연층(50)과 접합되는 부분이다.
제1 기판(10)의 일면측에는 패시베이션층(34), 컬러 필터층(36) 및 렌즈(38)가 순서대로 적층되어 있다. 패시베이션층(34)은 실리콘 산화층(SiO2), 실리콘 질화층(SiN), 또는 실리콘 산화 질화층(SiON) 등으로 구성될 수 있다. 적층형 이미지 센서(100-1)는 제1 기판(10)의 일면측으로부터 입사광이 입사되는 후면 조명 구조이다.
제2 이미지 센서 구성부(S2)는 제2 기판(40)에 구현될 수 있다. 제2 기판(40)은 단결정 실리콘과 같은 반도체 기판일 수 있다. 제2 기판(40)에는 화소 회로를 구동하기 위한 로직 회로의 소자 요소들, 예컨대 게이트 전극(41), 불순물 영역(43), 소자 분리층(45) 등이 포함될 수 있다. 도 2에서는 편의상 게이트 절연층 등은 도시하지 않는다.
제2 기판(40) 상에는 제2 절연층(42)이 형성되어 있다. 제2 절연층(42)은 실리콘 산화층으로 구성될 수 있다. 제2 절연층(42)은 복수개의 층간 절연층(42a-42b)으로 구성될 수 있다. 제2 절연층(42) 내에는 제2 배선층(44)이 형성될 수 있다. 제2 배선층(44)은 금속층으로 구성될 수 있다. 제2 배선층(44)은 구리나 알루미늄으로 구성될 수 있다. 제2 배선층(44)은 복수개의 보조 배선층(44a-44b)으로 구성될 수 있다.
제2 절연층(42)에 의하여 절연되도록 제2 랜딩 패드(48)가 형성되어 있다. 제2 랜딩 패드(48)는 제2 절연층(42)의 내부에 형성된 것으로 도시하였지만, 제2 절연층(42) 상에 형성될 수도 있다. 제2 랜딩 패드(48)는 제2 배선층(44)과 동일한 물질로 형성될 수 있다. 제2 랜딩 패드(48)는 제1 이미지 센서 구성부의 제1 랜딩 패드(18)와 연결된 부분이다.
제2 배선층(44) 및 제2 랜딩 패드(48) 상에는 필요에 따라 제2 확산 방지층(46)이 형성될 수 있다. 제2 확산 방지층(46)은 제2 절연층(42)로의 금속 확산을 방지하는 역할을 수행할 수 있다. 제2 확산 방지층(16)은 탄탈(Ta)이나 탄탈 질화물(TaN)을 이용하여 구성될 수 있다.
제2 랜딩 패드(48) 및 제2 절연층(42) 상에는 제2 접합 절연층(50)이 위치할 수 있다. 제2 접합 절연층(50)은 제1 접합 절연층(20)과 마찬가지로 실리콘 탄화층(SiC) 또는 실리콘 탄화 질화층(SiCN)으로 구성할 수 있다. 제2 접합 절연층(50)은 제1 이미지 센서 구성부(S1)의 제1 접합 절연층(20)과 접합되는 부분이다.
제1 이미지 센서 구성부(S1)와 제2 이미지 센서 구성부(S2)는 관통 비아(28)를 이용하여 전기적으로 연결된다. 관통 비아(28)는 제1 이미지 센서 구성부(S1)의 제1 랜딩 패드(18)와 제2 이미지 센서 구성부(S2)의 제2 랜딩 패드(48)를 전기적으로 연결한다. 앞서 설명한 바와 같이 관통 비아(28)는 제1 이미지 센서 구성부(S1)의 제1 기판(10)과는 비아 분리층(24)에 의해 절연된다.
관통 비아(28)는 제1 기판(10), 제1 절연층(12), 제1 접합 절연층(20) 및 제2 접합 절연층(50)을 관통하여 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 각각 노출하는 비아 트랜치(26) 내에 매립되어 형성될 수 있다. 관통 비아(28)는 후술하는 바와 같이 제1 기판(10)의 일면(10b)에서 제2 기판(40)의 제2 랜딩 패드(48) 방향, 즉 제2 기판(40) 방향으로 비아 트랜치(26)를 신뢰성 있게 형성한 후 비아 트랜치(26) 내부에 형성할 수 있다.
비아 트랜치(26)를 형성한 후에, 비아 트랜치(26)의 내벽에는 반사 방지층(미도시)이 더 형성되어 있을 수도 있다. 비아 트랜치(26)는 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 연결하는 내부 연결용일 수 있다. 비아 트랜치(26)는 폭이 넓은 트랜치(26a)와 폭이 좁은 트랜치(26b)로 구성될 수 있다.
제1 이미지 센서 구성부(S1)와 제2 이미지 센서 구성부(S2)에는 제2 랜딩 패드(48)에 연결되는 외부 연결용 관통 비아(32)가 형성될 수 있다. 외부 연결용 관통 비아(32)는 제1 기판(10), 제1 절연층(12), 제1 접합 절연층(20) 및 제2 접합 절연층(50)을 관통하여 제2 랜딩 패드(48)와 동일 레벨의 외부 연결용 제2 랜딩 패드(48-1)를 노출하는 외부 연결용 비아 트랜치(30)에 매립되어 형성될 수 있다. 외부 연결용 제2 랜딩 패드(48-1)는 내부 연결을 위한 제2 랜딩 패드(48)로부터 연장되어 형성될 수 도 있다.
외부 연결용 관통 비아(32)는 관통 비아(28)와 마찬가지로 제1 기판(10)의 일면(10b)으로부터 제2 기판(40) 방향으로 외부 연결용 비아 트랜치(30)를 신뢰성 있게 형성하고, 외부 연결용 비아 트랜치(30) 내에 외부 연결용 관통 비아(32)를 바로 형성한다. 외부 연결용 관통 비아(32)의 일부 표면은 패시베이션층(34)이 형성되지 않아 외부 연결 단자, 예컨대 솔더볼 등이 형성될 수 있다.
도 4는 본 발명의 기술적 사상의 제2 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
구체적으로, 도 4의 적층형 이미지 센서(100-2)는 비아 분리층(24-1)이 제1 기판(10) 전체를 관통하지 않는 것을 제외하고는 도 2 및 도 3의 적층형 이미지 센서(100-1)와 동일하다.
도 4의 적층형 이미지 센서(100-2)의 제1 기판(10)의 타면과 인접하여 소자 분리층(4)이 형성될 수 있다. 비아 분리층(24-1)은 제1 기판(10)의 일면(10b)으로부터 제1 기판(10)의 타면(10a)과 인접한 소자 분리층(4)까지 관통하여 형성될 수 있다. 비아 분리층(24-1)은 제1 기판(10) 내에서 소자 분리층(4)까지 형성된 비아 분리 트랜치(22-1)를 매립하면서 제1 기판(10)의 일면(10b) 상에 형성될 수 있다.
비아 분리 트랜치(22-1)는 소자 분리층(4)을 식각 저지점으로 하여 제1 기판(10)의 일면(10b)으로부터 타면(10a)으로 제1 기판(10)을 식각하여 형성할 수 잇다. 비아 분리층(24-1)은 비아 트랜치(22-1)에 매립하여 형성함으로써 소자 분리층(4)의 표면까지 형성할 수 있다. 비아 분리층(24-1)은 도 2 및 도 3의 비아 분리층(24)과 마찬가지로 관통 비아 분리층(24a)과 표면 비아 분리층(24b)으로 구성할 수 있다.
도 4의 적층형 이미지 센서(100-2)는 도 2 및 도 3의 적층형 이미지 센서(100-1)와 비교할 때 비아 분리층(24-1) 및 소자 분리층(4)을 이용하여 관통 비아(28)와 제1 기판(10)을 절연하기 때문에 절연 성능이 우수할 수 있다. 또한, 도 4의 적층형 이미지 센서(100-2)는 도 2 및 도 3의 적층형 이미지 센서(100-1)와 비교할 때 제1 기판(10) 전체를 관통하지 않게 비아 분리 트랜치(22-1)를 형성해도 되므로 제조 공정이 용이할 수 있다.
도 5 및 도 6은 본 발명의 기술적 사상의 제3 실시예 및 제4 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
구체적으로, 도 5 및 도 6의 적층형 이미지 센서(100-3, 100-4)는 비아 분리층(24-2) 및 관통 비아(28-4)의 구조를 제외하고는 도 2 및 도 3의 적층형 이미지 센서(100-1)와 거의 동일하다.
도 5 및 도 6의 적층형 이미지 센서(100-3, 100-4)는 비아 분리층(24-2)이 비아 분리 트랜치(22)의 내벽과 제1 기판(10)의 일면(10b) 상에 형성되어 있다. 비아 분리층(24-2)이 비아 분리 트랜치(22)의 내측벽, 바닥, 및 제1 기판(10)의 일면(10b) 상에 형성되어 있다.
다시 말해, 비아 분리층(24-2)은 비아 분리 트랜치(22)를 매립하지 않게 형성될 수 있다. 비아 분리층(24-2)을 비아 분리 트랜치(22)에 매립하지 않아도 되기 때문에 제조 공정이 용이해질 수 있다. 비아 분리층(24-2)은 비아 분리 트랜치(22)에 매립되지 않아도 관통 비아(28-4)와 제1 기판(10)간의 절연 특성은 유지될 수 있다.
도 5 및 도 6의 적층형 이미지 센서(100-3, 100-4)는 제1 기판(10), 제1 절연층(12), 제1 랜딩 패드(18), 제1 접합 절연층(20) 및 제2 접합 절연층(50)을 관통하여 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 각각 노출하는 비아 트랜치(26-5)가 형성되어 있다. 관통 비아(28-4)는 비아 분리 트랜치(22)를 매립하면서 비아 트랜치(26-5)의 내벽에 형성되어 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 전기적으로 연결한다.
도 5 및 도 6의 적층형 이미지 센서(100-3, 100-4)는 관통 비아(28-4)가 비아 분리 트랜치(22)를 매립하면서 비아 트랜치(26-5)의 내벽에 동시에 형성할 수 있어 제조 공정상 유리하다. 도 5 및 도 6의 관통 비아(28-4)는 비아 분리 트랜치(22)를 용이하게 매립할 수 있는 텅스텐층으로 형성할 수 있다. 그리고, 도 5 및 도 6의 적층형 이미지 센서(100-3, 100-4)는 관통 비아(28-4)를 비아 트랜치(26-5)의 내부를 매립하지 않기 때문에 간단하게 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 연결할 수 있다.
도 5 및 도 6의 적층형 이미지 센서(100-3, 100-4)는 관통 비아(28-4) 상에 금속층(27)을 추가적으로 형성하여 관통 비아(28-4)를 보강할 수 있다. 금속층(27)은 알루미늄층으로 형성할 수 있다. 이에 따라, 금속층(27)도 관통 비아 역할을 수행할 수 있다. 관통 비아(28-4) 상에는 보호층(29)을 형성하여 관통 비아(28-4)나 금속층(27)를 외부로부터 보호할 수 있다.
더욱이, 도 6의 적층형 이미지 센서(100-4)는 비아 트랜치(26-5) 내에 흡습 방지층(31)을 매립하여 형성함으로써 비아 트랜치(26-5) 내의 관통 비아(28-4)를 외부의 습기로부터 보호할 수 있다. 흡습 방지층(31)은 실리콘 산화 질화층(SiON)이나 실리콘 질화층(SiN)으로 형성할 수 있다.
도 7은 본 발명의 기술적 사상의 제5 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
구체적으로, 도 7의 적층형 이미지 센서(100-5)는 외부 연결용 관통 비아(32-1)를 제외하고는 도 2 및 도 3의 적층형 이미지 센서(100-1)와 동일하다.
도 7의 적층형 이미지 센서(100-5)는 도 2 및 도 3에 도시한 제2 랜딩 패드(48)로부터 연장되어 형성된 외부 연결용 제2 랜딩 패드(48-1)를 구비하지 않는다. 대신에, 도 7의 적층형 이미지 센서(100-5)는 제1 랜딩 패드(18)와 동일 레벨의 외부 연결용 제1 랜딩 패드(18-1)가 형성되어 있다. 제1 랜딩 패드(18)와 외부 연결용 제1 랜딩 패드(18-1)는 전기적으로는 연결되어 있다.
외부 연결용 관통 비아(32-1)는 제1 기판(10), 제1 절연층(12)을 관통하여 제1 랜딩 패드(18)와 동일 레벨의 외부 연결용 제1 랜딩 패드(18-1)를 노출하는 외부 연결용 비아 트랜치(30-1)에 매립되어 형성될 수 있다. 외부 연결용 관통 비아(32-1)는 외부 연결용 비아 트랜치(30-1)를 제2 랜딩 패드(48) 레벨까지 식각한 후 매립하지 않아도 되므로 보다 신뢰성 있게 형성할 수 있고, 제조 공정이 보다 용이해질 수 있다.
도 8 및 도 9는 본 발명의 기술적 사상의 제6 실시예 및 제7 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
구체적으로, 도 8 및 도 9의 적층형 이미지 센서(100-6, 100-7)는 크랙 전파 스톱퍼층(70, 70-1)이 형성된 것을 제외하고는 도 7의 적층형 이미지 센서(100-5)와 동일하다.
도 8 및 도 9의 적층형 이미지 센서(100-6, 100-7)는 외부 연결용 관통 비아(32-1)의 일측에 크랙 전파 스톱퍼층(70, 70-1) 이 형성되어 있다. 크랙 전파 스톱퍼층(70, 70-1)은 개개의 칩을 만들기 위하여 반도체 웨이퍼(기판) 상에 구현된 칩들간을 절단 라인(72)에 따라 절단하여 완성할 때 크랙 전파를 방지하는 역할을 수행한다.
다시 말해, 반도체 웨이퍼의 절단 공정시 칩들 내부로 크랙이 전파된다. 이를 방지하기 위하여, 도 8의 적층형 이미지 센서(100-6)는 외부 연결용 관통 비아(32-1)의 일측 및 절단 라인(72)에 인접한 제1 기판(10), 제1 절연층(12) 및 제2 절연층(42) 및 제2 기판(40) 내에는 크랙 전파를 방지하는 크랙 전파 스톱퍼층(70)이 형성되어 있다. 도 8에서, 비아 분리층(24)의 일부, 제1 및 제2 배선층(14, 44)의 일부는 크랙 전파 스톱퍼층(70)에 포함될 수 있다.
그리고, 보다 더 크랙 전파를 방지하기 위하여, 도 9의 적층형 이미지 센서(100-7)의 제1 기판(10), 제1 절연층(12), 제1 접합 절연층(20), 제2 접합 절연층(50), 제2 절연층(42) 및 제2 기판(40) 내에는 크랙 전파를 방지하는 크랙 전파 스톱퍼층(70-1)이 형성되어 있다. 크랙 전파 스톱퍼층(70-1)은 도 8과 비교할 때 제1 접합 절연층(20) 내에도 형성될 수 있다. 크랙 전파 스톱퍼층(70-1)은 도 8과 비교할때 배선층(47)을 포함하며 관통 비아(28)를 형성할 때 동일 공정으로 형성할 수 있어, 공정 단순화를 이룰 수 있다.
적층형 이미지 센서의 제조 방법
도 10은 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 제1 실시예를 설명하기 위한 흐름도이고, 도 11 내지 도 18은 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 제1 실시예를 설명하기 위한 요부 단면도들이고, 도 19 및 도 20은 도 11 내지 도 18에 도시한 비아 분리층 및 관통 비아의 평면도이다. 도 20 내지 도 18은 도 2 내지 도 4와 도 7 내지 도 9의 적층형 이미지 센서의 제조 방법을 설명하기 위한 것이다.
구체적으로, 도 11에 도시한 바와 같이 제1 기판(10) 상에 화소 회로 구성 요소(미도시), 제1 절연층(12), 제1 배선층(14), 제1 랜딩 패드(18) 및 제1 접합 절연층(20)을 형성한다(스텝 201).
제1 기판(10)은 표면(10a) 및 배면(10b)를 가질 수 있다. 제1 기판(10)은 후공정에서 뒤집어져 표면(10a) 및 배면(10b)이 각각 타면 및 일면으로 변경될 수 있다. 제1 기판(10)에는 앞서 도 1 및 도 2에서 설명한 바와 같이 화소 회로를 구성하는 소자 요소들(미도시)이 형성될 수 있다.
제1 절연층(12)은 복수개의 층간 절연층(12a-12e)으로 형성될 수 있다. 제1 배선층(14)은 복수개의 보조 배선층(14a-14d)으로 형성될 수 있다. 제1 절연층(12)에 의해 절연되도록 제1 랜딩 패드(18)가 형성될 수 있다. 제1 랜딩 패드(18)는 제1 절연층(12)의 내부에 형성된 것으로 도시하였지만, 제1 절연층 상에 형성될 수도 있다.
제1 배선층(14) 및 제1 랜딩 패드(18) 상에는 제1 확산 방지층(16)이 형성될 수 있다. 제1 확산 방지층(16)은 제1 절연층(12)로의 금속 확산을 방지하는 역할을 수행하며, 탄탈(Ta)이나 질화 탄탈(TaN)을 이용하여 형성할 수 있다.
도 12에 도시한 바와 같이, 제2 기판(40) 상에 로직 회로 구성 요소(미도시), 제2 절연층(42), 제2 배선층(44), 제2 랜딩 패드(48) 및 제2 접합 절연층(50)을 형성한다(스텝 203). 제2 기판(40)에는 도 1 및 도 2에서 설명한 화소 회로를 구동하기 위한 로직 회로의 소자 요소들(미도시)이 형성될 수 있다.
제2 절연층(42)은 복수개의 층간 절연층(42a-42b)으로 형성할 수 있다. 제2 절연층(42) 내에는 제2 배선층(44)을 형성할 수 있다. 제2 배선층(44)은 금속층, 예컨대 구리나 알루미늄으로 형성할 수 있다. 제2 배선층(44)은 복수개의 보조 배선층(44a-44b)으로 형성할 수 있다.
제2 절연층(42)에 의하여 절연되도록 제2 랜딩 패드(48)가 형성될 수 있다. 제2 랜딩 패드(48)는 제2 절연층(42)의 내부에 형성된 것으로 도시하였지만, 제2 절연층(42) 상에 형성될 수도 있다. 제2 랜딩 패드(48)는 제2 배선층(44)와 동일한 물질로 형성할 수 있다. 제2 랜딩 패드(48)는 제1 랜딩 패드(18)와 전기적으로 연결될 부분이다.
제2 배선층(44) 및 제2 랜딩 패드(48) 상에는 필요에 따라 제2 확산 방지층(46)이 형성될 수 있다. 제2 확산 방지층(46)은 제2 절연층(42)로의 금속 확산을 방지하는 역할을 수행할 수 있다. 제2 확산 방지층(16)은 탄탈(Ta)이나 질화 탄탈(TaN)을 이용하여 구성될 수 있다. 제2 랜딩 패드(48) 및 제2 절연층(42) 상에는 제2 접합 절연층(50)을 형성한다. 제2 접합 절연층(50)은 후공정에서 제1 접합 절연층(20)과 접합되는 부분이다.
도 13에 도시한 바와 같이 제1 기판(10)을 뒤집어 제2 기판(40)의 제2 접합 절연층(50) 상에 제1 접합 절연층(20)을 적층하여 접합한다(스텝 205). 즉 제2 접합 절연층(50) 및 제1 접합 절연층(20)을 서로 접합한다. 제1 기판(10)의 두께는 t1로 표시한다.
제2 접합 절연층(50) 및 제1 접합 절연층(20)의 접합 공정의 일 예를 아래에서 설명한다.
접합 공정은 먼저 제1 접합 절연층(20)과 제2 접합 절연층(50)의 표면에 산소 플라즈마 처리 및 물 세정 처리를 시행한다. 이어서, 제1 접합 절연층(20)과 제2 접합 절연층(50)의 표면에 수산기를 도입한 후, 제2 접합 절연층(50) 상에 제1 접합 절연층(20)을 부착한다.
다음에, 제1 접합 절연층(20) 및 제2 접합 절연층(50)을 열처리하여, 제1 접합 절연층(20)과 제2 접합 절연층(50)의 표면에 수산기의 탈수축합에 의해 제1 접합 절연층(20)과 제2 접합 절연층(50)을 접합시킨다.
도 14에 도시한 바와 같이 제1 기판(10)의 배면(10b)을 연마한다(스텝 207). 제1 기판(10)의 배면(10b)를 연마할 경우 제1 기판(10)의 두께는 t1에서 t2로 줄어들게 된다. 제1 기판(10)을 뒤집어 제1 기판(10)이 연마됨에 따라, 연마된 제1 기판(10)의 배면(10b)은 제1 기판(10)의 일면(10b)이 되고, 제1 기판(10)의 표면(10a)은 일면(10b)과 반대쪽의 타면(10a)이 된다.
도 15에 도시한 바와 같이, 연마된 제1 기판(10)에 비아 분리 트랜치(22)를 형성한다(스텝 209). 비아 분리 트랜치(22)는 제1 기판(10)의 일면(10b)으로부터 타면(10a)으로 제1 기판(10)을 식각하여 형성할 수 있다. 비아 분리 트랜치(22)는 제1 절연층(12)의 표면을 식각 정지점으로 제1 기판(10)의 일면(10b)으로부터 타면(10a)으로 식각하여 형성하기 때문에 제1 기판(10)의 타면(10a), 제1 절연층(12)의 표면까지 정확하게 형성할 수 있다.
도 16에 도시한 바와 같이, 비아 분리 트랜치(22)에 비아 분리층(24)을 형성한다(스텝 211). 비아 분리층(24)은 비아 분리 트랜치(22)를 매립하면서 제1 기판(10)의 일면(10b) 상에 형성될 수 있다. 비아 분리층(24)은 제1 기판(10)의 일면(10b) 상에 비아 분리 트랜치(22)를 매립하도록 절연 물질을 형성한 후 평탄화 식각하여 형성할 수 있다. 평탄화 식각은 화학 기계적 연마 공정을 이용할 수 있다.
이에 따라, 비아 분리층(24)은 제1 기판(10)의 일면(10b)에서 타면(10a)까지 관통하도록 형성된 관통 비아 분리층(24a)과 제1 기판(10)의 일면(10b) 상에 형성된 표면 비아 분리층(24b)으로 구분할 수 있다. 필요에 따라, 비아 분리층(24)은 관통 비아 분리층(24a)만으로도 형성될 수 있다.
도 17a 내지 도 17c에 도시한 바와 같이 제1 랜딩 패드(18) 및/또는 제2 랜딩 패드(48)를 노출하는 비아 트랜치(26-1, 26-2, 26-3, 26-4)를 형성한다(스텝 213). 비아 트랜치(26-1, 26-2, 26-3, 26-4)는 도 17a 내지 도 17c에 도시한 바와 같이 다양하게 형성할 수 있다. 비아 트랜치((26-1, 26-2, 26-3, 26-4)는 제1 기판(10)의 일면(10b)에서 제2 랜딩 패드(48) 방향, 즉 제2 기판(40) 방향으로 식각하기 때문에 신뢰성 있게 형성할 수 있다.
도 17a에 도시한 바와 같이 비아 트랜치(26-1)는 제1 기판(10), 제1 절연층(12), 제1 접합 절연층(20) 및 제2 접합 절연층(50)을 관통하여 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 각각 노출하게 형성할 수 있다. 비아 트랜치(26-1)는 폭이 넓은 트랜치(26a)와 그 하부에 폭이 좁은 트랜치(26b)로 형성할 수 있다.
도 17b에 도시한 바와 같이, 비아 트랜치(26-2, 26-3)는 제1 기판(10), 제1 절연층(12), 제1 접합 절연층(20) 및 제2 접합 절연층(50)을 관통하여 제2 랜딩 패드(48)를 노출하는 제1 비아 트랜치(26-2) 및 제1 기판(10) 및 제1 절연층(12)을 관통하여 제1 랜딩 패드(18)를 노출하는 제2 비아 트랜치(26-3)를 형성할 수도 있다. 제1 비아 트랜치(26-2)의 폭은 상하부가 동일하게 할 수 있다. 제2 비아 트랜치(26-3)의 폭도 상하부가 동일하게 할 수 있다.
도 17c에 도시한 바와 같이, 비아 트랜치(26-4)는 제1 기판(10), 제1 절연층(12), 제1 랜딩 패드(18), 제1 접합 절연층(20) 및 제2 접합 절연층(50)을 관통하여 상기 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 각각 노출하게 형성할 수 있다. 비아 트랜치(26-4)는 제1 랜딩 패드(18)의 중앙 부분을 관통하여 형성될 수 있다. 비아 트랜치(26-4)는 폭이 넓은 트랜치(26c)와 그 하부에 폭이 좁은 트랜치(28d)로 형성할 수 있다.
도 18a 내지 도 18c에 도시한 바와 같이, 비아 트랜치(26-1, 26-2, 26-3, 26-4) 내에 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 전기적으로 연결하는 관통 비아(28-1, 28-2, 28-3)를 형성한다(스텝 215). 관통 비아(28-1, 28-2, 28-3)는 도 18a 내지 도 18c에 도시한 바와 같이 다양하게 형성할 수 있다.
도 18a에 도시한 바와 같이, 관통 비아(28-1)는 비아 트랜치(26-1)에 매립되어 형성될 수 있다. 도 18b에 도시한 바와 같이, 관통 비아(28-2)는 비아 트랜치(26-2, 26-3)에 매립되면서 비아 분리층(24) 상에도 형성될 수 있다. 관통 비아(28-3)는 비아 트랜치(26-4)에 매립되어 형성될 수 있다.
여기서, 도 19 및 도 20을 참조하여, 비아 분리층(24)과 관통 비아(28)간의 평면 배치를 설명한다.
앞서 설명한 바와 같이 제1 기판(10)에는 비아 분리층(24)이 형성될 수 있다. 비아 분리층(24)의 내부에 비아 분리층(24)과 일정 간격 떨어져 관통 비아(28)가 형성될 수 있다. 즉, 비아 분리층(24)에 둘러싸이게 관통 비아(28)가 형성될 수 있다. 도 19에 도시한 바와 같이, 비아 분리층(24)이 관통 비아(28) 별로 구분되게 형성할 수도 있다. 도 20에 도시한 바와 같이 비아 분리층(24)이 관통 비아(28)별로 구분되지 않고 서로 연결되도록 구성될 수 있다.
도 21 및 도 22는 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 제2 실시예를 설명하기 위한 단면도이다.
구체적으로, 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 제2 실시예는 비아 분리층(24-2) 및 관통 비아(28-4)의 형성 방법을 제외하고는 제1 실시예의 제조 방법과 거의 동일하다. 도 21 및 도 22는 도 5 및 도 6의 적층형 이미지 센서의 제조 방법을 설명하기 위한 것이다.
앞서 설명한 바와 같이 스텝 201에서 스텝 207까지의 과정을 진행한다. 즉, 제1 기판(10) 상의 제1 접합 절연층(20)과 제2 기판(40) 상의 제2 접합 절연층(50)을 접합한다. 그리고, 제1 기판(10)의 배면을 연마하고 제1 기판(10)에 비아 분리 트랜치(22)를 형성한다.
도 21에 도시한 바와 같이 비아 분리 트랜치(22)의 내벽과 제1 기판(10)의 일면(10b) 상에 비아 분리층(24-2)을 형성한다. 비아 분리 트랜치(22)의 내측벽, 바닥, 및 제1 기판(10)의 일면(10b) 상에 비아 분리층(24-2)을 형성한다. 다시 말해, 비아 분리 트랜치(22)를 매립하지 않게 비아 분리층(24-2)을 형성한다.
계속하여, 도 21에 도시한 바와 같이 제1 기판(10), 제1 절연층(12), 제1 랜딩 패드(18), 제1 접합 절연층(20) 및 제2 접합 절연층(50)를 관통하여 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 각각 노출하는 비아 트랜치(26-5)를 형성한다.
도 22에 도시한 바와 같이 비아 분리층(24-2) 상의 비아 분리 트랜치(22)를 매립하면서 비아 트랜치(26-5)의 내벽에 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 전기적으로 연결하는 관통 비아(28-4)를 형성한다. 다시 말해, 관통 비아(28-4)를 비아 분리 트랜치(22)를 매립하면서 비아 트랜치(26-5)의 내벽에 동시에 형성하여 제조 공정을 단순화할 수 있다. 관통 비아(28-4)가 비아 트랜치(26-5)의 내부를 매립하지 않기 때문에 보다 용이하게 제1 랜딩 패드(18) 및 제2 랜딩 패드(48)를 연결할 수 있다.
계속하여, 도 5 및 도 6에 도시한 바와 같이 금속층(27), 보호층(29) 및 흡습 방지층(31)을 매립하여 형성함으로써 관통 비아(28-4)를 보강하거나 보호한다.
적층형 이미지 센서의 응용예
도 23은 본 발명의 기술적 사상에 의한 적층형 이미지 센서를 이용한 카메라의 구성도이다.
구체적으로, 카메라(390)는 적층형 이미지 센서(100)와, 적층형 이미지 센서(100)의 수광 센서부에 입사광을 유도하는 광학계(393)와, 셔터장치(394)와, 적층형 이미지 센서(100)를 구동하는 구동 회로(395)와, 적층형 이미지 센서(100)의 출력 신호를 처리하는 신호 처리 회로(396)를 갖는다.
적층형 이미지 센서(100)는 상술한 실시예중의 어느 것이라도 적용하여 구성될 수 있다. 광학 렌즈를 포함하는 광학계(393)는 피사체로부터의 이미지 광(image light), 즉, 입사광을 적층형 이미지 센서(100)의 촬상면상에 결상시킨다. 이에 의해, 적층형 이미지 센서(100) 내에 일정 기간 신호 전하가 축적된다.
이와 같은 광학계(393)는 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(394)는 적층형 이미지 센서(100)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(395)는 적층형 이미지 센서(100) 및 셔터 장치(394)에 구동 신호를 공급하고, 공급한 구동 신호 또는 타이밍 신호에 의해, 적층형 이미지 센서(100)의 신호 처리 회로(396)에의 신호 출력 동작의 제어, 및 셔터 장치(394)의 셔터 동작을 제어한다.
구동 회로(395)는, 구동 신호 또는 타이밍 신호의 공급에 의해, 적층형 이미지 센서(100)로부터 신호 처리 회로(396)에의 신호 전송 동작을 행한다. 신호처리 회로(396)는 적층형 이미지 센서(100)로부터 전송된 신호에 대해, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되거나 또는 모니터에 출력된다.
도 24는 본 발명의 사상의 일 실시예에 따른 적층형 이미지 센서를 포함한 이미징 시스템에 대한 블럭 구조도이다.
구체적으로, 이미징 시스템(500)은 앞서 설명한 적층형 이미지 센서(100)의 출력 이미지를 처리하는 시스템이다. 이미징 시스템(500)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 이미지 안전화 시스템 등 적층형 이미지 센서(100)를 장착한 모든 종류의 전기전자 시스템일 수 있다.
컴퓨터 시스템과 같은 프로세서 기반 이미징 시스템(500)은 버스(505)를 통해서 입출력 I/O소자(530)와 커뮤니케이션을 할 수 있는 마이크로프로세서 또는 중앙처리장치(CPU)와 같은 프로세서(820)를 포함할 수 있다. 버스(505)를 통해서 플로피 디스크 드라이브(550), CD ROM 드라이브(555), 포트(560), 및 RAM(540)은 프로세서(520)와 서로 연결되어 데이터를 주고받아, 적층형 이미지 센서(100)의 데이터에 대한 출력 이미지를 재생할 수 있다.
포트(560)는 비디오카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. 적층형 이미지 센서(100)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등의 프로세서들과 함께 같이 집적될 수 있고, 또한, 메모리와 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩으로 집적될 수 있다. 이미징 시스템(500)은 최근 발달되고 있는 디지털 기기 중 카메라폰, 디지털 카메라 등의 시스템 블록다이어그램일 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 적층형 이미지 센서 10: 제1 기판, 12: 제1 절연층, 14: 제1 배선층, 16: 제1 확산 방지층, 18: 제1 랜딩 패드, 22: 비아 분리 트랜치, 24: 비아 분리층, 26: 비아 트랜치, 28: 관통 비아, 32: 외부 연결용 관통 비아, 34: 패시베이션층, 36: 컬러 필터층, 38: 렌즈, 40: 제2 기판, 42:제2 절연층, 44: 제2 배선층, 46: 제2 확산 방지층, 48, 48-1: 제2 랜딩 패드, 50: 제2 접합 절연층,

Claims (10)

  1. 제1 기판의 제1 표면으로부터 상기 제1 표면과 반대의 제2 표면으로 관통하는 제1 내지 제4 비아 분리 트랜치들, 상기 제1 내지 제4 비아 분리 트랜치들 각각에 형성되고 절연 물질를 포함하는 비아 분리층, 상기 제1 기판의 상기 제2 표면 상에 형성된 제1 절연층에 의해 절연된 제1 랜딩 패드, 및 상기 제1 랜딩 패드 및 상기 제1 절연층 상에 위치한 제1 접합 절연층을 구비하는 제1 이미지 센서 구성부;
    제2 기판 상에 형성된 제2 절연층에 의하여 절연된 제2 랜딩 패드, 상기 제2 랜딩 패드 및 상기 제2 절연층 상에 위치하고 상기 제1 접합 절연층과 콘택된 제2 접합 절연층을 구비하는 제2 이미지 센서 구성부;
    상기 제1 및 제2 비아 분리 트랜치들에 형성된 상기 비아 분리층에 의해 상기 제1 기판의 회로들과 절연되고, 상기 제1 랜딩 패드와 상기 제2 랜딩 패드를 전기적으로 연결하는 제1 관통 비아; 및
    상기 제3 및 제4 비아 분리 트랜치들에 형성된 상기 비아 분리층에 의해 상기 제1 기판의 회로들과 절연되고, 상기 제1 랜딩 패드 또는 상기 제2 랜딩 패드와 전기적으로 연결된 제2 관통 비아를 포함하고,
    상기 제1 및 제2 관통 비아들 각각은 제1 도전층을 포함하고, 및
    상기 제1 내지 제4 비아 트랜치들 각각은 상기 제1 기판의 상기 제2 표면을 넘어 연장되어 있지 않은 것을 특징으로 하는 적층형 이미지 센서.
  2. 제1항에 있어서, 상기 비아 분리층은 상기 제1 기판의 상기 제1 표면으로부터 상기 제2 표면까지 관통하도록 형성된 것을 특징으로 하는 적층형 이미지 센서.
  3. 제1항에 있어서, 상기 비아 분리층은 상기 제1 기판의 상기 제1 표면 상에 형성되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  4. 제1항에 있어서, 상기 비아 분리층은 상기 제1 내지 제4 비아 분리 트랜치들 각각의 내측벽 상에 형성되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  5. 제1항에 있어서, 상기 제1 관통 비아는 상기 제1 기판, 상기 제1 절연층, 상기 제1 접합 절연층 및 상기 제2 접합 절연층을 관통하여 상기 제1 랜딩 패드 및 상기 제2 랜딩 패드를 각각 노출하는 제1 비아 트랜치 내에 매립되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  6. 제1항에 있어서, 상기 제1 관통 비아는 상기 제1 기판, 상기 제1 절연층, 상기 제1 접합 절연층 및 상기 제2 접합 절연층을 관통하여 상기 제2 랜딩 패드를 노출하는 제1 비아 트랜치에 매립되어 있고, 및
    상기 제2 관통 비아는 상기 제1 기판 및 상기 제1 절연층을 관통하여 상기 제2 랜딩 패드를 노출하는 제2 비아 트랜치에 매립되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  7. 제1항에 있어서, 상기 제1 관통 비아는 상기 제1 기판, 상기 제1 절연층, 상기 제1 랜딩 패드, 상기 제1 접합 절연층 및 상기 제2 접합 절연층을 관통하여 상기 제1 랜딩 패드 및 상기 제2 랜딩 패드를 노출하는 제1 비아 트랜치 내에 매립되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  8. 제1항에 있어서, 상기 제1 관통 비아는 상기 제1 기판, 상기 제1 절연층, 상기 제1 랜딩 패드, 상기 제1 접합 절연층 및 상기 제2 접합 절연층을 관통하여 상기 제1 랜딩 패드 및 상기 제2 랜딩 패드를 노출하는 제1 비아 트랜치의 내벽에 형성되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  9. 제1항에 있어서, 상기 제1 기판, 상기 제1 절연층, 상기 제1 접합 절연층, 상기 제2 접합 절연층, 상기 제2 절연층 및 상기 제2 기판의 내부에는 크랙 전파를 방지하는 크랙 전파 스톱퍼층이 더 형성되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  10. 제1 기판의 제1 표면으로부터 상기 제1 표면과 반대의 제2 표면으로 관통하고 각각 절연 물질을 포함하는 제1 내지 제4 비아 분리층들, 상기 제1 기판 상에 위치함과 아울러 상기 제1 기판의 상기 제2 표면의 상기 제1 내지 제4 비아 분리층들 각각 상에 위치한 제1 절연층, 상기 제1 절연층 내에 위치한 제1 랜딩 패드, 상기 제1 랜딩 패드 및 상기 제1 절연층 상에 위치한 제1 접합 절연층, 및 화소 회로를 포함하는 제1 이미지 센서 구성부;
    제2 기판 상에 위치한 제2 절연층, 상기 제2 절연층 내에 위치한 제2 랜딩 패드, 상기 제2 랜딩 패드 및 상기 제2 절연층 상에 위치하고 상기 제1 접합 절연층과 콘택된 제2 접합 절연층, 및 로직 회로를 포함하는 제2 이미지 센서 구성부;
    상기 제1 및 제2 비아 분리층들에 의해 둘러싸이고 상기 제1 랜딩 패드와 상기 제2 랜딩 패드를 전기적으로 연결하는 관통 비아; 및
    상기 제3 및 제4 비아 분리층들에 의해 둘러싸이고 상기 제1 랜딩 패드 또는 상기 제2 랜딩 패드와 연결된 외부 연결용 관통 비아를 포함하고,
    상기 관통 비아 및 외부 연결용 관통 비아들 각각은 제1 도전층을 포함하고, 및
    상기 제1 내지 제4 비아 분리층들 각각은 상기 제1 기판의 상기 제2 표면을 넘어 연장되어 있지 않은 것을 특징으로 하는 적층형 이미지 센서.
KR1020140009164A 2014-01-24 2014-01-24 적층형 이미지 센서 KR102168173B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140009164A KR102168173B1 (ko) 2014-01-24 2014-01-24 적층형 이미지 센서
US14/602,427 US9455284B2 (en) 2014-01-24 2015-01-22 Stack type image sensor
US15/249,785 US20160365374A1 (en) 2014-01-24 2016-08-29 Stack type image sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140009164A KR102168173B1 (ko) 2014-01-24 2014-01-24 적층형 이미지 센서

Publications (2)

Publication Number Publication Date
KR20150088633A KR20150088633A (ko) 2015-08-03
KR102168173B1 true KR102168173B1 (ko) 2020-10-20

Family

ID=53873001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140009164A KR102168173B1 (ko) 2014-01-24 2014-01-24 적층형 이미지 센서

Country Status (2)

Country Link
US (2) US9455284B2 (ko)
KR (1) KR102168173B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102177702B1 (ko) * 2014-02-03 2020-11-11 삼성전자주식회사 비아 플러그를 갖는 비아 구조체 및 반도체 소자
KR102515965B1 (ko) 2016-04-29 2023-03-31 에스케이하이닉스 주식회사 Tsv 구조체를 갖는 적층형 이미지 센서
KR102572133B1 (ko) * 2016-09-07 2023-08-30 에스케이하이닉스 주식회사 에어 갭을 가진 적층형 이미지 센서
KR102654485B1 (ko) * 2016-12-30 2024-04-03 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR102538174B1 (ko) 2017-12-26 2023-05-31 삼성전자주식회사 비아 플러그를 갖는 반도체 소자
US11101311B2 (en) * 2018-06-22 2021-08-24 Ningbo Semiconductor International Corporation Photodetector and fabrication method, and imaging sensor
KR20200097841A (ko) 2019-02-08 2020-08-20 삼성전자주식회사 이미지 센서 장치
KR20210137677A (ko) * 2020-05-11 2021-11-18 에스케이하이닉스 주식회사 이미지 센서 장치
KR20220089376A (ko) 2020-12-21 2022-06-28 에스케이하이닉스 주식회사 Tsv 구조체를 포함하는 반도체 장치 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120105696A1 (en) 2010-10-27 2012-05-03 Sony Corporation Solid-state imaging device, semiconductor device, manufacturing methods thereof, and electronic apparatus
US20130323875A1 (en) 2012-05-30 2013-12-05 Byung-Jun Park Methods of forming a through via structure
JP2013251391A (ja) * 2012-05-31 2013-12-12 Canon Inc 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
JP5442394B2 (ja) * 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
US8415238B2 (en) * 2010-01-14 2013-04-09 International Business Machines Corporation Three dimensional integration and methods of through silicon via creation
JP5577965B2 (ja) 2010-09-02 2014-08-27 ソニー株式会社 半導体装置、および、その製造方法、電子機器
JP2012227328A (ja) 2011-04-19 2012-11-15 Sony Corp 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器
US9142581B2 (en) * 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120105696A1 (en) 2010-10-27 2012-05-03 Sony Corporation Solid-state imaging device, semiconductor device, manufacturing methods thereof, and electronic apparatus
US20130323875A1 (en) 2012-05-30 2013-12-05 Byung-Jun Park Methods of forming a through via structure
JP2013251391A (ja) * 2012-05-31 2013-12-12 Canon Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
US9455284B2 (en) 2016-09-27
KR20150088633A (ko) 2015-08-03
US20160365374A1 (en) 2016-12-15
US20150311241A1 (en) 2015-10-29

Similar Documents

Publication Publication Date Title
KR102168173B1 (ko) 적층형 이미지 센서
US11689070B2 (en) Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus
US11626356B2 (en) Semiconductor device
US9941243B2 (en) Wafer-to-wafer bonding structure
US9165974B2 (en) Electronic devices including multiple semiconductor layers
JP5853351B2 (ja) 半導体装置、半導体装置の製造方法、及び電子機器
US10026769B2 (en) Semiconductor device and solid-state imaging device
JP5442394B2 (ja) 固体撮像装置とその製造方法、及び電子機器
US20170221953A1 (en) Manufacturing method for semiconductor device and semiconductor device
US9559135B2 (en) Conduction layer for stacked CIS charging prevention
US20150263054A1 (en) Deep trench isolation with air-gap in backside illumination image sensor chips
US9324744B2 (en) Solid-state image sensor having a trench and method of manufacturing the same
JP6140965B2 (ja) 半導体装置およびその製造方法
JP5915636B2 (ja) 半導体装置とその製造方法
US11908879B2 (en) Semiconductor device
JP6256562B2 (ja) 固体撮像装置及び電子機器
US20200126920A1 (en) Pad structure for enhanced bondability
US10186541B2 (en) Semiconductor devices
JP6233376B2 (ja) 固体撮像装置及び電子機器
JP2018078305A (ja) 固体撮像装置及び電子機器
JP6701149B2 (ja) 撮像装置およびカメラ
JP6385515B2 (ja) 半導体装置およびその製造方法
JP2022036438A (ja) 固体撮像装置
JP2023004854A (ja) 半導体装置及びその製造方法
JP2017126783A (ja) 固体撮像装置およびその製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant