KR20210137677A - 이미지 센서 장치 - Google Patents

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Abstract

본 발명은 이미지 센서 장치에 관한 것으로, 칩 사이즈 및 전력 소모를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 서로 대향하는 제 1면과 제 2면을 포함하는 기판, 기판의 제 1면에 배치되는 패드, 기판의 제 2면의 하부에 배치되는 배선층, 기판과 배선층을 관통하도록 형성되며, 패드의 일측에 배치되는 제 1관통 전극, 기판과 배선층을 관통하도록 형성되며, 패드의 타측에 배치되는 제 2관통 전극 및 제 1관통 전극과 제 2관통 전극의 사이에 배치되는 전원 스위치를 포함한다.

Description

이미지 센서 장치{Image sensor device}
본 발명은 이미지 센서 장치에 관한 것으로, 칩 사이즈 및 전력 소모를 줄일 수 있도록 하는 기술이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
특히, MOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. MOS 이미지 센서는 입사광의 크기를 센싱하는 광전 변환 소자와, 각 광전 변환 소자에 저장된 광신호를 출력하기 위한 다층의 금속 배선층을 포함한다. 그런데, 입사광은 금속 배선층에 의해 반사되기도 하고 층간 절연막에 의해 흡수가 일어나서, 감도(sensitivity)가 떨어지게 된다. 뿐만 아니라, 반사된 광은 인접한 픽셀에 흡수되어, 크로스토크(crosstalk)가 발생하기도 한다.
따라서, 기판의 타면(backside)을 연마하고 기판의 타면으로부터 광을 입사시키는 구조가 제안되었다. 이를 BSI(backside illuminated) 이미지 센서라고 부른다. 이러한 BSI 이미지 센서는 광이 입사되는 타면에 금속 배선층이 형성되어 있지 않기 때문에, 금속 배선층에 의해서 입사광이 반사되거나 층간 절연막에 의해서 광흡수가 일어나지 않는다.
본 발명의 실시예는 전원 라우팅 경로를 단순화시켜 칩 사이즈를 줄이고 전력 소모를 감소시킬 수 있도록 하는 이미지 센서 장치를 제공한다.
본 발명의 실시예에 따른 이미지 센서 장치는, 서로 대향하는 제 1면과 제 2면을 포함하는 기판; 기판의 제 1면에 배치되는 패드; 기판의 제 2면의 하부에 배치되는 배선층; 기판과 배선층을 관통하도록 형성되며, 패드의 일측에 배치되는 제 1관통 전극; 기판과 배선층을 관통하도록 형성되며, 패드의 타측에 배치되는 제 2관통 전극; 및 제 1관통 전극과 제 2관통 전극의 사이에 배치되는 전원 스위치를 포함한다.
본 발명의 다른 실시예에 따른 이미지 센서 장치는, 패드 영역과, 패드 영역과 인접하게 배치된 회로 영역이 정의되는 기판; 패드 영역에서 기판의 제 1면에 배치되는 패드; 패드 영역과 회로 영역에서 기판의 제 2면의 하부에 배치되는 배선층; 패드 영역에서 기판과 배선층을 관통하도록 형성되며, 패드의 일측에 배치되는 제 1관통 전극; 회로 영역에서 기판과 배선층을 관통하도록 형성되며, 패드의 타측에 배치되는 제 2관통 전극; 및 제 1관통 전극과 제 2관통 전극의 사이에 배치되는 전원 스위치를 포함한다.
본 발명의 다른 실시예에 따른 이미지 센서 장치는, 수신 패드를 통해 전원이 인가되어 로직 회로 영역에 내부 전원을 공급하는 제 1칩; 및 제 1칩의 상부에 적층된 제 2칩을 포함하고, 제 2칩은 서로 대향하는 제 1면과 제 2면을 포함하는 기판; 기판의 제 1면에 배치되는 패드; 기판의 제 2면의 하부에 배치되는 배선층; 기판과 배선층을 관통하도록 형성되며, 패드의 일측에 배치되는 제 1관통 전극; 기판과 배선층을 관통하도록 형성되며, 패드의 타측에 배치되는 제 2관통 전극; 및 제 1관통 전극과 제 2관통 전극의 사이에 배치되는 전원 스위치를 포함한다.
본 발명의 실시예는 칩 사이즈를 줄이고 전력 소모를 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 이미지 센서 장치의 개략적인 평면 배치를 보여주는 도면.
도 2는 본 발명의 실시예에 따른 이미지 센서 장치의 일부 구성을 설명하기 위한 블록도.
도 3은 도 1의 이미지 센서 장치의 단면을 나타낸 도면.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 이미지 센서 장치(100)의 개략적인 평면 배치를 보여주는 도면이다. 그리고, 도 2는 이미지 센서 장치(100)의 일부 구성을 설명하기 위한 블록도이다.
도 1 및 도 2를 참조하면, 이미지 센서 장치(100)는 픽셀 영역(PXA)과, 회로 영역(CA) 및 패드 영역(PA)을 포함할 수 있다.
픽셀 영역(PXA)은 복수의 단위 픽셀들(12)이 매트릭스 형태로 배열된 픽셀 어레이(10)를 포함할 수 있다. 복수의 단위 픽셀들(12)은 각각 광전 변환 소자(미도시)를 포함할 수 있다.
회로 영역(CA)은 픽셀 영역(PXA) 주위에 형성되어 복수의 회로들(20)을 포함할 수 있다. 그리고, 회로 영역(CA)은 복수의 CMOS 트랜지스터들(미도시)을 포함할 수 있다. 회로 영역(CA)은 픽셀 어레이(10)의 각 단위 픽셀(12)에 일정한 신호를 제공하거나 각 단위 픽셀(12)에서의 출력 신호를 제어한다. 패드 영역(PA)은 회로 영역(CA)에 인접하게 배치된 복수의 패드들(30)을 포함할 수 있다.
도 1의 실시예에서, 회로 영역(CA)은 픽셀 영역(PXA)을 둘러싸도록 정의될 수 있으며, 패드 영역(PA)은 회로 영역(CA)을 둘러싸도록 정의될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 회로 영역(CA)은 픽셀 영역(PXA)을 둘러싸지 않을 수도 있고, 패드 영역(PA)은 회로 영역(CA)의 일측에만 형성될 수 있다.
도 2에 예시한 바와 같이, 회로 영역(CA)에 형성된 복수의 회로들(20)은 타이밍 발생기(timing generator)(21), 행 디코더(row decoder)(22), 행 드라이버(row driver)(23), 상관 이중 샘플러(correlated double sampler: CDS)(24), 아날로그 디지털 컨버터(analog to digital converter: ADC)(25), 래치부(latch)(26), 열 디코더(column decoder)(27)를 포함할 수 있다.
픽셀 영역(PXA)에 있는 픽셀 어레이(10)는 행 드라이버(23)로부터 행 선택 신호, 리셋 신호, 전하 전송신호 등과 같은 복수의 구동 신호들을 수신하여 구동될 수 있다. 또한, 픽셀 어레이(10)에서 광전 변환된 전기적인 출력 신호는 상관 이중 샘플러(24)에 제공될 수 있다.
타이밍 발생기(21)는 행 디코더(22) 및 열 디코더(27)에 타이밍 신호 및 제어 신호를 제공할 수 있다. 행 드라이버(23)는 행 디코더(22)에서 디코딩된 결과에 따라 복수의 단위 픽셀들(12)을 구동하기 위한 복수의 구동신호를 픽셀 영역(PXA)의 픽셀 어레이(10)에 제공할 수 있다. 복수의 단위 픽셀들(12)이 매트릭스 형태로 배열된 경우에, 행 드라이버(23)는 매트릭스의 각 행 별로 구동 신호를 제공할 수 있다.
상관 이중 샘플러(24)는 픽셀 영역(PXA)의 픽셀 어레이(10)로부터의 출력 신호를 수신하여 유지 및 샘플링할 수 있다. 즉, 특정한 노이즈(noise) 레벨과 출력 신호에 의한 신호 레벨을 이중으로 샘플링하여, 노이즈 레벨과 신호 레벨과의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(25)는 차이 레벨에 해당하는 아날로그 신호를 디지탈 신호로 변환하여 출력할 수 있다. 래치부(26)는 디지털 신호를 래치하고, 래치된 신호는 열 디코더(27)에서의 디코딩 결과에 따라 순차적으로 영상 신호 출력부(도시 생략)로 출력될 수 있다.
일부 실시예에서, 이미지 센서 장치(100)는 배면 조사형(BSI; backside illumination type) 이미지 센서 장치일 수 있다. 그리고, 이미지 센서 장치(100)의 노출 표면 중 복수의 패드들(30)이 노출되는 면과 동일한 면으로부터 픽셀 영역(PXA)에 빛이 입사될 수 있다.
복수의 패드들(30)는 연결 라인을 통해 회로 영역(CA)에 형성된 복수의 웰에 전기적으로 연결될 수 있다. 일부 실시예에서, 복수의 패드들(30)은 금속, 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 패드 영역(PA)에 형성된 복수의 패드들(30)은 외부 장치와 전기적 신호를 주고 받는다. 다른 일부 실시예에서, 복수의 패드들(30)은 외부로부터 공급되는 전원 전압 또는 접지 전압과 같은 구동 전원을 연결 라인을 통해 회로 영역(CA)에 있는 회로에 전달하는 역할을 할 수 있다.
도 3은 도 1의 이미지 센서 장치의 단면을 나타낸 도면이다. 도 3의 실시예는 도 1에 도시된 이미지 센서 장치(100)를 A - A'를 따라 절단한 단면도를 나타낸다.
도 3을 참조하면, 기판(101)에는 패드 영역(PA)과, 회로 영역(CA) 및 픽셀 영역(PXA)이 정의될 수 있다. 기판(101)은 서로 대향하는 전면(FS)과 후면(BS)을 포함할 수 있다. 기판(101)의 일면과 타면은 각각 전면(front-side)(FS)과 후면(back-side)(BS)으로 정의될 수 있으나, 본 발명의 범위는 이에 한정되지 않는다. 일 예로, 기판(101)의 전면(FS)에는 단위 소자들이 형성될 수 있고, 기판(101)의 후면(BS)에는 광이 조사될 수 있다.
기판(101)은 여러가지 종류의 기판(101)이 사용될 수 있다. 예를 들어, 기판(101)은 P형 또는 N형 벌크 기판, P형 벌크 기판에 P형 또는 N형 에피택셜층이 성장된 기판, N형 벌크 기판에 P형 또는 N형 에피택셜층이 성장된 기판일 수 있다. 또한, 반도체 기판 이외에도 유기(organic) 플라스틱 기판과 같은 기판도 사용할 수 있다.
기판(101)의 전면(FS)에는 신호를 전달하기 위한 배선층(102)이 배치될 수 있다. 배선층(102)은 복수의 배선들(M1~M4)을 포함할 수 있다. 복수의 배선들(M1~M4)은 층간절연막(103~106) 내에 순차적으로 적층될 수 있다. 여기서, 복수의 배선들(M1~M4)은 금속을 포함할 수 있다. 예를 들어, 복수의 배선들(M1~M4)은 구리(Cu), 백금(Pt), 텅스텐(W), 알루미늄(Al), 이들 물질을 포함하는 합금막 등을 포함할 수 있다. 복수의 배선들(M1~M4)의 층수 및 구조는 제한되지 않으며, 소자 설계에 따라 다양한 층수 및 구조가 될 수 있다.
그리고, 기판(101)의 후면(BS)에는 도전막(107)이 배치될 수 있다. 도전막(107)은 기판(101) 상에 형성될 수 있다. 도전막(107)은 기판(101) 후면(BS)의 상부면을 덮도록 형성될 수 있다. 도전막(107)은 패드 영역(PA) 상에서 X 방향을 따라 패드(109) 보다 길게 형성될 수 있다. 도전막(107)은 Y 방향을 따라 패드(109) 보다 얇은 두께를 가질 수 있다. 도전막(107)은 기판(101)의 후면(BS) 일부를 노출하는 트랜치(T) 상에 형성될 수 있다. 도전막(107)은 관통 전극(110a,110b)의 내부 측벽을 따라 형성될 수 있다. 그리고, 도전막(107)은 회로 영역(CA)으로부터 픽셀 영역(PXA)까지 X 방향으로 연장되어 형성될 수 있다.
도전막(107)은 패드(109)를 형성하기 위한 패터닝 공정에서 기판(101)이 손상되는 것을 방지하기 위해 형성될 수 있다. 예를 들어, 도전막(107)은 금속, 예를 들면, 텅스텐을 포함할 수 있다.
도전막(106)의 하부 및 기판(101)의 후면 사이에는 절연막(108)이 형성될 수 있다. 절연막(108)은 도전막(107)과 기판(101)을 전기적으로 분리시키기 위한 분리용 패턴으로 제공될 수 있다. 절연막(108)은 도전막(107)이 기판(101)과 전기적으로 연결(즉, 쇼트(short))되는 것을 방지하기 위해 형성될 수 있다.
여기서, 절연막(108)은 하나의 절연 물질로 형성될 수 있다. 다른 예로, 절연막(108)은 두 가지 이상의 절연 패턴을 적층하여 형성될 수 있다. 절연막(108)은 실리콘 산화물, 금속 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물로 형성할 수 있다.
그리고, 기판(101)의 도전막(107) 상에는 패드(109)가 배치될 수 있다. 패드(109)는 도 1의 패드(30)와 대응될 수 있다. 패드(109)는 트랜치(T)에 형성된 도전막(107)의 상면 및 측벽을 따라 컨포말하게(conformally) 형성될 수 있다. 또한, 패드(109)와 복수의 배선들(M1~M4)은 기판(101)을 관통하는 관통 전극(110a)에 의해서 전기적으로 연결될 수 있다. 여기서, 패드(109)는 알루미늄, 구리 등의 금속 물질을 포함할 수 있다.
관통 전극(110a,110b)은 패드 영역(PA)과 회로 영역(CA)에서 기판(101)의 양측에 형성되어 기판(101)을 관통한다. 즉, 관통 전극(110a)은 패드 영역(PA)에 형성될 수 있고, 관통 전극(110b)은 회로 영역(CA)에 형성될 수 있다. 관통 전극(110a,110b)은 단면도 상에서 일정 간격 이격되어 형성될 수 있다. 관통 전극(110a,110b)의 저면은 복수의 배선들(M1~M4) 및 하부의 수신 패드(114,116)와 접촉될 수 있다. 즉, 관통 전극(110a,110b)은 하부 칩(C2)(제 1칩)에 형성된 수신 패드(114,116)와 전기적으로 연결될 수 있다. 관통 전극(110a,110b)은 기판(101)의 후면(BS)으로부터 하방으로 갈수록 내부 폭이 좁아지도록 하는 측벽 경사를 가질 수 있다. 이와는 다르게, 도시되지는 않지만, 관통 전극(110a,110b)은 수직한 측벽 경사를 가질 수도 있다.
관통 전극(110a,110b)은 기판(101) 및 배선층(102)을 관통하는 콘택홀(미도시)을 형성하고 곤택홀(미도시) 내에 도전물질을 채워 형성할 수 있다. 관통 전극(110a,110b)은 콘택홀(미도시)을 채우도록 형성될 수도 있고, 측벽을 따라서 컨포말하게 형성될 수도 있다. 관통 전극(110a,110b)의 형태는 도전막(107)과 복수의 배선들(M1~M4), 수신 패드(114,116)를 연결할 수 있는 형태이면 어떤 형태이든 가능하다. 관통 전극(110a,110b)의 내부 측벽에는 금속막(112)이 형성될 수 있다.
본 발명의 실시예에 따른 이미지 센서 장치(100)는 패드 영역(PA)과 회로 영역(CA)에서 기판(101) 내의 양측 끝단에 관통 전극(110a,110b)을 포함할 수 있다. 즉, 관통 전극(110a,110b)은 패드(109)와 수직하는 방향(Y 방향)으로 패드(109)와 중첩되지 않는 영역에 배치될 수 있다. 여기서, 관통 전극(110b)이 형성되는 회로 영역(CA)은 디커플링 커패시터(decoupling capacitor)가 형성될 수 있는 영역일 수 있다.
관통 전극(110b)이 형성되는 층간 절연막(103~106) 내에 복수의 배선들(M1~M4)이 형성될 수 있다. 그리고, 복수의 배선들(M1~M4)이 관통 전극(110b)에 의해 관통될 수 있도록 한다. 회로 영역(CA)에서 상부 칩(C1)(제 2칩)의 전면(FS) 측은 대부분 디커플링 커패시터 영역으로 사용될 수 있다. 이에, 본 발명의 실시예는 디커플링 커패시터가 형성될 수 있는 회로 영역(CA)을 활용하여 전원을 전달하기 위한 관통 전극(110b), 복수의 배선들(M1~M4)을 형성할 수 있다.
또한, 전원 스위치(120)는 기판(101)의 전면(FS)에 배치될 수 있다. 즉, 전원 스위치(120)는 패드 영역(PA)에서 패드(109)와 수직하는 방향(Y 방향)으로 패드(109)와 중첩되는 영역에 배치될 수 있다. 전원 스위치(120)는 게이트(G)와, 웰(W)에 형성된 소스, 드레인(S/D) 및 콘택(123,124)을 포함할 수 있다. 일 예로, 전원 스위치(120)는 N형 타입의 소스, 드레인(S/D)이 P형 타입의 웰(W)에 형성될 수 있다. 여기서, 게이트(G)는 층간 절연막(103) 내에 형성될 수 있다. 그리고, 웰(W)은 게이트(G) 상측의 기판(101) 내에 형성될 수 있다. 콘택(123,124)은 배선(M1)과 전원 스위치(120)의 사이에 형성된다.
일 예로, 전원 스위치(120)의 게이트(G)에 인가되는 제어신호는 도 2에 도시된 타이밍 발생기(21)로부터 생성될 수 있다. 다른 예로, 전원 스위치(120)의 게이트(G)에 인가되는 제어신호는 하부 칩(C2)에 배치된 로직 회로 영역(LA)으로부터 별도의 배선(미도시)을 통해 인가될 수 있다. 로직 회로 영역(LA)은 신호를 처리하기 위한 신호 처리 회로를 포함할 수 있다. 본 발명의 실시예에서는 로직 회로 영역(LA)이 픽셀 영역(PXA) 하부에 위치한 것으로 도시하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 로직 회로 영역(LA)이 배치되는 위치는 한정되지 않는다.
전원 스위치(120)는 이미지 센서가 활성화된 상태의 동작 모드에서 제어신호의 활성화시 턴 온 상태가 되어 관통 전극(110a)으로부터 인가되는 전원을 관통 전극(110b)으로 전달할 수 있다. 반면에, 전원 스위치(120)는 대기 모드에서 제어신호의 비활성화시 턴 오프 상태가 되어 관통 전극(110a)으로부터 인가되는 전원의 라우팅 경로를 차단할 수 있다.
본 발명의 실시예에서 전원 스위치(120)는 NMOS 타입의 트랜지스터를 포함할 수 있다. 본 발명의 실시예에서 전원 스위치(120)가 NMOS 타입의 트랜지스터를 포함하는 것을 일 예로 설명하였지만, 전원 스위치(120)는 PMOS 타입의 트랜지스터를 포함할 수도 있고, 전원 스위치(120)의 타입은 한정되지 않는다.
본 발명의 실시예에 따른 이미지 센서 장치(100)는 복수의 이미지 센서 칩이 적층된 구조일 수 있다. 예를 들어, 하부 칩(C2)의 상부에 상부 칩(C1)이 적층될 수 있다. 상부 칩(C1)과 하부 칩(C2)은 접합면이 본딩으로 연결되어 서로 접합될 수 있다. 즉, 상부 칩(C1)의 하면과 하부 칩(C2)의 상면이 서로 접합될 수 있다.
일반적인 BSI(backside illuminated) 이미지 센서 장치의 경우 패드(109)를 통해 전원이 인가되면 관통 전극(110a)을 통해 하부 칩(C2)의 수신 패드(114)에 전달된다. 그리고, 수신 패드(114)에 전달된 전원은 전원 배선을 통해 하부 칩(C2) 내에 형성된 전원 스위치에 전달된다. 하부 칩(C2) 내의 전원 스위치가 턴 온 상태가 되면 다시 전원 배선, 수신 패드(116)를 통해 하부 칩(C2)의 로직 회로 영역(LA)에 내부 전원(POWER)이 전달될 수 있다.
그런데, 전원 스위치가 하부 칩(C2) 내에 형성되는 경우 패드(109)를 통해 인가되는 전원이 상부 칩(C1)을 거치고 다시 하부 칩(C2)의 전원 스위치를 거쳐 내부 전원으로 공급된다. 이에 따라, 전원이 전달되는 과정에서 전원의 라우팅 경로에 많은 제약이 있다. 뿐만 아니라, 전원이 전달되는 라우팅 경로가 길어져 저항이 증가함으로써 IR 드롭(Drop)이 발생하고 이로 인해 전력 소모가 커질 수 있다.
또한, 전원 스위치가 상대적으로 큰 사이즈를 갖는 PMOS 타입으로 이루어지는 경우 전원 스위치가 하부 칩(C2)의 대부분 영역을 차지하게 된다. 더욱이, 전원 스위치의 전원을 전달하기 위해 많은 배선이 필요하게 되므로 하부 칩(C2)의 면적을 많이 차지하게 된다.
이에, 본 발명의 실시예는 전원 스위치(120)를 상부 칩(C1) 상에 배치하여 전원이 전달되는 라우팅 경로를 줄일 수 있다. 본 발명의 실시예에서 전원이 전달되는 라우팅 경로는 (C)와 같다. 즉, 본 발명의 실시예는 패드(109)를 통해 전원이 인가되면 관통 전극(110a)을 통해 상부 칩(C1)의 전원 스위치(120)에 전달된다. 상부 칩(C1) 내의 전원 스위치(120)가 턴 온 상태가 되면 관통 전극(110b), 하부 칩(C2)의 수신 패드(116)를 통해 로직 회로 영역(LA)에 내부 전원(POWER)이 전달될 수 있다.
이와 같이, 본 발명의 실시예는 전원 스위치(120)를 상부 칩(C1) 상에 배치하고 회로 영역(CA)에 관통 전극(110b)을 구비하여 전원 스위치(120)의 전원을 하부 칩(C2)에 전달한다. 이에 따라, 본 발명의 실시예는 전원이 전달되는 라우팅 경로를 줄이고 하부 칩(C2)에 전원을 전달하기 위한 배선이 생략되어 이미지 센서 장치의 면적을 줄일 수 있도록 한다.
전원 스위치(120)는 제품 설계의 초기 단계에서 로직 회로 영역(LA)에서 소모되는 전원을 참고하여 채널 폭이 설정될 수 있다. 하지만, 전원 스위치(120)의 적정 채널 폭은 개발 단계에서 변경될 수 밖에 없다.
특히, 로직 회로 영역(LA)의 설계가 진행됨에 따라 전력 소모가 증가하여 전원 스위치(120)가 이를 커버하지 못하는 경우 IR 드롭이 더 커질 수 있다. 이러한 경우, 본 발명의 실시예는 하부 칩(C2)의 영역을 활용하여 다른 소자들을 라우팅 자원으로 추가로 할당할 수 있으므로, 설계의 유연성을 확보할 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 서로 대향하는 제 1면과 제 2면을 포함하는 기판;
    상기 기판의 상기 제 1면에 배치되는 패드;
    상기 기판의 상기 제 2면의 하부에 배치되는 배선층;
    상기 기판과 상기 배선층을 관통하도록 형성되며, 상기 패드의 일측에 배치되는 제 1관통 전극;
    상기 기판과 상기 배선층을 관통하도록 형성되며, 상기 패드의 타측에 배치되는 제 2관통 전극; 및
    상기 제 1관통 전극과 상기 제 2관통 전극의 사이에 배치되는 전원 스위치를 포함하는 이미지 센서 장치.
  2. 제 1항에 있어서, 상기 제 1관통 전극, 상기 제 2관통 전극은
    상기 패드와 수직하는 방향으로 상기 패드와 중첩되지 않는 영역에 배치되는 이미지 센서 장치.
  3. 제 1항에 있어서, 상기 전원 스위치는
    상기 기판의 상기 제 2면에 형성되는 이미지 센서 장치.
  4. 제 1항에 있어서, 상기 전원 스위치는
    상기 패드와 수직하는 방향으로 상기 패드와 중첩되는 영역에 배치되는 이미지 센서 장치.
  5. 제 1항에 있어서, 상기 전원 스위치는
    상기 제 2면 하부의 층간 절연막 내에 배치된 게이트; 및
    상기 제 2면의 웰 상에 배치된 소스, 드레인을 포함하는 이미지 센서 장치.
  6. 제 5항에 있어서, 상기 전원 스위치는
    상기 소스, 상기 드레인과 상기 배선층 사이를 연결하는 콘택을 더 포함하는 이미지 센서 장치.
  7. 제 1항에 있어서, 상기 전원 스위치는
    NMOS 타입의 트랜지스터를 포함하는 이미지 센서 장치.
  8. 제 1항에 있어서,
    상기 패드를 통해 인가되는 전원은 상기 제 1관통 전극, 상기 전원 스위치, 상기 제 2관통 전극을 통해 상기 배선층의 하부에 위치한 하부 기판으로 전달되는 이미지 센서 장치.
  9. 제 1항에 있어서,
    상기 기판의 상기 제 1면과, 상기 제 1관통 전극 및 상기 제 2관통 전극의 측면을 따라 배치되는 도전막을 더 포함하는 이미지 센서 장치.
  10. 제 9항에 있어서,
    상기 도전막은 상기 기판의 일부를 노출하는 트랜치 상에 형성되는 이미지 센서 장치.
  11. 제 10항에 있어서,
    상기 패드는 상기 트랜치에 형성된 상기 도전막의 상면 및 측면을 따라 형성되는 이미지 센서 장치.
  12. 제 9항에 있어서,
    상기 도전막은 제 1방향을 따라 상기 패드 보다 길게 연장되는 이미지 센서 장치.
  13. 제 9항에 있어서,
    상기 제 1관통 전극은 상기 도전막을 통해 상기 패드와 전기적으로 연결되는 이미지 센서 장치.
  14. 제 1항에 있어서,
    상기 패드는 상기 제 1관통 전극에 의해 상기 배선층의 하부에 위치한 하부 기판과 전기적으로 연결되는 이미지 센서 장치.
  15. 패드 영역과, 상기 패드 영역과 인접하게 배치된 회로 영역이 정의되는 기판;
    패드 영역에서 상기 기판의 제 1면에 배치되는 패드;
    상기 패드 영역과 상기 회로 영역에서 상기 기판의 상기 제 2면의 하부에 배치되는 배선층;
    상기 패드 영역에서 상기 기판과 상기 배선층을 관통하도록 형성되며, 상기 패드의 일측에 배치되는 제 1관통 전극;
    상기 회로 영역에서 상기 기판과 상기 배선층을 관통하도록 형성되며, 상기 패드의 타측에 배치되는 제 2관통 전극; 및
    상기 제 1관통 전극과 상기 제 2관통 전극의 사이에 배치되는 전원 스위치를 포함하는 이미지 센서 장치.
  16. 제 15항에 있어서, 상기 전원 스위치는
    상기 제 2면 하부의 층간 절연막 내에 배치된 게이트; 및
    상기 제 2면의 웰 상에 배치된 소스, 드레인을 포함하는 이미지 센서 장치.
  17. 제 15항에 있어서,
    상기 패드를 통해 인가되는 전원은 상기 제 1관통 전극, 상기 전원 스위치, 상기 제 2관통 전극을 통해 상기 배선층의 하부에 위치한 하부 기판으로 전달되는 이미지 센서 장치.
  18. 수신 패드를 통해 전원이 인가되어 로직 회로 영역에 내부 전원을 공급하는 제 1칩; 및
    상기 제 1칩의 상부에 적층된 제 2칩을 포함하고,
    상기 제 2칩은
    서로 대향하는 제 1면과 제 2면을 포함하는 기판;
    상기 기판의 상기 제 1면에 배치되는 패드;
    상기 기판의 상기 제 2면의 하부에 배치되는 배선층;
    상기 기판과 상기 배선층을 관통하도록 형성되며, 상기 패드의 일측에 배치되는 제 1관통 전극;
    상기 기판과 상기 배선층을 관통하도록 형성되며, 상기 패드의 타측에 배치되는 제 2관통 전극; 및
    상기 제 1관통 전극과 상기 제 2관통 전극의 사이에 배치되는 전원 스위치를 포함하는 이미지 센서 장치.
  19. 제 18항에 있어서, 상기 전원 스위치는
    상기 제 2면 하부의 층간 절연막 내에 배치된 게이트; 및
    상기 제 2면의 웰 상에 배치된 소스, 드레인을 포함하는 이미지 센서 장치.
  20. 제 18항에 있어서,
    상기 패드를 통해 인가되는 전원은 상기 제 1관통 전극, 상기 전원 스위치, 상기 제 2관통 전극을 통해 상기 제 1칩의 상기 로직 회로 영역에 전달되는 이미지 센서 장치.
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