KR102471159B1 - 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

이미지 센서는 반도체 장치는, 서로 반대되는 제1 면 및 제2 면을 구비하며, 내부에 형성된 광전 변환 소자를 구비하는 액티브 픽셀 영역을 포함하는 제1 기판; 상기 제1 기판의 상기 제1 면 상에 형성된 마이크로 렌즈; 상기 제1 기판의 상기 제2 면 상에 형성된 다층 배선 구조; 및 상기 제1 기판의 상기 제1 면 또는 상기 제2 면 상에 형성되는 히트 스프레딩층을 포함하며, 상기 히트 스프레딩층은 합성 다이아몬드층(synthetic diamond layer), 그래핀층(graphene layer) 또는 DLC 층(diamond-like carbon layer)을 포함한다.

Description

이미지 센서 및 그 제조 방법{Imgage sensor and method of manufacturing the same}
본 발명의 기술적 사상은 이미지 센서 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 배면 발광 구조의 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서는 광학 이미지 신호를 전기 신호로 변환시키는 장치이다. 이미지 센서는 입사되는 빛을 수광하여 전기 신호로 전환하는 액티브 픽셀 센서 영역과, 액티브 픽셀 센서 영역의 각 단위 픽셀에 일정한 신호를 제공하거나 각 단위 픽셀에서의 출력 신호를 제어하는 회로 영역을 포함할 수 있다. 상기 회로 영역의 구동 과정에서 국부적으로 열이 발생하는 경우, 상기 회로 영역에 인접한 액티브 픽셀 센서 영역에서 더 큰 양의 암전류(dark current)가 발생할 수 있고, 이미지 센서의 화질이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 암전류를 감소시키고, 전체 액티브 픽셀 센서 영역에서 균일하고 우수한 화질을 얻을 수 있는 이미지 센서를 제공하는 데에 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상기 이미지 센서의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 구비하며, 내부에 형성된 광전 변환 소자를 구비하는 액티브 픽셀 영역을 포함하는 제1 기판; 상기 제1 기판의 상기 제1 면 상에 형성된 마이크로 렌즈; 상기 제1 기판의 상기 제2 면 상에 형성된 다층 배선 구조; 및 상기 제1 기판의 상기 제1 면 또는 상기 제2 면 상에 형성되는 히트 스프레딩층을 포함하며, 상기 히트 스프레딩층은 합성 다이아몬드층(synthetic diamond layer), 그래핀층(graphene layer) 또는 DLC 층(diamond-like carbon layer)을 포함한다.
예시적인 실시예들에 있어서, 상기 히트 스프레딩층은 상기 제1 기판의 상기 제1 면과 상기 복수의 마이크로 렌즈 사이에 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 히트 스프레딩층은 상기 다층 배선 구조를 사이에 두고 상기 제1 기판의 상기 제2 면 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 히트 스프레딩층은 상기 액티브 픽셀 영역과 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 히트 스프레딩층은 상기 액티브 픽셀 영역의 실질적으로 전체 면적 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판은 상기 액티브 픽셀 영역 일측 상에 배치되는 옵티컬 블랙 영역을 더 포함하고, 상기 히트 스프레딩층은 상기 옵티컬 블랙 영역과 수직으로 오버랩될 수 있다. 상기 히트 스프레딩층은 상기 액티브 픽셀 영역 및 상기 옵티컬 블랙 영역의 실질적으로 전체 면적 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판은 상기 액티브 픽셀 영역 주위에 배치되는 옵티컬 블랙 영역, 및 상기 액티브 픽셀 영역 또는 상기 옵티컬 블랙 영역의 일측 상에 배치되는 주변 회로 영역을 더 포함하고, 상기 히트 스프레딩층은 상기 옵티컬 블랙 영역 및 상기 주변 회로 영역의 적어도 일부분과 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 히트 스프레딩층은 상기 다층 배선 구조 상에 배치되며, 상기 히트 스프레딩층의 적어도 일부분과 연결되는 방열 부재(heat dissipation member)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판을 관통하는 접속 비아를 통해 상기 제1 기판의 상기 액티브 픽셀 영역과 전기적으로 연결되며, 상기 제1 기판의 상기 제2 면과 마주보는 상면을 구비하고, 회로 영역을 구비하는 제2 기판을 더 포함하며, 상기 히트 스프레딩층은 상기 제1 기판의 상기 제2 면과 상기 제2 기판의 상기 상면 사이에 배치될 수 있다. 상기 히트 스프레딩층은 상기 다층 배선 구조와 접촉하며, 상기 히트 스프레딩층은 상기 회로 영역의 실질적으로 전체 면적 상에 배치될 수 있다. 상기 제1 기판은 상기 액티브 픽셀 영역 일측 상에 배치되는 제1 패드 영역을 구비하고, 상기 제2 기판은 상기 회로 영역 일측 상에 배치되는 제2 패드 영역을 구비하며, 상기 접속 비아는 상기 제1 패드 영역 내에서 상기 제1 기판을 관통하고, 상기 제2 패드 영역으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 히트 스프레딩층은 상기 제1 패드 영역 또는 상기 제2 패드 영역의 적어도 일부분과 수직으로 오버랩될 수 있다. 상기 히트 스프레딩층은 상기 접속 비아의 측벽을 둘러쌀 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 구비하며, 내부에 형성된 광전 변환 소자를 구비하는 액티브 픽셀 영역을 포함하는 제1 기판; 상기 제1 기판의 상기 제1 면 상에 형성된 마이크로 렌즈; 상기 제1 기판의 상기 제2 면 상에 형성된 다층 배선 구조; 및 상기 제1 기판의 상기 제1 면 또는 상기 제2 면 상에서, 상기 액티브 픽셀 영역의 전체 면적과 수직으로 오버랩되게 형성되는 히트 스프레딩층을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 기판은 상기 액티브 픽셀 영역 일측 상에 배치되는 옵티컬 블랙 영역을 더 포함하고, 상기 히트 스프레딩층은 상기 옵티컬 블랙 영역과 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판은, 상기 액티브 픽셀 영역 일측 상에 배치되며 회로 영역을 구비하는 주변 회로 영역을 더 포함하고, 상기 히트 스프레딩층은 상기 회로 영역과 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판을 관통하는 접속 비아를 통해 상기 제1 기판의 상기 액티브 픽셀 영역과 전기적으로 연결되며, 상기 제1 기판의 상기 제2 면과 마주보는 상면을 구비하고, 회로 영역을 구비하는 제2 기판을 더 포함하며, 상기 히트 스프레딩층은 상기 제1 기판의 상기 제2 면과 상기 제2 기판의 상기 상면 사이에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 히트 스프레딩층은 상기 다층 배선 구조와 접촉하며, 상기 히트 스프레딩층은 상기 회로 영역의 실질적으로 전체 면적 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판은 상기 액티브 픽셀 영역 일측 상에 배치되는 제1 패드 영역을 구비하고, 상기 제2 기판은 상기 회로 영역 일측 상에 배치되는 제2 패드 영역을 구비하며, 상기 접속 비아는 상기 제1 패드 영역 내에서 상기 제1 기판을 관통하고, 상기 제2 패드 영역으로 연장되며, 상기 히트 스프레딩층은 상기 접속 비아의 측벽을 둘러싸도록 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서의 제조 방법에서, 제1 기판 상에 광전 변환 소자를 구비하는 액티브 픽셀 영역을 형성하고, 상기 액티브 픽셀 영역 상에 히트 스프레딩층을 형성하며, 상기 히트 스프레딩층 상에 마이크로 렌즈를 형성한다. 상기 히트 스프레딩층은 합성 다이아몬드층, 그래핀층 또는 DLC 층을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 기판 상에 회로 영역을 형성할 수 있고, 상기 히트 스프레딩층을 형성하는 단계에서, 상기 회로 영역 상에 상기 히트 스프레딩층이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 기판 상에 회로 영역을 형성할 수 있고, 상기 히트 스프레딩층이 상기 제1 기판의 상면에 수직한 방향으로 상기 회로 영역과 오버랩되도록 상기 제1 기판을 상기 제2 기판 상에 부착할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판을 상기 제2 기판 상에 부착하는 단계는 산화물-산화물 직접 본딩 방식에 의해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판을 관통하며 상기 제2 기판 내부로 연장되는 접속 비아를 형성할 수 있고, 상기 히트 스프레딩층이 상기 접속 비아의 측벽을 둘러싸도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 히트 스프레딩층을 형성하는 단계는 화학 기상 증착법(chemical vapor deposition) 또는 화학적 박리법(chemical exfoliation)에 의해 수행될 수 있다.
본 발명의 기술적 사상에 의한 이미지 센서는, 제1 기판의 제1 면 또는 제2 면 상에 히트 스프레딩층을 포함하고, 상기 히트 스프레딩층은 합성 다이아몬드층, 그래핀층 또는 DLC층을 포함할 수 있다. 상기 히트 스프레딩층은 열 전도도가 높은 물질을 포함함에 따라, 회로 영역에서 발생하는 열을 액티브 픽셀 센서 영역 전체 면적 상에 고르게 분산시킬 수 있다. 따라서, 회로 영역에 인접한 액티브 픽셀 센서 영역에 국부적으로 큰 암전류가 발생하는 것이 방지될 수 있고, 상기 이미지 센서는 균일하고 우수한 화질을 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서의 개략적인 평면 배치를 보여주는 도면이다.
도 2는 이미지 센서의 일부 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 센서 어레이 영역에서 센서 어레이를 구성하는 단위 픽셀의 등가회로도이다.
도 4는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 이미지 센서의 개략적인 레이아웃을 나타내는 도면이다.
도 10은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 15 내지 도 22는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
도 23은 예시적인 실시예들에 따른 이미지 센서를 포함하는 시스템을 나타내는 블록도이다.
도 24는 예시적인 실시예들에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서(10)의 개략적인 평면 배치를 보여주는 도면이다. 도 2는 이미지 센서(10)의 일부 구성을 설명하기 위한 블록도이다.
도 1 및 도 2를 참조하면, 이미지 센서(10)는 센서 어레이 영역(SA)과, 센서 어레이 영역(SA) 주위에 형성된 주변 회로 영역(PCA)을 포함한다. 센서 어레이 영역(SA)은 외부로부터의 빛의 파장들에 대응되는 액티브 신호를 생성하기 위한 액티브 픽셀을 포함하는 액티브 픽셀 센서 영역(APS)과, 외부로부터의 빛이 차단되어 옵티컬 블랙(optical black) 신호를 생성하기 위한 옵티컬 블랙 픽셀을 포함하는 옵티컬 블랙 센서 영역(OBS)을 포함한다. 도시되지는 않았지만, 액티브 픽셀 센서 영역(APS) 중 옵티컬 블랙 센서 영역(OBS)에 근접한 에지 부분에는 더미 픽셀 센서 영역(미도시)이 배치될 수 있다.
일부 실시예들에서, 패드 영역(PA)에 형성된 복수의 패드(PAD)는 외부 장치와 전기적 신호를 주고 받는다. 다른 일부 실시예들에서, 복수의 패드(PAD)는 외부로부터 공급되는 전원 전압 또는 접지 전압과 같은 구동 전원을 회로 영역(CA)에 배치된 회로들에 전달하는 역할을 한다.
센서 어레이 영역(SA)은 복수의 단위 픽셀(PX)을 포함하는 센서 어레이(30)로 이루어진다. 복수의 단위 픽셀(PX)은 각각 광전 변환 소자(도시 생략)를 포함한다.
주변 회로 영역(PCA)은 복수의 회로(20)를 포함하는 회로 영역(CA)과, 회로 영역(CA)의 주위에 배치된 복수의 패드(PAD)를 포함하는 패드 영역(PA)을 포함한다. 회로 영역(CA)은 복수의 CMOS 트랜지스터(도시 생략)를 포함하며, 센서 어레이 영역(SA)의 각 단위 픽셀(PX)에 일정한 신호를 제공하거나 각 단위 픽셀(PX)에서의 출력 신호를 제어한다.
도 2에 예시한 바와 같이, 회로 영역(CA)에 형성된 복수의 회로(20)는 타이밍 발생기 (timming generator)(22), 행 디코더 (row decoder)(23), 행 드라이버 (row driver)(24), 상관 이중 샘플러 (correlated double sampler: CDS)(25), 아날로그 디지탈 컨버터 (analog to digital converter: ADC)(26), 래치부(latch)(27), 열 디코더(column decoder)(28) 등을 포함한다.
센서 어레이 영역(SA)에 있는 센서 어레이(30)는 행 드라이버(24)로부터 행 선택 신호, 리셋 신호, 전하 전송 신호 등과 같은 복수의 구동 신호를 수신하여 구동된다. 또한, 센서 어레이(30)에서 광전 변환된 전기적인 출력 신호는 상관 이중 샘플러(25)에 제공된다.
타이밍 발생기(22)는 행 디코더(23) 및 열 디코더(28)에 타이밍 신호 및 제어 신호를 제공한다.
행 드라이버(24)는 행 디코더(23)에서 디코딩된 결과에 따라 복수의 단위 픽셀을 구동하기 위한 복수의 구동 신호를 센서 어레이 영역(SA)의 센서 어레이(30)에 제공한다. 복수의 단위 픽셀(PX)이 매트릭스 형태로 배열된 경우에는 매트릭스의 각 행 별로 구동 신호를 제공한다.
상관 이중 샘플러(25)는 센서 어레이 영역(SA)의 센서 어레이(30)로부터의 출력 신호를 수신하여 유지 및 샘플링한다. 즉, 특정한 노이즈(noise) 레벨과 상기 출력 신호에 의한 신호 레벨을 이중으로 샘플링하여, 노이즈 레벨과 신호 레벨과의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지탈 컨버터(26)는 상기 차이 레벨에 해당하는 아날로그 신호를 디지탈 신호로 변환하여 출력한다.
래치부(27)는 디지탈 신호를 래치하고, 래치된 신호는 열 디코더(28)에서의 디코딩 결과에 따라 순차적으로 영상 신호 출력부(도시 생략)로 출력된다.
예시적인 실시예들에서, 이미지 센서(10)는 배면 조사형 (backside illumination type) CMOS 이미지 센서를 구성할 수 있다. 이미지 센서(10)의 노출 표면 중 복수의 패드(PAD)가 노출되는 측의 표면으로부터 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS)을 제외한 부분에 빛이 입사된다. 도시되지는 않았지만, 이미지 센서(10)는 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS)의 전체 면적 상에 배치되는 히트 스프레딩층(160)(도 4 참조)을 포함할 수 있다. 히트 스프레딩층(160)은 열전도도가 높고 광 투과율이 높은 물질을 포함할 수 있으며, 따라서 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS) 전체 면적 상에서 기판(SUB) 온도가 비교적 균일하게 유지될 수 있다. 또한, 복수의 회로(20) 구동시 발생하는 열이 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS) 전체 면적 상에 균일하게 분산될 수 있다. 따라서, 회로 영역(CA)에 인접한 액티브 픽셀 센서 영역(APS)에 국부적으로 큰 암전류가 발생하는 것이 방지될 수 있고, 이미지 센서(10)는 균일하고 우수한 화질을 제공할 수 있다.
도 3은 도 1의 센서 어레이 영역(SA)에서 센서 어레이(30)를 구성하는 단위 픽셀(PX)의 등가회로도이다.
도 3을 참조하면, 단위 픽셀(PX)은 광을 인가받아 광전 변환에 의해 광 전하를 생성하고 생성된 전하를 축적하기 위한 포토다이오드(PD), 포토다이오드(PD)에서 생성된 전하를 플로팅 확산 영역 (FD: floating diffusion region)에 운송하는 트랜스퍼 트랜지스터(Tx), 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋(reset)시키는 리셋 트랜지스터(Rx), 소스 팔로워 버퍼 증폭기 (source follower buffer amplifier) 역할을 하며 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 드라이브 트랜지스터(Dx), 및 단위 픽셀(PX)을 선택하기 위한 스위칭(switching) 및 어드레싱(addressing) 역할을 하는 셀렉트 트렌지스터(Sx)를 포함한다. 도 3에 있어서, "RS"는 리셋 트랜지스터(Rx)의 게이트에 인가되는 신호이고, "TG"는 트랜스퍼 트랜지스터(Tx)의 게이트에 인가되는 신호이고, "SEL"은 셀렉트 트렌지스터(Sx)의 게이트에 인가되는 신호이다.
도 3에는 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터(Tx, Rx, Dx, Sx)로 구성된 단위 픽셀의 회로 구성을 예시하였다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
다시 도 1을 참조하면, 센서 어레이 영역(SA)에서 옵티컬 블랙 센서 영역(OBS)에 형성되어 있는 복수의 단위 픽셀(PX)은 차광층(40)에 의해 커버될 수 있다. 옵티컬 블랙 센서 영역(OBS)에 형성되어 있는 복수의 단위 픽셀(PX)은 암전류(dark current)를 측정하는 데 이용될 수 있다. 옵티컬 블랙 센서 영역(OBS)에 있는 센서 어레이(30)에는 액티브 픽셀 센서 영역(APS)에 배치되는 센서 어레이(30)에 공급되는 공급 전원과 동일한 공급 전원이 연결될 수 있다. 따라서, 액티브 픽셀 센서 영역(APS)에서 생성된 공급 전원 노이즈와 동일한 노이즈를 옵티컬 블랙 센서 영역(OBS)의 출력 신호를 통해 전달하는 것이 가능하다. 또한, 옵티컬 블랙 센서 영역(OBS)에 있는 센서 어레이(30)는 차광층(40)에 의해 빛과 차단되어 있으므로, 옵티컬 블랙 센서 영역(OBS)에 있는 센서 어레이(50)에서 발생되는 블랙 레벨 신호를 이용하여 공급 전원 노이즈 성분을 전달할 수 있다.
도 4는 예시적인 실시예들에 따른 이미지 센서(100)를 나타내는 단면도이다. 도 4에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 4를 참조하면, 이미지 센서(100)의 기판(110)은 센서 어레이 영역(SA) 및 센서 어레이 영역(SA) 주위에 배치된 주변 회로 영역(PCA)을 포함할 수 있다.
센서 어레이 영역(SA)은 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS)을 포함할 수 있다. 액티브 픽셀 센서 영역(APS)은 외부로부터의 빛의 파장들에 대응되는 액티브 신호를 생성하는 복수의 단위 픽셀(PX)(도 1 참조)을 포함할 수 있다. 옵티컬 블랙 센서 영역(OBS)은 외부로부터의 빛이 차단되어 옵티컬 블랙 신호를 생성하는 옵티컬 블랙 픽셀(미도시)을 포함할 수 있다. 상기 옵티컬 블랙 픽셀은 액티브 픽셀 센서 영역(APS)의 단위 픽셀(PX)과 유사한 구조를 가질 수 있다.
주변 회로 영역(PCA)은 회로 영역(CA) 및 패드 영역(PA)을 포함할 수 있다. 패드 영역(PA)은 센서 어레이 영역(SA) 주위에 배치될 수 있고, 회로 영역(CA)은 패드 영역(PA)과 센서 어레이 영역(SA) 사이에 배치될 수 있다.
기판(110)은 서로 반대되는 제1 면(110B) 및 제2 면(110F)을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(110)은 P 형 반도체 기판을 포함할 수 있다. 예를 들면, 기판(110)은 P형 실리콘 기판으로 이루어질 수 있다. 예시적인 실시예들에 있어서, 기판(110)은 P 형 벌크 기판과 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 또는, 기판(110)은 N 형 벌크 기판과, 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 또는, 기판(110)은 유기(organic) 플라스틱 기판으로 이루어질 수 있다.
센서 어레이 영역(SA)에서, 기판(110) 내에 포토다이오드(PD)와 같은 광전 변환 소자와, 복수의 불순물 확산 영역(미도시)이 형성될 수 있다. 또한, 기판(110)의 제2 면(110F) 상에는 게이트 전극(122)이 형성될 수 있다. 게이트 전극(122)은 단위 픽셀(PX) 내에 포함되는 트랜스퍼 트랜지스터(Tx)(도 3 참조), 리셋 트랜지스터(Rx)(도 3 참조), 드라이브 트랜지스터(Dx)(도 3 참조) 또는 셀렉트 트렌지스터(Sx)(도 3 참조)의 일부분일 수 있다.
센서 어레이 영역(SA)에서, 기판(110)의 제2 면(110F) 상에는 층간 절연막(124) 및 층간 절연막(124)에 의해 적어도 일부가 절연되는 복수의 배선 라인(126)을 포함하는 다층 배선 구조(128)가 배치될 수 있다. 층간 절연막(124)은 게이트 전극(122) 또한 커버할 수 있다.
회로 영역(CA)에서, 기판(110) 내에는 복수의 회로(20)(도 2 참조)를 구성하는 데 필요한 복수의 웰(112)이 형성될 수 있다. 복수의 웰(112)은 제1 도전형의 제1 웰(112A) 및 제2 도전형의 제2 웰(112B)을 포함할 수 있다. 상기 제2 도전형은 상기 제1 도전형과 반대의 도전형일 수 있다. 도 4에는 제1 웰(112A)이 N 형 웰이고, 상기 제2 웰(112B)이 P 형 웰인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 제1 웰(112A) 및 제2 웰(112B)은 각각 기판(110) 내에 복수 개 형성될 수 있다.
회로 영역(CA)에서, 기판(110)의 제2 면(102F) 상에는 복수의 회로(20)(도 2 참조)를 구성하는 데 필요한 복수의 게이트 전극(132)이 형성될 수 있다. 일부 실시예들에서, 복수의 웰(112) 내에는 게이트 전극(132)의 양 측에 복수의 소스/드레인 영역(118)이 형성될 수 있다. 일부 실시예들에서, 상기 복수의 소스/드레인 영역(118)은 상기 게이트 전극(132)과 함께 트랜지스터를 구성할 수 있다.
회로 영역(CA)에서, 기판(110)의 제2 면(102F) 상에는 다층 배선 구조(138)가 형성될 수 있다. 다층 배선 구조(138)는 층간 절연막(134) 및 복수의 배선 라인(136)을 포함한다. 복수의 배선 라인(136)에서 서로 이웃하는 배선 라인들(136)은 층간 절연막(134)에 의해 상호 절연될 수 있다.
패드 영역(PA)에서, 기판(110)의 제2 면(102F) 상에는 다층 배선 구조(148)가 형성될 수 있다. 다층 배선 구조(148)는 층간 절연막(144) 및 복수의 배선 라인(146)을 포함한다. 복수의 배선 라인(146)에서 서로 이웃하는 배선 라인들(146)은 층간 절연막(144)에 의해 상호 절연될 수 있다.
센서 어레이 영역(SA) 및 주변 회로 영역(PCA)에서, 기판(110)의 제1 면(110B) 상에 제1 절연층(152)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 절연층(152)은 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 절연층(152)은 음의 고정 전하(negative fixed charge)를 갖는 금속 산화물 또는 금속 산질화물을 포함할 수 있다. 이러한 경우에, 제1 절연층(152)과 예를 들어 실리콘을 포함하는 기판(110)의 제1 면(110B) 사이의 계면에 정공 축적층(hole accumulation layer)(미도시)이 형성될 수 있다. 상기 정공 축적층은 열 에너지에 의해 형성된 전자들이 상기 계면에 축적된 정공과 재결합할 수 있게 하며, 따라서 외부로부터 빛이 유입되지 않더라도 열 에너지에 의해 발생하는 열 전자(thermal electron) 형성에 의한 암전류(dark current)를 감소시킬 수 있다.
예시적인 실시예들에 있어서, 제1 절연층(152)은 센서 어레이 영역(SA)의 실질적으로 전체 면적 상에 배치될 수 있고, 주변 회로 영역(PCA)의 적어도 일부 상에 배치될 수 있다. 도 4에 예시적으로 도시된 것과 같이, 제1 절연층(152)은 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS)의 전체 면적 상에 배치될 수 있고, 회로 영역(CA) 및 패드 영역(PA)까지 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 절연층(152)은 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS) 상에만 형성될 수도 있다.
센서 어레이 영역(SA) 및 주변 회로 영역(PCA)에서, 제1 절연층(152) 상에는 히트 스프레딩층(160)이 배치될 수 있다. 예시적인 실시예들에 있어서, 히트 스프레딩층(160)은 열전도도가 높고 광투과성을 갖는 물질을 포함할 수 있다. 예를 들어, 히트 스프레딩층(160)은 합성 다이아몬드층(synthetic diamond layer), 그래핀층(graphene layer) 또는 DLC(diamond-like carbon)층일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 히트 스프레딩층(160)은 전술한 합성 다이아몬드층 또는 그래핀층 이외에도, 약 100 W/m ·K 이상의 열전도도를 갖는 물질이라면 어떠한 것이라도 포함할 수 있다.
예시적인 실시예들에 있어서, 히트 스프레딩층(160)은 화학 기상 증착법(chemical vapor deposition, CVD)에 의해 형성된 합성 다이아몬드층일 수 있다. 히트 스프레딩층(160)은 약 수십 나노미터 내지 수백 나노미터 범위의 제1 두께(T1)를 가질 수 있다.
다른 실시예들에 있어서, 히트 스프레딩층(160)은 p형 도핑된 그래핀층, n형 도핑된 그래핀층 또는 도핑되지 않은 그래핀층일 수 있다. 여기서, 그래핀은 탄소 원자로 구성된 2차원 시트(sheet)의 단층, 또는 2층 내지 10층을 포함하는 적층 구조를 지칭할 수 있다. 히트 스프레딩층(160)는 약 수 나노미터 내지 수십 나노미터 범위의 제1 두께(T1)를 가질 수 있다.
도 4에 예시적으로 도시된 것과 같이, 히트 스프레딩층(160)은 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS)의 실질적으로 전체 면적 상에 형성될 수 있다. 또한, 히트 스프레딩층(160)은 회로 영역(CA) 및 패드 영역(PA) 상부까지 연장되어, 패드 영역(PA)에 형성된 접속 비아(170C) 측벽을 둘러싸도록 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 4에 도시된 것과는 달리, 히트 스프레딩층(160)은 회로 영역(CA) 상부까지 연장되고 패드 영역(PA) 상부에는 형성되지 않을 수도 있다.
히트 스프레딩층(160)이 열 전도도가 높은 물질을 포함함에 따라, 회로 영역(CA)에 포함되는 회로들(20)(도 2 참조)의 구동 과정에서 발생하는 열이 액티브 픽셀 센서 영역(APS)의 전체 면적 상에 균일하게 분산될 수 있다.
일반적으로, 회로 영역(CA) 내에 형성되는 행 드라이버, 디지털 블록 또는 아날로그 블록은 구동 과정에서 상대적으로 많은 열을 발생하며, 따라서 회로 영역(CA)에 인접한 기판(110) 부분은 상대적으로 높은 온도를 갖게 된다. 특히, 액티브 픽셀 센서 영역(APS) 중 회로 영역(CA)에 인접한 부분은 액티브 픽셀 센서 영역(APS)의 다른 부분보다 더욱 높은 온도를 가질 수 있다. 따라서, 액티브 픽셀 센서 영역(APS) 중 회로 영역(CA)에 인접한 부분에서, 높은 온도에 의한 열 전자 증가로 암전류가 증가될 수 있다. 즉, 액티브 픽셀 센서 영역(APS) 내에서의 위치에 따라 암전류의 크기가 달라질 수 있고, 액티브 픽셀 센서 영역(APS)에 불균일한 분포의 암전류가 발생할 수 있다.
그러나, 히트 스프레딩층(160)이 액티브 픽셀 센서 영역(APS)의 실질적으로 전체 면적 상에 배치됨에 따라, 액티브 픽셀 센서 영역(APS) 내에서의 위치에 따른 국부적인 온도 차이가 액티브 픽셀 센서 영역(APS)의 전체 면적에 걸쳐 균일하게 분산될 수 있다. 따라서, 액티브 픽셀 센서 영역(APS)은 그 전체 면적에 걸쳐 균일한 암전류 분포를 가질 수 있다.
한편, 히트 스프레딩층(160)은 습기 또는 오염물이 기판(110) 내로 침투하는 것을 방지하는 패시베이션층으로 작용할 수도 있다. 예를 들어, 히트 스프레딩층(160)은 합성 다이아몬드층, 그래핀층 또는 DLC층을 포함하며, 이러한 층들은 높은 소수성을 가지며 낮은 표면 에너지를 갖는 특징이 있다. 따라서, 히트 스프레딩층(160) 상에 부착되는 습기 또는 오염물이 히트 스프레딩층(160) 상에 부착되거나, 히트 스프레딩층(160)을 투과하여 기판(110) 내로 침투하기 어려울 수 있다. 따라서, 히트 스프레딩층(160) 상에 추가의 패시베이션층(미도시)을 형성할 필요가 없다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 히트 스프레딩층(160) 상에 패시베이션층(미도시)이 더 형성될 수도 있다. 상기 패시베이션층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
패드 영역(PA), 회로 영역(CA) 및 옵티컬 블랙 센서 영역(OBS) 상에서, 히트 스프레딩층(160) 상에 제2 절연층(154)이 배치될 수 있다. 제2 절연층(154)은 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있으다. 제2 절연층(154)은 비아홀(170H) 형성을 위한 식각 정지막으로 작용할 수 있다. 제2 절연층(154)은 층간 절연막(124, 134, 144) 및/또는 기판(110) 물질과 식각 선택비를 갖는 물질을 포함할 수 있다.
패드 영역(PA)에서, 기판(110)을 관통하는 비아홀(170H)이 형성될 수 있고, 비아홀(170H)을 채우는 접속 비아(170C)가 형성될 수 있다. 또한, 도 4에 예시적으로 도시된 것과 같이, 접속 비아(170C)의 상측(upper portion)은 기판(110)의 제1 면(110B) 상에 순차적으로 형성된 제1 절연층(152), 히트 스프레딩층(160) 및 제2 절연층(154)에 의해 둘러싸일 수 있고, 접속 비아(170C)의 상면이 제2 절연층(154) 상면과 동일한 레벨 상에 위치할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 4에 도시된 것과는 달리, 제1 절연층(152) 및/또는 히트 스프레딩층(160)이 패드 영역(PA)의 기판(110)의 제1 면(110B) 상에 배치되지 않고, 패드 영역(PA)의 기판(110)의 제1 면(110B) 상에 제2 절연층(154)만이 배치될 수 있다. 이러한 경우에, 접속 비아(170C)의 상측은 제2 절연층(154)에 의해 둘러싸일 수 있다.
접속 비아(170C)의 하측은 층간 절연막(144) 내부까지 연장될 수 있고, 배선 라인(146)과 전기적으로 연결될 수 있다. 도 4에는, 접속 비아(170C)의 저면이 배선 라인(146)과 접촉하는 것이 예시적으로 도시되었지만, 이와는 달리 배선 라인(146) 상에 도전 패드(미도시)가 더 형성되고, 접속 비아(170C)의 저면이 상기 도전 패드 상면과 접촉할 수도 있다.
한편, 접속 비아(170C)와 기판(110) 사이 및 접속 비아(170C)와 층간 절연막(144) 사이에는 비아 절연층(172)이 개재될 수 있다. 비아 절연층(172)은 접속 비아(170C)의 측벽을 둘러싸도록 배치되며, 기판(110)의 제1 면(110B) 주위에서 제1 절연층(152), 히트 스프레딩층(160) 및 제2 절연층(154)과 접촉할 수 있다.
패드 영역(PA)에서, 제2 절연층(154) 및 접속 비아(170C) 상에는 도전층(170)이 배치될 수 있다. 예시적인 실시예들에 있어서, 도전층(170)은 순차적으로 적층된 제1 금속층 및 제2 금속층을 포함할 수 있다. 예를 들어, 상기 제1 금속층 및 상기 제2 금속층은 서로 다른 물질을 포함할 수 있다. 상기 제1 금속층 또는 상기 제2 금속층은 W, Au, Ag, Cu, Al, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, 또는 이들의 조합으로 이루어질 수 있다. 다른 실시예들에 있어서, 상기 제1 금속층 및 상기 제2 금속층 각각 상에 제1 도전성 배리어층 및 제2 도전성 배리어층이 더 형성될 수도 있다. 상기 제1 및 제2 도전성 배리어층은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, NiB, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 및 제2 도전성 배리어층은 상기 제1 금속층 또는 상기 제2 금속층의 산화 또는 주변 물질과의 원치 않는 반응을 방지하는 역할을 할 수 있다.
예시적인 실시예들에 있어서, 접속 비아(170C)는 비아홀(170H) 측벽 상에 순차적으로 적층된 제1 금속층 및 제2 금속층을 포함할 수 있다. 상기 제1 금속층 및 상기 제2 금속층은 도전층(170)의 상기 제1 금속층 및 상기 제2 금속층과 각각 동일한 물질을 포함할 수 있고, 접속 비아(170C)는 도전층(170)의 형성 공정과 동일한 공정에서 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
옵티컬 블랙 센서 영역(OBS)에서, 제2 절연층(154) 상에 차광층(174)이 형성될 수 있다. 차광층(174)은 옵티컬 블랙 센서 영역(OBS)의 전체 면적 상에 배치될 수 있고, 회로 영역(CA) 또는 패드 영역(PA) 적어도 일부분까지 연장될 수 있다. 차광층(174)은 차광 물질을 포함할 수 있다. 차광층(174)은 W, Au, Ag, Cu, Al, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 있어서, 차광층(174)은 도전층(170)의 상기 제1 금속층과 동일한 물질을 포함할 수 있고, 도전층(170)의 상기 제1 금속층의 형성 공정과 동일한 공정에서 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도전층(170) 및 차광층(174) 상에는 패시베이션층(180)이 배치될 수 있다. 예를 들어, 패시베이션층(180)은 실리콘 산화물, 실리콘 질화물 또는 금속 산화물의 조합으로 이루어질 수 있다.
패드 영역(PA)에서, 패시베이션층(180)에 의해 커버되지 않는 도전층(170) 부분이 도전 패드(170P)로 지칭될 수 있다. 도전 패드(170P)는 이미지 센서(100) 외부로 노출될 수 있고, 도전 패드(170P)를 통해 외부로부터 구동 전원이 공급될 수 있다.
센서 어레이 영역(SA) 중 액티브 픽셀 센서 영역(APS)에는, 히트 스프레딩층(160) 상에 칼라 필터층(182)이 형성될 수 있다. 칼라 필터층(182)은 복수의 R 영역, 복수의 G 영역 및 복수의 B 영역을 포함할 수 있다.
칼라 필터층(182) 상에는 마이크로 렌즈(184)가 배치될 수 있다. 예시적인 실시예들에 있어서, 마이크로 렌즈(184)는 TMR 계열의 수지 (Tokyo Ohka Kogyo, Co. 제품), 또는 MFR 계열의 수지 (Japan Synthetic Rubber Corporation 제품)로 이루어질 수 있다.
상기 이미지 센서(100)에 따르면, 열전도도가 높은 물질을 포함하는 히트 스프레딩층(160)이 액티브 픽셀 센서 영역(APS) 전체 면적 상에 배치될 수 있다. 따라서, 회로 영역(CA) 내의 회로(20)가 구동할 때 발생되는 열이 액티브 픽셀 센서 영역(APS) 전체 면적 상에서 균일하게 분산될 수 있다. 회로 영역(CA)과 인접하게 배치되는 액티브 픽셀 센서 영역(APS) 부분에 국부적으로 암전류가 증가하거나, 암전류의 불균일한 분포에 의해 발생하는 다크 셰이딩(dark shading) 현상이 방지될 수 있다. 상기 이미지 센서(100)는 액티브 픽셀 센서 영역(APS) 전체 면적에 걸쳐 균일하고 우수한 화질을 제공할 수 있다.
도 5는 예시적인 실시예들에 따른 이미지 센서(100A)를 나타내는 단면도이다. 도 5에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 히트 스프레딩층(160A)은 다층 배선 구조(128, 138, 148)를 사이에 두고 기판(110)의 제2 면(110F) 상에 배치될 수 있다. 히트 스프레딩층(160A)은 다층 배선 구조(128, 138, 148)의 층간 절연막(124, 134, 144) 상에 배치될 수 있다.
도 5에 예시적으로 도시된 것과 같이, 히트 스프레딩층(160A)은 센서 어레이 영역(SA)의 실질적으로 전체 면적 상에 배치될 수 있고, 또한 주변 회로 영역(PCA)의 전체 면적 상에 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 5에 도시된 것과는 달리, 히트 스프레딩층(160A)은 센서 어레이 영역(SA)의 실질적으로 전체 면적 상에 배치되며 주변 회로 영역(PCA)의 적어도 일부분 상에 배치될 수도 있다. 예를 들어, 히트 스프레딩층(160A)은 액티브 픽셀 센서 영역(APS), 옵티컬 블랙 센서 영역(OBS) 및 회로 영역(CA) 상면 전체와 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 히트 스프레딩층(160A)은 열전도도가 높은 물질을 포함할 수 있고, 예를 들어, 히트 스프레딩층(160)은 합성 다이아몬드층, 그래핀층 또는 DLC층일 수 있다. 히트 스프레딩층(160A)은 약 수십 나노미터 내지 수 마이크로미터 범위의 제2 두께(T2)를 가질 수 있다. 히트 스프레딩층(160A)이 상대적으로 두꺼운 제2 두께(T2)를 갖는 경우, 회로 영역(CA) 내에 포함되는 회로들(20)(도 2 참조)의 구동 과정에서 발생할 수 있는 열이 이에 인접한 센서 어레이 영역(SA) 전체 면적을 통해 빠르게 전달될 수 있고, 따라서 센서 어레이 영역(SA) 내의 불균일한 암전류 발생이 방지될 수 있다.
도 6은 예시적인 실시예들에 따른 이미지 센서(100B)를 나타내는 단면도이다. 도 6에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 기판(110)의 제1 면(110B) 상에 제1 히트 스프레딩층(160B1)이 배치되고, 기판(110)의 제2 면(110F) 상에 다층 배선 구조(128, 138, 148)를 사이에 두고 제2 히트 스프레딩층(160B2)이 배치될 수 있다.
제1 및 제2 히트 스프레딩층(160B1, 160B2)은 각각 도 4 및 도 5를 참조로 설명한 히트 스프레딩층(160, 160A)과 유사한 특징을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 히트 스프레딩층(160B1)은 수십 내지 수백 나노미터 범위의 제1 두께(T1A)를 가질 수 있고, 제2 히트 스프레딩층(160B2)은 수십 나노미터 내지 수 마이크로미터 범위의 제2 두께(T2A)를 가질 수 있다. 예를 들어, 상기 제2 두께(T2A)는 상기 제1 두께(T1A)보다 클 수 있다. 이와는 달리, 상기 제2 두께(T2A)는 상기 제1 두께(T1A)와 동일하거나, 더 작을 수 있다.
도 7은 예시적인 실시예들에 따른 이미지 센서(100C)를 나타내는 단면도이다. 도 7에 있어서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 기판(110)의 제2 면(110F) 상에 다층 배선 구조(128, 138, 148)를 사이에 두고 제2 히트 스프레딩층(160A)이 배치될 수 있고, 제2 히트 스프레딩층(160A) 상에 방열 부재(190)가 배치될 수 있다. 방열 부재(190)는 열 전도도가 높은 금속 물질을 포함할 수 있다.
도시되지는 않았지만, 방열 부재(190)와 제2 히트 스프레딩층(160A) 사이에는 TIM(thermal interface material) 등과 같은 접착 부재(미도시)가 개재될 수 있다.
도 8은 예시적인 실시예들에 따른 이미지 센서(100D)를 나타내는 단면도이다. 도 8에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 8을 참조하면, 기판(110)의 제1 면(110B) 상에 제1 히트 스프레딩층(160C1)이 배치되고, 기판(110)의 제2 면(110F) 상에 다층 배선 구조(128, 138, 148)를 사이에 두고 제2 히트 스프레딩층(160C2)이 배치될 수 있다.
제1 히트 스프레딩층(160C1)은 주변 회로 영역(PCA) 상에 배치되고, 센서 어레이 영역(SA) 상에 배치되지 않을 수 있다. 예를 들어, 제1 히트 스프레딩층(160C1)은 회로 영역(CA)의 실질적으로 전체 면적과 수직으로 오버랩되며, 패드 영역(PA)의 적어도 일부분과 수직으로 오버랩될 수 있다.
제2 히트 스프레딩층(160C2)은 센서 어레이 영역(SA) 및 주변 회로 영역(PCA)에서 형성될 수 있다. 제2 히트 스프레딩층(160C2)은 기판(110)의 제2 면(110F) 전체 상에 평탄하게 형성될 수 있다.
도 6 내지 도 8을 참조로 설명한 이미지 센서들(100B, 100C, 100D)에 따르면, 히트 스프레딩층(160A, 160B1, 160B2, 160C1, 160C2)이 기판(110)의 제1 면(110B) 또는 제2 면(110F) 상에 배치되며, 회로 영역(CA) 내에 포함된 회로들(20)(도 2 참조)의 구동 과정에서 발생할 수 있는 열이 이에 인접한 센서 어레이 영역(SA) 전체 면적을 통해 균일하게 분산될 수 있고, 따라서 센서 어레이 영역(SA) 내의 불균일한 암전류 발생이 방지될 수 있다.
도 9는 예시적인 실시예들에 따른 이미지 센서(10A)의 개략적인 레이아웃을 나타내는 도면이다. 도 9에 있어서, 도 1 내지 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 이미지 센서(10A)는 수직 방향으로 적층된 제1 칩(CH1) 및 제2 칩(CH2)을 포함하는 적층형 이미지 센서일 수 있다. 제1 칩(CH1)은 센서 어레이 영역(SA) 및 제1 주변 회로 영역(PCA1)이 형성된 제1 기판(SUB1)을 포함하며, 제2 칩(CH2)은 제2 주변 회로 영역(PCA2)이 형성된 제2 기판(SUB2)을 포함할 수 있다.
제1 기판(SUB1)에서, 제1 주변 회로 영역(PCA1)은 제1 패드 영역(PA1)을 포함할 수 있고, 제1 패드 영역(PA1)은 센서 어레이 영역(SA) 주위에 배치될 수 있다. 도 9에는 제1 패드 영역(PA1)이 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS) 주위에 형성되고, 제1 패드 영역(PA1)과 옵티컬 블랙 센서 영역(OBS) 사이에 회로 영역이 형성되지 않은 것이 예시적으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 패드 영역(PA1)과 옵티컬 블랙 센서 영역(OBS) 사이에 회로 영역(미도시)이 형성되고, 상기 회로 영역 내에 예를 들어 행 디코더 또는 행 드라이버 등과 같은 회로(20)(도 2 참조)가 배치될 수도 있다.
제2 기판(SUB2)에서, 제2 주변 회로 영역(PCA2)은 회로 영역(CA) 및 회로 영역(CA) 주위에 배치되는 제2 패드 영역(PA2)을 포함할 수 있다. 회로 영역(CA)에는, 로직 회로 블록(LC) 및 아날로그 블록(ANA)이 형성될 수 있다.
제1 패드 영역(PA1) 내의 제1 패드(PAD1)는 접속 비아(CON)에 의해 제2 패드 영역(PA2) 내의 제2 패드(PAD2)와 전기적으로 연결될 수 있다.
도 10은 예시적인 실시예들에 따른 이미지 센서(100E)를 나타내는 단면도이다. 도 10에 있어서, 도 1 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 10을 참조하면, 이미지 센서(100E)는 제1 기판(110)과 제2 기판(210)의 적층 구조를 포함할 수 있다.
제1 기판(110)은 센서 어레이 영역(SA) 및 제1 패드 영역(PA1)을 포함할 수 있다. 제2 기판(210)은 회로 영역(CA) 및 제2 패드 영역(PA2)을 포함할 수 있다. 회로 영역(CA)은 제1 기판(110)의 센서 어레이 영역(SA)과 수직으로 오버랩되도록 배치될 수 있고, 제1 패드 영역(PA1)과 제2 패드 영역(PA2)이 수직으로 오버랩되도록 배치될 수 있다.
제1 기판(110)의 센서 어레이 영역(SA) 중 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS)은 도 1을 참조로 설명한 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS)과 유사한 기술적 특징들을 갖는다. 특히, 센서 어레이 영역(SA)에서, 제1 기판(110)의 제1 면(110B) 상에 히트 스프레딩층(160)이 형성될 수 있다. 또한, 도 10에 도시되지는 않았으나, 옵티컬 블랙 센서 영역(OBS) 상에는 차광층(미도시)이 더 형성될 수 있다.
제1 기판(110)의 제2 면(110F) 상에는 다층 배선 구조(128, 138)가 형성될 수 있고, 다층 배선 구조(128, 138) 상에 제3 절연층(192)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 절연층(192)은 실리콘 산화물을 포함할 수 있다.
회로 영역(CA)에서, 제2 기판(210) 내에는 복수의 회로(LC, ANA)(도 9 참조)를 구성하는 데 필요한 복수의 웰(212)이 형성될 수 있다. 복수의 웰(212)은 제1 도전형의 제1 웰(212A) 및 제2 도전형의 제2 웰(212B)을 포함할 수 있다. 회로 영역(CA)에서, 제2 기판(210) 상에는 복수의 회로(20)(도 2 참조)를 구성하는 데 필요한 복수의 게이트 전극(222)이 형성될 수 있다. 일부 실시예들에서, 복수의 웰(212) 내에는 게이트 전극(222)의 양 측에 복수의 소스/드레인 영역(218)이 형성될 수 있다. 일부 실시예들에서, 복수의 소스/드레인 영역(218)은 게이트 전극(222)과 함께 트랜지스터를 구성할 수 있다.
회로 영역(CA)에서, 제2 기판(210) 상에는 다층 배선 구조(228)가 형성될 수 있다. 다층 배선 구조(228)는 층간 절연막(224) 및 복수의 배선 라인(226)을 포함한다. 복수의 배선 라인(226)에서 서로 이웃하는 배선 라인들(226)은 층간 절연막(224)에 의해 상호 절연될 수 있다.
제2 패드 영역(PA2)에서, 제2 기판(210) 상에는 다층 배선 구조(238)가 형성될 수 있다. 다층 배선 구조(238)는 층간 절연막(234) 및 복수의 배선 라인(236)을 포함한다. 복수의 배선 라인(236)에서 서로 이웃하는 배선 라인들(236)은 층간 절연막(234)에 의해 상호 절연될 수 있다.
회로 영역(CA)과 제2 패드 영역(PA2)에서, 다층 배선 구조(228, 238) 상에는 제4 절연층(252)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제4 절연층(252)은 제3 절연층(192)에 부착될 수 있다. 예를 들어, 제4 절연층(252)과 제3 절연층(192)은 산화물-산화물 직접 본딩 방식(oxide-oxide direct bonding method)에 의해 서로 부착될 수 있다. 다른 실시예들에 있어서, 제4 절연층(252)과 제3 절연층(192) 사이에 접착 부재(미도시)가 개재될 수도 있다.
제1 기판(110)의 제1 패드 영역(PA1)에서, 제1 기판(110)을 관통하는 제1 비아홀(170H1) 및 제2 비아홀(170H2)이 형성될 수 있고, 제1 비아홀(170H1) 및 제2 비아홀(170H2)을 각각 채우는 제1 접속 비아(170C1) 및 제2 접속 비아(170C2)가 형성될 수 있다.
제1 접속 비아(170C1)는 제1 기판(110)을 관통하고 층간 절연막(134) 내부로 연장되어 다층 배선 구조(138) 내의 배선 라인(136)과 전기적으로 연결될 수 있다. 제1 접속 비아(170C1) 상에는 제1 도전 패드(170P1)가 형성될 수 있다.
제2 접속 비아(170C2)는 제1 기판(110), 층간 절연막(134) 및 제3 및 제4 절연층(192, 252)을 관통하고, 층간 절연막(234) 내부로 연장되어 다층 배선 구조(238) 내의 배선 라인(236)과 전기적으로 연결될 수 있다. 제2 접속 비아(170C2) 상에는 제1 도전 패드(170P2)가 형성될 수 있다.
제1 및 제2 접속 비아(170C1, 170C2)에 의해 제1 기판(110)에 형성된 액티브 픽셀 센서 영역(APS)이 제2 기판(210)에 형성된 회로 영역(CA)과 전기적으로 연결될 수 있다.
도 10에는 제1 기판(110)을 관통하는 접속 비아(170C1, 170C2)에 의해 제1 기판(110)과 제2 기판(210) 사이의 전기적 연결이 제공되는 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 10에 도시된 것과는 달리, 제1 기판(110) 및 제2 기판(210)에 각각 형성된 제1 접속 패드(미도시)와 제2 접속 패드(미도시)가 직접 본딩 방식으로 접합되어 제1 기판(110)과 제2 기판(210) 사이의 전기적 연결이 제공될 수도 있다. 또한, 제1 기판(110)과 제2 기판(210)에 각각 형성된 제1 접속 패드(미도시)와 제2 접속 패드(미도시) 사이에 본딩 와이어(미도시)가 연결되어 제1 기판(110)과 제2 기판(210) 사이의 전기적 연결이 제공될 수도 있다.
히트 스프레딩층(160D)은 액티브 픽셀 센서 영역(APS), 옵티컬 블랙 센서 영역(OBS) 및 제1 패드 영역(PA1) 상에 형성될 수 있다. 제1 패드 영역(PA1)에서, 히트 스프레딩층(160D)은 제1 및 제2 접속 비아(170C1, 170C2)의 측벽들을 둘러싸도록 배치될 수 있다.
상기 이미지 센서(100E)는 제1 기판(110)과 제2 기판(210)이 수직 방향으로 적층된 적층형 이미지 센서일 수 있다. 제1 기판(110)에 액티브 픽셀 센서 영역(APS)이 형성되고 제2 기판(210)에 회로 영역(CA)이 형성되며, 제1 기판(110)을 관통하여 제2 기판(210) 내부까지 연장되는 제2 접속 비아(170C2)에 의해 액티브 픽셀 센서 영역(APS)과 회로 영역(CA) 사이의 전기적 연결이 제공될 수 있다. 상기 이미지 센서(100E)에 따르면, 액티브 픽셀 센서 영역(APS)과 회로 영역(CA)을 제1 및 제2 기판(110, 210)에 각각 형성함에 따라, 액티브 픽셀 센서 영역(APS)과 회로 영역(CA) 각각의 성능에 최적화된 공정 조건에서 액티브 픽셀 센서 영역(APS)과 회로 영역(CA)이 제조될 수 있다. 따라서, 상기 이미지 센서(100E)는 우수한 성능을 가질 수 있다.
또한, 히트 스프레딩층(160D)이 액티브 픽셀 센서 영역(APS)의 실질적으로 전체 면적 상에 형성됨에 따라, 제2 기판(210)의 회로 영역(CA)에 포함되는 회로(LC, ANA)의 구동시 발생하는 열이 액티브 픽셀 센서 영역(APS) 전체 면적 상에 균일하게 분산될 수 있다. 따라서, 상기 이미지 센서(100E)는 불균일한 암전류 발생 및 이에 의한 다크 셰이딩 현상이 방지될 수 있다.
도 11은 예시적인 실시예들에 따른 이미지 센서(100F)를 나타내는 단면도이다. 도 11에 있어서, 도 1 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 11을 참조하면, 히트 스프레딩층(160E)은 제1 기판(110)의 제2 면(110F) 상에서, 다층 배선 구조(128)를 사이에 두고 형성될 수 있다. 히트 스프레딩층(160E)은 층간 절연막(124, 134) 상에 형성되고, 히트 스프레딩층(160E) 상에 제3 절연층(192)이 형성될 수 있다. 제1 패드 영역(PA1)에서, 히트 스프레딩층(160E)은 제2 접속 비아(170C2)의 측벽을 둘러싸도록 배치될 수 있다.
상기 이미지 센서(100F)에 따르면, 히트 스프레딩층(160E)이 제1 기판(110)과 제2 기판(210) 사이에 배치될 수 있고, 제2 기판(210)의 회로 영역(CA)에 포함되는 회로(LC, ANA)(도 9 참조)의 구동시 발생하는 열이 액티브 픽셀 센서 영역(APS) 전체 면적 상에 균일하게 분산될 수 있다.
또한, 상기 회로(LC, ANA)의 구동시 발생하는 열이 히트 스프레딩층(160E)에 의해 이미지 센서(100F) 외부로 빠르게 전달될 수 있다. 따라서, 회로 영역(CA)으로부터 제1 기판(110)의 액티브 픽셀 센서 영역(APS) 내부로의 열 전달양이 감소될 수 있고, 이에 따라 액티브 픽셀 센서 영역(APS)의 암전류가 상당히 감소할 수 있다. 상기 이미지 센서(100E)는 불균일한 암전류 발생 및 이에 의한 다크 셰이딩 현상이 방지될 수 있는 한편, 암전류 발생이 감소될 수 있다.
도 12는 예시적인 실시예들에 따른 이미지 센서(100G)를 나타내는 단면도이다. 도 12에 있어서, 도 1 내지 도 11에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 제1 히트 스프레딩층(160F1)은 제1 기판(110)의 제2 면(110F) 상에서, 층간 절연막(128, 138) 상에 형성되고, 제1 히트 스프레딩층(160F1) 상에 제3 절연층(192)이 형성될 수 있다. 또한, 제2 히트 스프레딩층(160F2)은 제2 기판(210) 상에서, 층간 절연막(224, 234) 상에 형성되고, 제2 히트 스프레딩층(160F2) 상에 제4 절연층(252)이 형성될 수 있다. 제1 및 제2 히트 스프레딩층(160F1, 160F2)은 제1 및 제2 기판(110, 210)의 전체 면적 상에 형성되고, 제2 접속 비아(170C2)의 측벽을 둘러싸도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
한편, 도시되지는 않았지만, 제1 및 제2 히트 스프레딩층(160F1, 160F2) 중 적어도 하나는 이미지 센서(100G)를 포함하는 이미지 센서 모듈(미도시)에 부착된 방열 구조물(미도시)과 연결될 수도 있다. 예를 들어, 상기 방열 구조물은 방열 시트, 세라믹 방열 플레이트, 금속 히트 싱크 등 다양한 종류의 방열 부재를 포함할 수 있다. 또한, 제1 및 제2 히트 스프레딩층(160F1, 160F2) 중 적어도 하나와 상기 방열 구조물은 와이어 본딩 방식 또는 TIM(thermal interface material)와 같은 접착 부재 등에 의해 연결될 수 있다.
상기 이미지 센서(100G)에 따르면, 제1 기판(110)과 제2 기판(210) 사이에 제1 및 제2 히트 스프레딩층(160F1, 160F2)이 배치됨에 따라, 제2 기판(210)의 회로 영역(CA)에 포함되는 회로(LC, ANA)(도 9 참조)의 구동시 발생하는 열이 액티브 픽셀 센서 영역(APS) 전체 면적 상에 균일하게 분산될 수 있다. 또한, 회로 영역(CA)으로부터 제1 기판(110)의 액티브 픽셀 센서 영역(APS) 내부로의 열 전달양이 감소될 수 있고, 이에 따라 액티브 픽셀 센서 영역(APS)의 암전류가 상당히 감소할 수 있다. 상기 이미지 센서(100G)는 불균일한 암전류 발생 및 이에 의한 다크 셰이딩 현상이 방지될 수 있는 한편, 암전류 발생이 감소될 수 있다.
도 13은 예시적인 실시예들에 따른 이미지 센서(100H)를 나타내는 단면도이다. 도 13에 있어서, 도 1 내지 도 12에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 13을 참조하면, 패드 영역(PA1, PA2)에는 제1 기판(110)에 형성된 액티브 픽셀 센서 영역(APS)을 제2 기판(210)에 형성된 회로 영역(CA)과 전기적으로 연결시키는 접속 비아(170C3)가 형성될 수 있다.
다층 배선 구조(138)의 층간 절연막(134) 내에는 제1 랜딩 패드(136P)가 형성될 수 있고, 다층 배선 구조(238)의 층간 절연막(234) 내에는 제2 랜딩 패드(236P)가 형성될 수 있다. 제2 랜딩 패드(236P)의 일부분이 제1 랜딩 패드(136P)와 수직 방향으로(예를 들어, 제1 기판(110)의 상면에 수직한 방향으로) 오버랩될 수 있다. 제1 및 제2 랜딩 패드(136P, 236P)는 배선 라인(136, 236)과 동일한 레벨 상에 형성될 수도 있고, 배선 라인(136, 236)과 다른 레벨 상에 형성될 수도 있다. 제1 및 제2 랜딩 패드(136P, 236P)는 배선 라인(136, 236)과 동일한 물질로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 기판(110)의 제1 패드 영역(PA1)에서 제1 기판(110)을 관통하는 비아홀(170H3)이 형성되며, 비아홀(170H3)의 바닥부는 제2 기판(210) 상에 형성된 다층 배선 구조(238)의 일부분까지 연장될 수 있다. 비아홀(170H3)은 제1 랜딩 패드(136P)의 상면 일부분을 노출시킬 수 있고, 또한 비아홀(170H3)의 바닥부에서 제2 랜딩 패드(236P)의 상면 일부분이 노출될 수 있다. 비아홀(170H3)의 상측은 제1 폭(W1)을 가지며, 비아홀(170H3)의 하측은 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 여기서, 비아홀(170H3)의 상측은 제1 랜딩 패드(136P)보다 더 높은 레벨 상에 위치하는 비아홀(170H3)의 일부분을 가리키며, 비아홀(170H3)의 하측은 제1 랜딩 패드(136P)보다 더 낮은 레벨 상에 위치하는 비아홀(170H3)의 일부분을 가리킨다. 이에 따라, 제2 기판(210) 상의 다층 배선 구조(238)와 동일한 레벨 상에 위치하는 비아홀(170H3) 부분은 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
접속 비아(170C3)는 비아홀(170H3)의 내부를 채울 수 있다. 접속 비아(170C3)는 비아홀(170H3)에 의해 노출된 제1 랜딩 패드(136P)의 상면과 접촉할 수 있고, 또한 접속 비아(170C3)는 비아홀(170H3)의 바닥부에서 노출되는 제2 랜딩 패드(236P)의 상면과 접촉할 수 있다. 이에 따라, 접속 비아(170C3)는 제1 및 제2 랜딩 패드(136P, 236P)와 전기적으로 연결될 수 있다.
접속 비아(170C3) 상에는 도전 패드(170P3)가 형성될 수 있다.
히트 스프레딩층(160G)은 제1 기판(110)의 제1 면(110B) 상에 형성될 수 있다. 제1 패드 영역(PA1)에서, 히트 스프레딩층(160G)은 접속 비아(170C3)의 측벽을 둘러싸도록 배치될 수 있다.
히트 스프레딩층(160G) 상에 제2 절연층(154A)이 형성될 수 있다. 한편, 비아홀(170H3) 주위에는 제1 기판(110)을 관통하는 비아 분리층(156)이 배치될 수 있다. 제2 절연층(154A)과 비아 분리층(156)은 동일한 물질로 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 13에는, 비아 분리층(156)이 제1 기판(110), 제1 절연층(152) 및 히트 스프레딩층(160G)을 관통하도록 형성된 것이 예시적으로 도시되었으나, 이와는 달리 비아 분리층(156)이 제1 기판(110)과 제1 절연층(152)만을 관통하도록 형성되고, 히트 스프레딩층(160G)이 제1 절연층(152)과 비아 분리층(156) 상에 배치될 수도 있다. 또한, 비아 분리층(156)이 제1 기판(110)만을 관통하도록 형성되고, 제1 절연층(152)이 제1 기판(110)과 비아 분리층(156) 상에 배치될 수도 있다.
도 14는 예시적인 실시예들에 따른 이미지 센서(100I)를 나타내는 단면도이다. 도 14에 있어서, 도 1 내지 도 13에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 14를 참조하면, 비아홀(170H4)은 제1 랜딩 패드(136P)의 중앙 부분을 관통하도록 형성될 수 있다. 이에 따라, 접속 비아(170C4)는 제1 랜딩 패드(136P)의 중앙 부분을 관통하며, 제1 랜딩 패드(136P)가 접속 비아(170C4)의 측벽을 둘러싸도록 배치될 수 있다.
제1 랜딩 패드(136P)보다 높은 레벨 상에 위치한 비아홀(170H4) 부분은 제1 폭(W1A)을 가지며, 제1 랜딩 패드(136P)보다 낮은 레벨 상에 위치한 비아홀(170H4) 부분은 제1 폭(W1A)보다 작은 제2 폭(W2A)을 가질 수 있다.
도 15 내지 도 22는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 10을 참조로 설명한 이미지 센서(100E)의 제조 방법일 수 있다.
도 15를 참조하면, 반도체 기판(110T) 상에 반도체 에피층을 성장시켜 상기 에피층으로 이루어지는 제1 기판(110)을 형성한다. 제1 기판(110)에 센서 어레이 영역(SA)(도 9 참조) 및 제1 패드 영역(PA1)을 정의한다. 상기 센서 어레이 영역(SA)은 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS)을 포함한다.
센서 어레이 영역(SA)에서, 제1 기판(110)에 복수의 단위 픽셀(PX)(도 9 참조)을 형성한다. 복수의 단위 픽셀(PX)을 형성하기 위하여, 센서 어레이 영역(SA)에서 제1 기판(110) 내에 포토다이오드(PD)와 같은 광전 변환 소자와, 복수의 불순물 확산 영역(도시 생략)을 형성하고, 제1 기판(110)의 전면(110F) 위에 복수의 게이트 전극(122)을 형성한다.
그 후, 센서 어레이 영역(SA)에서 제1 기판(110)의 전면(110F)을 덮는 층간 절연막(124)과, 층간 절연막(124)에 의해 적어도 일부가 절연되는 복수의 배선 라인(126)으로 이루어지는 다층 배선 구조(128)를 형성한다. 센서 어레이 영역(SA)에서 상기 다층 배선 구조(128)가 형성되는 동안, 제1 패드 영역(PA1)에서는 층간 절연막(134)과, 층간 절연막(134)에 의해 적어도 일부가 절연되는 복수의 배선 라인(136)으로 이루어지는 다층 배선 구조(138)가 형성될 수 있다.
예시적인 실시예들에 있어서, 층간 절연막(124, 134)은 각각 복수의 층으로 구성될 수 있다. 센서 어레이 영역(SA) 및 제1 패드 영역(PA1)에서, 복수의 배선 라인(126, 136) 중 동일 레벨에 형성되는 층들은 동일한 공정 단계에서 형성될 수 있다.
예시적인 실시예들에 있어서, 층간 절연막(124, 134)은 FOX (Flowable OXide), HDP (High Density Plasma) 산화물, TOSZ (Tonen Silazene), SOG (Spin On Glass), 또는 USG (Undoped Silica Glass) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
층간 절연막(124, 134) 상에는 제3 절연층(192)가 소정의 두께로 형성될 수 있다. 제3 절연층(192)은 실리콘 산화물을 포함할 수 있다. 제3 절연층(192)은 예를 들어 FOX, HDP 산화물, TOSZ, SOG, 또는 USG 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 16을 참조하면, 회로 영역(CA)과 제2 패드 영역(PA2)이 형성된 제2 기판(210)이 준비될 수 있다.
회로 영역(CA)에서, 제2 기판(210)에는 상기 복수의 회로(LC, ANA)(도 9 참조)를 구성하는 데 필요한 복수의 웰(212)이 형성될 수 있다. 복수의 웰(212)은 제1 도전형의 제1 웰(212A) 및 제2 도전형의 제2 웰(212B)을 포함할 수 있다. 제2 기판(210) 상에는, 상기 복수의 회로(20)(도 2 참조)를 구성하는 데 필요한 복수의 게이트 전극(222)이 형성될 수 있다. 또한, 복수의 웰(212) 내에는 게이트 전극(122)의 양 측에 복수의 소스/드레인 영역(218)이 형성될 수 있다.
회로 영역(CA)에서, 제2 기판(210) 상에 복수의 배선 라인(226) 및 이를 커버하는 층간 절연막(224)을 형성할 수 있다. 복수의 배선 라인(226) 및 층간 절연막(224)은 다층 배선 구조(228)로 지칭될 수 있다. 한편, 복수의 배선 라인(226) 및 층간 절연막(224)을 형성하기 위한 공정에서, 제2 패드 영역(PA2)에도 복수의 배선 라인(236) 및 층간 절연막(234)이 형성될 수 있다.
일부 실시예들에서, 층간 절연막(224, 234)은 FOX, HDP 산화물, TOSZ, SOG, 또는 USG 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
층간 절연막(224, 234) 상에는 제4 절연층(252)가 소정의 두께로 형성될 수 있다. 제4 절연층(252)은 실리콘 산화물을 포함할 수 있다. 제4 절연층(252)은 예를 들어 FOX, HDP 산화물, TOSZ, SOG, 또는 USG 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 17을 참조하면, 제1 기판(110)의 전면(110F) 및 제2 기판(210)의 전면(210F)이 서로 마주보도록 제2 기판(210) 상에 제1 기판(110)을 부착시킬 수 있다.
제2 기판(210) 상에 제1 기판(110)을 부착시키기 위한 예시적인 공정에서, 제1 기판(110)의 제3 절연층(192)의 상면과 제2 기판(210)의 제4 절연층(252)의 상면이 서로 맞닿도록 제1 기판(110) 및 제2 기판(210)을 위치시킬 수 있고, 제3 절연층(192) 및 제4 절연층(252)이 산화물-산화물 직접 본딩 방식에 의해 서로 부착될 수 있다.
선택적으로, 상기 부착 공정 이전에 제3 절연층(192) 및 제4 절연층(252) 표면에 전처리 또는 열처리가 수행될 수도 있다. 또한, 상기 부착 공정에서, 제3 절연층(192) 및 제4 절연층(252) 상면들이 접촉한 상태의 제1 기판(110) 및 제2 기판(210) 상에 열처리가 수행될 수도 있다. 예를 들어, 상기 열처리는 약 100 내지 약 400℃에서 수행될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 18을 참조하면, 반도체 기판(110T)을 제거하여 제1 기판(110)의 배면(110B)을 노출시킨다. 일부 실시예들에서, 반도체 기판(110T)을 제거하기 위하여, CMP (chemical mechanical polishing), BGR (back grinding), 또는 반응성 이온 에칭 중 적어도 하나의 공정을 이용할 수 있다. 예시적인 실시예들에 있어서, 제1 기판(110)에서의 댕글링 본드와 같은 결함 발생 부위를 치유하기 위하여 노출된 제1 기판(110)의 배면(110B)을 수소 플라즈마 처리할 수 있다.
도 19를 참조하면, 제1 기판(110)의 배면(110B) 상에 제1 절연층(152)을 형성할 수 있다. 제1 절연층(152)은 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물을 포함할 수 있다. 제1 절연층(152)은 제1 기판(110)과의 계면에서 전하 축적층을 형성할 수 있도록 음의 고정 전하를 갖는 금속 산화물 또는 금속 산질화물을 포함할 수 있다.
이후, 제1 절연층(152) 상에 히트 스프레딩층(160)을 형성할 수 있다. 히트 스프레딩층(160)은 합성 다이아몬드층, 그래핀층 또는 DLC층을 포함할 수 있다. 예를 들어, 히트 스프레딩층(160)은 CVD 공정, PECVD(plasma enhanced CVD) 공정, PVD 공정, ALD(atomic alyer deposition) 공정, 진공 아크 증착(vacuum arc deposition) 공정, 또는 화학적 박리법(chemical exfoliation) 등에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 히트 스프레딩층(160)은 합성 다이아몬드를 사용하여 예를 들어 100 내지 400℃의 온도에서 CVD 공정에 의해 형성될 수 있다.
다른 실시예들에 있어서, 히트 스프레딩층(160)은 그래핀을 사용하여 CVD 공정 또는 화학적 박리법에 의해 형성될 수 있다.
도 20을 참조하면, 제1 패드 영역(PA1)에서, 히트 스프레딩층(160) 상에 제2 절연층(154)을 형성할 수 있다. 이후, 마스크 패턴(미도시)을 이용하여 제1 패드 영역(PA1) 위에서 제2 절연층(154), 히트 스프레딩층(160) 및 제1 절연층(152)을 일부 식각하여 제거하고, 그 결과 노출되는 기판(110) 및 층간 절연막(134) 일부분을 제거하여, 제1 패드 영역(PA1)에서 기판(110)을 관통하여 제1 패드 영역(PA1) 상의 배선 라인(136)을 노출시키는 제1 비아홀(170H1)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 비아홀(170H1)의 식각 공정에서, 층간 절연막(134), 제3 절연층(192) 및 제4 절연층(252)을 관통하고 층간 절연막(234)의 일부분을 제거하기 위한 추가 식각 공정을 더 수행하여, 제2 기판(210) 상의 배선 라인(236)을 노출시키는 제2 비아홀(170H2)을 형성할 수도 있다. 이때, 제2 기판(210) 상의 배선 라인(236)이 노출될 때까지 제2 비아홀(170H2) 형성을 위한 추가 식각 공정이 수행될 때, 제1 비아홀(170H1)의 바닥부에 노출된 배선 라인(136)이 식각 정지막으로 작용함에 따라 제1 비아홀(170H1)은 더 이상 깊게 식각되지 않을 수 있다. 이에 따라서, 제1 비아홀(170H1)보다 수직 높이가 큰 제2 비아홀(170H2)이 형성될 수 있다.
다른 실시예들에 있어서, 제1 비아홀(170H1) 및 제2 비아홀(170H2)은 별도의 식각 공정에 의해 수행될 수 있다.
이후, 상기 식각 마스크 패턴이 제거될 수 있다.
도 21을 참조하면, 제1 및 제2 비아홀(170H1, 170H2) 내벽 상에 비아 절연층(172)을 형성할 수 있다. 비아 절연층(172)은 산화막, 질화막, 탄화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연막을 형성하기 위하여 CVD 공정 또는 PVD 공정을 이용할 수 있다. 도시되지는 않았지만, 배리어막을 형성할 수 있다.
이후, 제1 및 제2 비아홀(170H1, 170H2) 내부를 각각 채우는 제1 및 제2 접속 비아(170C1, 170C2)를 형성할 수 있다. 제1 및 제2 접속 비아(170C1, 170C2)는 복수의 금속층을 포함하도록 형성될 수 있다. 제1 및 제2 접속 비아(170C1, 170C2)를 형성하기 위한 예시적인 공정에서, 상기 복수의 금속층을 형성하기 위하여 복수의 도금 공정이 수행될 수 있다.
이후, 제2 절연층(154), 제1 및 제2 접속 비아(170C1, 170C2) 상에 도전층(미도시)을 형성하고 상기 도전층을 패터닝하여 제1 및 제2 접속 비아(170C1, 170C2)와 각각 전기적으로 연결되는 제1 및 제2 도전 패드(170P1, 170P2)를 형성할 수 있다.
이와는 달리, 제1 및 제2 접속 비아(170C1, 170C2)를 형성하는 과정에서 제2 절연층(154) 상에 도전층(미도시)을 동시에 형성하고, 비아홀(170H1, 170H2) 주위에서 제2 절연층(154) 상에 배치되는 상기 도전층 부분만을 남김으로써 제1 및 제2 도전 패드(170P1, 170P2)를 형성할 수도 있다.
액티브 픽셀 센서 영역(APS)에서 제2 절연층(154)을 제거하여 히트 스프레딩층(160) 상면을 노출시킬 수 있다.
도 22를 참조하면, 제1 및 제2 도전 패드(170P1, 170P2), 제2 절연층(154) 및 히트 스프레딩층(160) 상에 패시베이션층(180)을 형성할 수 있다. 패시베이션층(180)의 일부를 제거하여 제1 패드 영역(PA)에서 제1 및 제2 도전 패드(170P1, 170P2) 상면을 노출시키고, 액티브 픽셀 센서 영역(APS)에서 히트 스프레딩층(160) 상면을 노출시킨다.
히트 스프레딩층(160) 상에 칼라 필터층(182) 및 마이크로 렌즈(184)를 차례로 형성할 수 있다.
일부 실시예들에서, 칼라 필터층(182) 및 마이크로 렌즈(184)를 형성하는 동안, 제1 및 제2 도전 패드(170P1, 170P2) 상면을 보호막(도시 생략)으로 덮고, 칼라 필터층(182) 및 마이크로 렌즈(184) 위에 최종 패시베이션막(도시 생략)을 형성한 후, 제1 및 제2 도전 패드(170P1, 170P2)을 덮는 불필요한 막들을 제거하여 제1 및 제2 도전 패드(170P1, 170P2)를 다시 노출시키는 공정을 수행할 수 있다.
이후, 칼라 필터층(182) 및 마이크로 렌즈(184)이 형성된 제1 기판(110)의 배면(110B) 상에 지지 기판(260)을 부착할 수 있다. 지지 기판(260)을 부착하기 위하여 제1 기판(110)과 지지 기판(260) 사이에 접착 부재(262)가 사용될 수 있다.
지지 기판(260)이 부착된 제1 기판(110) 및 제2 기판(210)의 적층 구조를 뒤집어 제2 기판(210)의 배면(210B)이 상부를 향하도록 위치시킬 수 있다.
제2 기판(210)의 배면(210B)으로부터 소정의 두께를 제거하기 위한 씨닝(thinning) 공정을 수행할 수 있다. 예를 들어, 상기 씨닝 공정은 CMP (chemical mechanical polishing), BGR (back grinding), 또는 반응성 이온 에칭 중 적어도 하나의 공정을 이용할 수 있다.
이미지 센서(100E)는 액티브 픽셀 센서 영역(APS)의 전체 면적 상에 히트 스프레딩층(160)이 배치됨에 따라, 회로 영역(CA) 내에 포함된 회로들(20)(도 2 참조)의 구동 과정에서 발생할 수 있는 열이 센서 어레이 영역(SA) 전체 면적을 통해 균일하게 분산될 수 있고, 따라서 센서 어레이 영역(SA) 내의 불균일한 암전류 발생이 방지될 수 있다.
도 23은 예시적인 실시예들에 따른 이미지 센서를 포함하는 시스템을 나타내는 블록도이다.
도 23을 참조하면, 시스템(1000)은 이미지 데이터를 필요로 하는 컴퓨팅 시스템, 카메라 시스템, 캠코너, 휴대폰, 스캐너, 차량 네비게이션, 비디오 폰, 경비 시스템, 게임 기기, 의료용 마이크로 카메라, 로봇, 또는 움직임 검출 시스템 중 어느 하나 일 수 있다.
시스템(1000)은 중앙처리장치(또는 프로세서)(1100), 비휘발성 메모리(1200), 이미지 센서(1300), 입출력 장치(1400) 및 RAM(1500)을 포함할 수 있다. 중앙처리장치(1100)은 버스(1600)을 통해서 비휘발성 메모리(1200), 이미지 센서(1300), 입출력 장치(1400) 및 RAM(1500)과 통신할 수 있다. 이미지 센서(1300)는 도 1 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서(10, 10A, 100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H, 100I) 중 적어도 하나의 이미지 센서로 구현될 수도 있고, 중앙처리장치(1100)과 결합하여 하나의 반도체 패키지로 구현될 수도 있다.
도 24는 예시적인 실시예들에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 24를 참조하면, 상기 전자 시스템(2000)은 mipi 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP 또는 스마트 폰으로 구현될 수 있다. 상기 전자 시스템(2000)은 어플리케이션 프로세서(2010), 이미지 센서(2040) 및 디스플레이(2050)를 포함할 수 있다.
어플리케이션 프로세서(2010)에 구현된 CSI 호스트(2012)는 카메라 시리얼 인터페이스(camera serial interface; CSI)를 통하여 이미지 센서(2040)의 CSI 장치(2041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(2012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(2041)에는 광 시리얼라이저가 구현될 수 있다. 이미지 센서(2040)는 도 1 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서(10, 10A, 100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H, 100I) 중 적어도 하나의 이미지 센서를 포함할 수 있다.
어플리케이션 프로세서(2010)에 구현된 DSI 호스트(2011)는 디스플레이 시리얼 인터페이스(display serial interface; DSI)를 통하여 디스플레이(2050)의 DSI 장치(2051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(2011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(2051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(2000)은 어플리케이션 프로세서(2010)와 통신할 수 있는 RF 칩(2060)을 더 포함할 수 있다. 전자 시스템(2000)의 PHY(2013)와 RF 칩(2060)의 PHY(2061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(2000)은 GPS(2020), 스토리지(2070), 마이크(2080), DRAM(2085) 및 스피커(2090)를 더 포함할 수 있으며, 상기 전자 시스템(2000)은 Wimax(2030), WLAN(3100) 및 UWB(3110) 등을 이용하여 통신할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 이미지 센서 110, 210: 기판
124, 134, 144, 224, 234: 층간 절연막
126, 136, 146, 226, 236: 배선 라인
128, 138, 148, 228, 238: 다층 배선 구조
152: 제1 절연층 154: 제2 절연층
160: 히트 스프레딩층 170: 도전층
170C: 접속 비아 170P: 도전 패드
172: 비아 절연층 174: 차광층
180: 패시베이션층 182: 칼라 필터층
184: 마이크로 렌즈 190: 방열 부재
192: 제3 절연층 252: 제4 절연층
260: 지지 기판 262: 접착 부재

Claims (20)

  1. 서로 반대되는 제1 면 및 제2 면을 구비하는 제1 기판으로서,
    광전 변환 소자를 구비하는 액티브 픽셀 영역, 및
    상기 액티브 픽셀 영역 주위에 배치되는 옵티컬 블랙 영역을 포함하는, 제1 기판;
    상기 제1 기판의 상기 제1 면 상에 형성된 마이크로 렌즈;
    상기 제1 기판의 상기 제2 면 상에 형성된 다층 배선 구조;
    상기 제1 기판을 관통하는 접속 비아를 통해 상기 제1 기판의 상기 액티브 픽셀 영역과 전기적으로 연결되며, 상기 제1 기판의 상기 제2 면과 마주보는 상면을 구비하고, 회로 영역을 구비하는 제2 기판; 및
    상기 제1 기판의 상기 제2 면과 상기 제2 기판의 상면 사이에 배치되는 히트 스프레딩층을 포함하며,
    상기 히트 스프레딩층은 상기 액티브 픽셀 영역 및 상기 옵티컬 블랙 영역과 수직으로 오버랩되고,
    상기 히트 스프레딩층은 합성 다이아몬드층(synthetic diamond layer), 그래핀층(graphene layer) 또는 DLC 층(diamond-like carbon layer)을 포함하는 것을 특징으로 하는 이미지 센서.
  2. 제1항에 있어서,
    상기 히트 스프레딩층은 상기 제1 기판의 상기 제1 면과 상기 복수의 마이크로 렌즈 사이에 더욱 개재되는 것을 특징으로 하는 이미지 센서.
  3. 제1항에 있어서,
    상기 히트 스프레딩층은 상기 다층 배선 구조를 사이에 두고 상기 제1 기판의 상기 제2 면 상에 배치되는 것을 특징으로 하는 이미지 센서.
  4. 제1항에 있어서,
    상기 히트 스프레딩층은 상기 액티브 픽셀 영역의 실질적으로 전체 면적 상에 배치되는 것을 특징으로 하는 이미지 센서.
  5. 제1항에 있어서,
    상기 히트 스프레딩층은 상기 액티브 픽셀 영역 및 상기 옵티컬 블랙 영역의 실질적으로 전체 면적 상에 배치되는 것을 특징으로 하는 이미지 센서.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 히트 스프레딩층은 상기 다층 배선 구조와 접촉하며,
    상기 히트 스프레딩층은 상기 회로 영역의 실질적으로 전체 면적 상에 배치되는 것을 특징으로 하는 이미지 센서.
  9. 제1항에 있어서,
    상기 제1 기판은 상기 액티브 픽셀 영역 일측 상에 배치되는 제1 패드 영역을 구비하고,
    상기 제2 기판은 상기 회로 영역 일측 상에 배치되는 제2 패드 영역을 구비하며,
    상기 접속 비아는 상기 제1 패드 영역 내에서 상기 제1 기판을 관통하고, 상기 제2 패드 영역으로 연장되는 것을 특징으로 하는 이미지 센서.
  10. 제9항에 있어서,
    상기 히트 스프레딩층은 상기 제1 패드 영역 또는 상기 제2 패드 영역의 적어도 일부분과 수직으로 오버랩되고,
    상기 히트 스프레딩층은 상기 접속 비아의 측벽을 둘러싸는 것을 특징으로 하는 이미지 센서.
  11. 삭제
  12. 삭제
  13. 삭제
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  15. 삭제
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