CN110741476B - 晶片接合的背照式成像器 - Google Patents

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Abstract

一种成像器件包括第一基板，所述第一基板包括像素阵列和第一多层布线层。所述第一多层布线层包括接收基于由至少一个光电转换单元产生的电荷的电信号的第一布线和多个第二布线。所述成像器件包括第二基板，所述第二基板包括第二多层布线层和处理所述电信号的逻辑电路。所述第二多层布线层包括接合到所述第一布线的第三布线和多个第四布线。所述多个第四布线中的至少一个接合到所述多个第二布线中的至少一个。所述第二多层布线层包括连接到所述多个第四布线并且接收电源信号的至少一个第五布线。

Description

晶片接合的背照式成像器
相关申请的交叉引用
本申请要求于2017年6月29日提交的日本在先专利申请JP 2017-127504的权益，其全部内容通过引用的方式并入本文。
技术领域
本技术涉及一种半导体器件。更具体地，本技术涉及一种包括堆叠式半导体基板的半导体器件，其中多个半导体基板的多层布线层电连接。
背景技术
近年来，数码相机被越来越广泛地使用。伴随着这种情况，对于作为数码相机的核心部分的固态成像器件(图像传感器或成像器件)的需求越来越多。在固态成像器件的性能方面，已经开发了技术以实现更高的图像质量和先进的功能。另一方面，具有成像功能的便携式终端(如移动电话、个人数字助理(PDA)、笔记本电脑(PC)和平板PC)也被广泛使用。伴随着这种情况，正在进行固态成像器件及构成其的部件的小型化、重量减轻和薄化以便提高这些便携式终端的便携性。此外，也在进行固态成像器件及构成其的部件的成本降低以便促进这些便携式终端的广泛的使用。
通常，固态成像器件(如金属氧化物半导体(MOS)固态成像器件)具有以下这种配置，其中光电转换单元、放大电路和多层布线层形成在硅基板的光接收表面侧并且滤色器和片上微透镜形成在其上。此外，用如粘合剂等间隔物将盖玻片(cover glass)粘贴在光接收表面侧。另外，在光接收表面的相反侧形成端子。对输出信号应用预定处理的信号处理电路连接到该固态成像器件。随着固态成像器件中功能数量的增加，信号处理电路中进行的处理趋于增加。
为了使其中多个半导体基板这样连接的配置小型化，采取了各种措施。例如，通过系统级封装(SiP)技术将多个半导体基板密封在一个封装件内。因此，可以减小安装面积并且可以使整个配置小型化。然而，根据SiP，通过连接半导体基板的布线连接的传输距离被延长，并且可能阻碍高速操作。
相反，提出了一种固态成像器件，其具有以下这种配置：其中包括像素区域的第一半导体基板和包括逻辑电路的第二半导体基板彼此粘贴并且接合在一起(例如，参考专利文献1)。根据这种配置，可以高速传输信号。在该固态成像器件中，包括像素阵列的第一半导体基板和包括逻辑电路的第二半导体基板(两者都处于半成品状态)彼此粘贴，并且将第一半导体基板减薄，然后将像素阵列和逻辑电路连接在一起。这里，通过形成连接布线实现这种连接，该连接布线包括：连接到第一半导体基板的布线的连接导体、穿透第一半导体基板并且连接到第二半导体基板的布线的穿透连接导体和使两个连接导体耦合的耦合导体。然后，将最终产品制成芯片并且形成为背照式固态成像器件。
另一方面，在通过将多个半导体基板接合获得的固态成像器件中，提出了这样一种方法：其中在两个半导体基板的表面上取出铜(Cu)电极并且然后使用穿透连接导体代替电连接方法而将其连接(例如，参考专利文献2)。此外，提出了一种使用铜电极作为遮光层的固态成像器件(例如，参考专利文献3)。利用这种配置，由来自逻辑电路的晶体管的热载流子发出的光被遮光层遮挡，并且抑制了入射到像素阵列侧的光。此外，也减小了接合后整个半导体芯片的厚度。
[引用列表]
[专利文献]
[专利文献1]
JP 2012-064709A
[专利文献2]
JP 2013-073988A
[专利文献3]
JP 2012-164870A
发明内容
[技术问题]
将铜电极的覆盖率(铜电极在被绝缘膜和铜电极占据的面积中的面积比)设定为某一水平或更高以便使用铜电极作为就像上面相关描述一样的遮光层。然而，在这种情况下，当第一半导体晶片接合到第二半导体晶片时，可能产生部分未接合的区域，并且可能形成空隙。在形成空隙的情况下，在该部分的接合强度较弱，因此，在接合晶片之后进行的第一半导体晶片的硅基板的减薄处理中可能引起分离。产生这种可能未接合的区域的原因是，通过增加铜电极的覆盖率，晶片接合时的接合波速率(bonding wave rate)变得不均匀。换句话说，可以认为，在晶片的外围部分产生接合速率变得相对缓慢的部分，并且形成可能未接合的区域，即，空隙(气泡)。因此，在设定铜的高覆盖率的情况下在接合晶片时很可能形成这种空隙的原因是，在铜面对铜和铜面对绝缘膜的区域中，接合时彼此面对的材料具有较弱的接合强度。对于接合时彼此面对的材料，必须通过将铜的比率抑制到某一水平以下并且增大绝缘膜的比率来确保绝缘膜面对绝缘膜的区域的比率。
另一方面，作为在接合表面附近形成的导电膜的示例性使用，可以考虑将导电膜用作第二半导体芯片部分中的逻辑电路的布线层的方法。特别地，通过采用在接合表面附近形成的导电膜的布线部分通过连接布线与逻辑电路的最上面的布线层连接的结构，可以减小最上层的布线电阻。为此，有利的是，在接合表面附近的导电膜可以以高覆盖率布置，但是，例如，为了抑制接合空隙，要将导电膜的覆盖率抑制到50％以下，并且很难有效地利用布线。
鉴于上面描述的情况完成了本技术，并且期望通过利用导电膜作为布线层减小布线电阻，同时将在多个半导体芯片之间的接合表面附近存在的导电膜设定为具有较低的覆盖率。
[问题的解决方案]
为了解决上面描述的问题完成了本技术，并且根据其第一方面，提供了一种成像器件，所述成像器件包括第一基板，所述第一基板包括像素阵列和第一多层布线层。所述第一多层布线层包括：第一布线，其接收基于由至少一个光电转换单元产生的电荷的电信号，和多个第二布线。所述成像器件包括第二基板，所述第二基板包括第二多层布线层和处理所述电信号的逻辑电路。所述第二多层布线层包括：第三布线，其接合到所述第一布线；和多个第四布线，所述多个第四布线中的至少一个接合到所述多个第二布线中的至少一个。所述第二多层布线层包括连接到所述多个第四布线并且接收电源信号的至少一个第五布线，并且所述第一布线和所述第三布线比所述多个第二布线、所述多个第四布线和所述至少一个第五布线更靠近所述第一基板和所述第二基板的边缘。
所述第二多层布线层进一步地包括：多个第六布线，所述第六布线中的一个连接在所述至少一个第五布线与所述多个第二布线或所述多个第四布线中的一个之间。
所述多个第六布线中的每一个的高度和宽度是不同的。例如，所述宽度比所述高度大。所述多个第六布线中的每一个的宽度比所述多个第四布线中的每一个的宽度小。所述至少一个第五布线比所述多个第四布线和所述多个第六布线宽。
所述第一布线连接到所述第一基板中的第一导电通孔，并且所述第三布线连接到所述第二基板中的第二导电通孔。
所述第一多层布线层进一步地包括：多个第七布线，所述多个第七布线的各个第一端连接到所述多个第二布线的各个第一端。所述第一多层布线层进一步地包括：多个第八布线，其连接到所述多个第七布线的各个第二端。第三基板接合到所述第二基板。所述第三基板包括存储器。
根据本技术的一个方面，一种成像器件包括第一基板，所述第一基板包括第一多层布线层。所述第一多层布线层包括：第一布线，其用于将所述第一基板接合到第二基板并且接收基于由至少一个光电转换单元产生的电荷的电信号；多个第二布线，其用于将所述第一基板接合到所述第二基板；至少一个第三布线，其接收电源信号；和多个第四布线，其将所述至少一个第三布线连接到所述多个第二布线。所述至少一个第三布线比所述多个第二布线和所述多个第四布线宽。所述多个第二布线、所述至少一个第三布线和所述多个第四布线位于比所述第一布线更靠近像素区域的至少一部分的位置。所述成像器件包括所述第二基板，所述第二基板包括第二多层布线层和处理所述电信号的逻辑电路。所述第二多层布线层包括：第五布线，其接合到所述第一布线；和多个第六布线，其接合到所述多个第二布线。所述多个第二布线、所述至少一个第三布线和所述多个第四布线与所述像素区域的一部分重叠。所述第二多层布线层进一步地包括：多个第七布线，其在所述第二多层布线层中位于与所述多个第六布线不同的水平上；和多个第八布线，其连接在所述多个第七布线和所述多个第六布线之间。所述多个第七布线比所述多个第八布线宽。所述第五布线和所述第一布线比所述多个第二布线和所述多个第六布线更靠近所述第一基板和所述第二基板的边缘。所述第一布线连接到第一导电通孔，并且所述第五布线连接到第二导电通孔。所述成像器件包括第三基板，其接合到所述第二基板。所述第三基板包括存储器。根据本技术的一个方面，一种成像器件包括第一基板，所述第一基板包括像素阵列和第一多层布线层。所述第一多层布线层包括：第一布线，其接收基于由至少一个光电转换单元产生的电荷的电信号；和多个第二布线。所述成像器件包括第二基板，所述第二基板包括第二多层布线层和处理所述电信号的逻辑电路。所述第二多层布线层包括：第三布线，其接合到所述第一布线；和多个第四布线，其接合到所述多个第二布线。所述第一布线和所述第三布线比所述多个第二布线、所述多个第四布线和至少一个第五布线更靠近所述第一基板和所述第二基板的边缘。在平面图中，所述多个第四布线和所述多个第二布线与所述像素阵列的像素区域的至少一部分重叠。所述第二多层布线层包括连接到所述多个第四布线的至少一个第五布线，其中所述至少一个第五布线接收电源信号。所述第二基板包括将所述至少一个第五布线连接到所述多个第四布线的多个第六布线。
[发明的有益效果]
根据本技术的实施方案，可以实现良好的效果，其中通过利用导电膜作为布线层可以减小布线电阻，同时将在多个半导体芯片之间的接合表面附近存在的导电膜设定为具有低覆盖率。需要注意的是，在此描述的效果不必受到限制并且可以是本公开中所述的那些效果中的任意一个。
附图说明
图1是示出了作为根据本技术实施方案的具有成像元件的半导体器件的示例的固态成像器件的示例性配置的图。
图2的a-c是示出了根据本技术实施方案的固态成像器件的基板的示例性划分的图。
图3是示出了根据本技术实施方案的示例性固态成像器件的断面图。
图4是示出了根据本技术实施方案的第一半导体基板的细节的示例的图。
图5是示出了根据本技术实施方案的第二半导体基板的细节的示例的图。
图6的a-b是示出了根据本技术实施方案的连接布线和布线之间的中间布线的示例性结构的图。
图7的a-c是示出了根据本技术实施方案的布线的平面上的中间布线的第一示例性形状的图。
图8的a-b是示出了根据本技术实施方案的布线的平面上的中间布线的第二示例性形状的图。
图9是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第一过程的图。
图10是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第二过程的图。
图11是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第三过程的图。
图12是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第四过程的图。
图13是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第五过程的图。
图14是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第六过程的图。
图15是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第七过程的图。
图16是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第八过程的图。
图17是示出了根据本技术实施方案的固态成像器件的示例性制造方法的第九过程的图。
图18是根据本技术实施方案的第一变形例的固态成像器件的断面图。
图19是根据本技术实施方案的第二变形例的固态成像器件的断面图。
图20是根据本技术实施方案的第三变形例的固态成像器件的断面图。
图21是根据本技术实施方案的第四变形例的固态成像器件的断面图。
图22是根据本技术实施方案的第五变形例的固态成像器件的断面图。
图23是根据本技术实施方案的第六变形例的固态成像器件的断面图。
图24是根据本技术实施方案的第七变形例的固态成像器件的断面图。
图25是根据本技术实施方案的第八变形例的固态成像器件的断面图。
图26是根据本技术实施方案的第九变形例的固态成像器件的断面图。
具体实施方式
在下文中，下面将描述实施本技术的方式(下文中称为“实施方案”)。将按以下顺序进行描述。
1.实施方案
2.变形例
<1.实施方案>
"固态成像器件的配置"
图1是示出了作为根据本技术实施方案的具有成像元件的半导体器件的示例的固态成像器件的示例性配置的图。固态成像器件形成为互补金属氧化物半导体(CMOS)图像传感器。该固态成像器件具有在半导体基板(例如，硅基板)(未示出)上的成像元件10和外围电路部分。外围电路部分包括垂直驱动电路20、水平驱动电路30、控制电路40、列信号处理电路50和输出电路60。
成像元件10是像素阵列，其中每一个都包括光电转换单元的多个像素11像二维阵列一样排列。例如，像素11包括作为光电转换单元的光电二极管和多个像素晶体管。这里，多个像素晶体管可以包括如传输晶体管、复位晶体管和放大晶体管等三个晶体管。此外，通过增加选择晶体管，多个像素晶体管可以包括四个晶体管。需要注意的是，单位像素的等效电路与通用电路类似，因此，将省略对其的详细说明。
此外，像素11可以形成为一个单位像素或可以具有共享像素结构。在该像素共享结构中，除了浮动扩散部和传输晶体管之外的另一个晶体管由多个光电二极管共享。
垂直驱动电路20以行为单位驱动像素11。例如，垂直驱动电路20包括移位寄存器。垂直驱动电路20选择像素驱动布线，并且向所选择的像素驱动布线供给脉冲以便驱动像素11。因此，垂直驱动电路20选择性地、依次地并且垂直地以行为单位扫描成像元件10中的每一个像素11，并且将基于根据每一个像素11中的光电转换单元中接收到的光量生成的信号电荷的像素信号供给到列信号处理电路50。
水平驱动电路30以列为单位驱动列信号处理电路50。例如，水平驱动电路30包括移位寄存器。水平驱动电路30通过依次地输出水平扫描脉冲来依次地选择列信号处理电路50中的每一个，并且使得列信号处理电路50中的每一个向水平信号线59输出像素信号。
控制电路40控制整个固态成像器件。控制电路40接收输入时钟和数据以命令操作模式等，并且还输出如固态成像器件的内部信息等数据。更具体地，控制电路40基于垂直同步信号、水平同步信号和主时钟生成时钟信号和控制信号以作为垂直驱动电路20、列信号处理电路50、水平驱动电路30等的操作基准。然后，这些信号在垂直驱动电路20、列信号处理电路50、水平驱动电路30等中被接收。
例如，列信号处理电路50针对像素11的每一列进行布置并且针对每一个像素列对从一个行的像素11输出的信号应用如噪声去除等信号处理。更具体地，列信号处理电路50执行如相关双采样(CDS)、信号放大和模拟/数字(AD)转换等信号处理以便去除像素11特有的固定模式噪声。列信号处理电路50的输出级在连接到水平信号线59的途中具有水平选择开关(未示出)。
输出电路60对通过水平信号线59从列信号处理电路50中的每一个依次提供的信号应用信号处理，并且输出经历过信号处理的信号。此时，输出电路60缓冲来自列信号处理电路50的信号。此外，输出电路60可以对来自列信号处理电路50的信号应用如黑电平调整和列变化校正等各种数字信号处理。
图2是示出了根据本技术实施方案的固态成像器件的基板的示例性划分的图。
在图中，“a”示出了第一示例。第一示例包括第一半导体基板91和第二半导体基板92。像素区域93和控制电路94安装在第一半导体基板91上。包括信号处理电路的逻辑电路95安装在第二半导体基板92上。然后，第一半导体基板91和第二半导体基板92彼此电连接，从而使固态成像器件形成为一个半导体芯片。
在图中，“b”示出了第二示例。第二示例包括第一半导体基板91和第二半导体基板92。像素区域93安装在第一半导体基板91上。控制电路94和包括信号处理电路的逻辑电路95安装在第二半导体基板92上。然后，第一半导体基板91和第二半导体基板92彼此电连接，从而使固态成像器件形成为一个半导体芯片。
在图中，“c”示出了第三示例。第三示例包括第一半导体基板91和第二半导体基板92。像素区域93和控制像素区域93的控制电路94安装在第一半导体基板91上。包括信号处理电路的逻辑电路95和控制逻辑电路95的控制电路94安装在第二半导体基板92上。然后，第一半导体基板91和第二半导体基板92彼此电连接，从而使固态成像器件形成为一个半导体芯片。
"固态成像器件的示例性配置"
图3是示出了根据本技术实施方案的示例性固态成像器件(或成像器件)100的断面图。固态成像器件100是背照式CMOS固态成像元件，具有布置在电路部分的上部上的光接收部分，并且其特征在于具有比前照式更高的灵敏度和更低的噪声。
固态成像器件100包括堆叠式半导体芯片，其中其上形成有像素阵列和控制电路的第一半导体基板200和其上形成有逻辑电路的第二半导体基板300像上面描述的第一半导体基板91和第二半导体基板92一样彼此粘贴在一起。第一半导体基板200和第二半导体基板300彼此粘贴使得后面描述的多层布线层彼此面对并且连接布线直接接合。需要注意的是，第一半导体基板200和第二半导体基板300是权利要求中指定的多个半导体基板的示例。
在第一半导体基板200中，形成了像素阵列210，在像素阵列210上每一个都包括充当光电转换单元的光电二极管PD的多个像素和多个像素晶体管Tr1和Tr2二维排列在由减薄的硅构成的半导体基板250上。需要注意的是，像素晶体管Tr1和Tr2表示多个像素晶体管。此外，在半导体基板250上形成构成控制电路的多个MOS晶体管(未示出)。
在该示例中，在半导体基板250的前表面251侧，形成多层布线层270，其中包括四层金属M1到M4的多个布线271(M1到M3)和272(M4)经由层间绝缘膜260来布置。作为布线271和272，使用通过双镶嵌工艺形成的铜(Cu)布线。
在半导体基板250的后表面侧，经由绝缘膜240形成包括光学黑体区域(或周边区域)211的遮光膜231，此外，滤色器221和片上透镜222通过平坦化膜232形成在有效像素阵列212上。片上透镜也可以形成在光学黑体区域211上。
在第二半导体基板300中，在由硅构成的半导体基板350上形成构成外围电路的逻辑电路310。通过使用包括CMOS晶体管的多个MOS晶体管Tr11到Tr14形成逻辑电路310。这里，逻辑电路310的多个MOS晶体管由MOS晶体管Tr11到Tr14表示。
图4是示出了根据本技术实施方案的第一半导体基板200的细节的示例的图。在第一半导体基板200中，在减薄的半导体基板250上形成光电二极管PD。例如，光电二极管PD包括位于基板的前表面侧的N型半导体区域253和P型半导体区域254。栅电极252经由栅极绝缘膜形成在构成像素的基板表面上，并且像素晶体管Tr1和Tr2中的每一个由与栅电极252配对的源极/漏极区域256形成。
与光电二极管PD相邻的像素晶体管Tr1对应于浮动扩散部FD。每一个单位像素由元件分离区域257分离开。例如，元件分离区域257形成为具有浅沟槽隔离(STI)结构，其中如氧化硅膜(SiO2膜)等绝缘膜嵌入在基板中形成的凹槽中。
在第一半导体基板200的多层布线层270中，彼此对应的像素晶体管与布线271以及相邻的上下布线271通过导电通孔261连接。此外，通过使用第四层金属M4制成的连接布线(或布线)269以面向要接合到第二半导体基板300上的接合表面299的方式形成。连接布线269通过导电通孔261连接到通过使用第三层金属M3制成的布线271。
图5是示出了根据本技术实施方案的第二半导体基板300的细节的示例的图。在该示例中，在第二半导体基板300中，在半导体基板350的前表面侧形成多层布线层370，在多层布线层370上包括四层金属M11到M14的多层布线371(M11到M13)和布线372(M14)经由层间绝缘膜360来布置。作为布线371和372，使用通过双镶嵌工艺形成的铜(Cu)布线。
在第二半导体基板300中，MOS晶体管Tr11和Tr12中的每一个都经由一对源极/漏极区域356和在半导体基板350的前表面侧的半导体阱区域中的栅极绝缘膜包括栅电极352。例如，MOS晶体管Tr11和Tr12中的每一个由具有STI结构的元件分离区域357分离。
在第二半导体基板300的多层布线层370中，MOS晶体管Tr11到Tr14与布线371以及相邻的上下布线371通过导电通孔361连接。此外，第四层金属M14的连接布线(或布线)369以面向要接合到第一半导体基板200上的接合表面299的方式形成。连接布线369通过导电通孔361连接到第三层金属M13的布线371。
第一半导体基板200和第二半导体基板300以多层布线层270和370彼此面对的方式通过使均面向接合表面299的连接布线272和372直接接合而电连接。如后面描述的制造方法中所描述的，位于接合区域附近的层间绝缘膜260和360中的每一个通过使以下绝缘膜组合来形成：具有Cu扩散阻挡性能以防止(或可选择地，减少)Cu布线中的Cu扩散的绝缘膜；和不具有Cu扩散阻挡性能的绝缘膜。通过使用Cu布线获得的连接布线272和372之间的直接接合通过热扩散接合进行。除了连接布线272和372之间以外，层间绝缘膜260和360之间的接合通过等离子体接合或粘合剂来进行。
如上面所描述的，除了将均面向接合表面299的连接布线272和372直接接合的方法之外，例如，也可以采用其中在多层布线层270和370的每一个表面上沉积极薄均匀的绝缘薄膜的方法，并且绝缘薄膜通过等离子体接合等进行接合。
此外，在本技术的实施方案中，特别地，在与连接布线相同的层中通过连接导电膜(连接布线269和369)在第一半导体基板200和第二半导体基板300之间的接合部分附近形成接合表面布线280。接合表面布线280通过沟槽状的中间布线363连接到位于处在第二半导体基板300中的金属M13中的布线371，并且具有相同电位的布线功能。需要注意的是，连接布线269和369是权利要求中指定的导体的示例。此外，中间布线363是权利要求中指定的连接布线的示例。如图3中示出的，布线272/372比布线269/369更靠近第一和第二半导体基板200/300的边缘。例如，布线269/369与像素区域212重叠，而布线272/372与周边区域211重叠。可选择地，应该理解的是，示例实施方案包含布线269/369不与像素区域212重叠的情况。
图6是示出了根据本技术实施方案的连接布线369和布线371之间的中间布线363的示例性结构的图。这里，假定的结构是接合表面上的布线连接到具有大宽度的电源线。电源线可以为第二半导体基板300的逻辑(例如，Tr11、Tr12等)和/或为第一半导体基板200的一个或多个元件(例如，驱动电路20或30)供电(例如，使用图19的209)。
在图中，“b”示出了现有技术中的比较示例，并且接合表面布线的占有率(覆盖率)较高并且可能产生接合空隙。此外，在这个前提下，作为导电膜和布线层之间的连接布线的形状，采用纵横比为1的正方形、圆形等。
在本实施方案中，如图的“a”中示出的，接合表面布线280的一部分在布线方向上形成得较细，并且在一个布线371上布置有每一个都具有相同电位的多个接合表面布线280。通过这种结构，接合表面299上的绝缘膜的比率增加并且将其设定为不产生接合空隙的占有率。
此外，连接布线369和布线371之间的中间布线363的形状在布线371的表面上形成为沟槽状形状。换句话说，在连接布线的平面上该形状的纵横比不是1。通过这种结构，中间布线363也充当电流路径12，因此可以减少布线电阻，同时将接合表面299设定为具有低覆盖率。
这里，覆盖率是由接合表面299上的层间绝缘膜260和连接布线369占据的面积中的连接布线369的面积比。为了防止(或可选择地，减少)空隙形成，优选地，接合表面299的覆盖率小于约50％。然而，可以认为，覆盖率高达约70％时可以被实际利用。
图7和图8是示出了在本技术的实施方案中的布线371的平面上的中间布线363的示例性形状的图。
在通用多层布线技术中使用的连接布线具有其中横向长度x和垂直长度y之间的纵横比约为1的形状。相反，如图中示出的，本技术的实施方案中的中间布线363具有纵横比大于1的矩形形状、多边形形状或椭圆形状。换句话说，使中间布线363用作具有低布线电阻的电流路径，同时通过使中间布线363在布线方向上的形状变窄来提高接合表面299上的绝缘膜的比率。因此，优选地，确保2以上的纵横比，因为存在实现更高布线功能的效果。
另一方面，将横向长的形状描述为具有大于1的纵横比的示例性形状，但是垂直长的形状也可以适用。然而，从上面提到的效果的角度来看，优选假定的电流路径方向上的细长形状。
此外，如图8中示出的，通过将每一个都具有1以外的纵横比的矩形进行组合形成的连接布线也可以适用。换句话说，在组合前各个矩形中的任一个具有大于1的纵横比的形状的情况下，可以考虑通过组合多个矩形以形成具有根据本技术实施方案的目的的形状的连接布线。
在本技术的实施方案中，上面描述的具有1以外的纵横比的形状将被称为沟槽状形状。
"固态成像器件的制造方法"
图9到图17是示出了根据本技术实施方案的固态成像器件的示例性制造方法的图。另一方面，提供的图示省略了具有像素阵列的第一半导体基板200侧的处理和具有逻辑电路的第二半导体基板300侧的处理。
首先，如图9中示出的，在要成为半导体基板250的每个半导体芯片部分的区域中形成半导体阱区域，并且在该半导体阱区域中形成作为每个像素的光电转换单元的光电二极管PD。可以预先初步形成上面描述的元件分离区域257(未示出)。每个光电二极管PD以沿半导体阱区域的深度方向延伸的方式形成。光电二极管PD在有效像素阵列(或像素区域)212和构成像素阵列210的光学黑体区域211中形成。
此外，构成每个像素的多个像素晶体管在半导体阱区域的前表面251侧形成。例如，像素晶体管可以包括传输晶体管、复位晶体管、放大晶体管和选择晶体管。这里，如上面描述的，将像素晶体管Tr1和Tr2作为代表示出。像素晶体管Tr1和Tr2中的每一个包括一对源极/漏极区域和经由栅极绝缘膜形成的栅电极。
在半导体基板250的前表面251侧的上部上，多个层，在该示例中，包括三层金属M1到M3的布线271形成为经由层间绝缘膜260包括导电通孔261。可以通过双镶嵌工艺形成布线271。换句话说，在层间绝缘膜260中同时形成通过先钻孔工艺形成的连接布线和布线槽，形成具有Cu扩散阻挡性能以防止(或可选择地，减少)Cu的扩散的金属膜和Cu籽晶膜，然后通过电镀工艺嵌入Cu材料层。具有Cu扩散阻挡性能的金属膜的示例可以包括Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN和包含Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN的合金膜。随后，通过化学机械抛光(CMP)工艺去除过量的Cu材料层，并且形成与平坦的导电通孔集成的Cu布线。然后，沉积未示出的具有Cu扩散阻挡性能的绝缘膜。例如，作为具有Cu扩散阻挡性能的绝缘膜，可以使用SiN、SiC、SiCN、SiON等的绝缘膜。通过重复上面描述的过程，形成包括三层金属M1到M3的布线271。
接着，如图10中示出的，不具有Cu扩散阻挡性能的第一绝缘膜274、不具有Cu扩散阻挡性能的第二绝缘膜275和具有Cu扩散阻挡性能的绝缘膜273依次形成。通过使用SiO2膜、SiCOH膜等形成第一绝缘膜274和第二绝缘膜275。此外，例如，作为具有Cu扩散阻挡性能的绝缘膜273，可以使用如上面描述的SiN、SiC、SiCN、SiON等的绝缘膜。具有Cu扩散阻挡性能的绝缘膜273、第一绝缘膜274和第二绝缘膜275对应于层间绝缘膜260。
随后，使位于最外表面上的具有Cu扩散阻挡性能的绝缘膜273、第二绝缘膜275和第一绝缘膜274图案化并且通过使用光刻和刻蚀技术通过先钻孔工艺选择性地打开通孔278。然后，使第二绝缘膜275部分图案化，并且选择性地形成开口277。换句话说，进行图案化以便具有：与要形成的连接布线269相对应的部分处的开口276、与要形成的连接布线272相对应的部分处的开口277和通孔278。
接着，如图11中示出的，通过使用与上面类似的双镶嵌工艺以使Cu材料嵌入到开口276和开口277以及通孔278中的方式形成具有开口268的屏蔽部分(连接布线269)、要连接到布线271的导电通孔262和连接布线272。通过使用第四层金属M4形成屏蔽部分(连接布线269)和连接布线272。因此，通过使用包括金属M1到M4的布线271、连接布线272、连接布线269、层间绝缘膜260和绝缘膜273到275形成多层布线层270。
此外，在多层布线层270的上部上沉积极薄均匀的绝缘薄膜290。
另一方面，如图12中示出的，在要成为半导体基板350的每个半导体芯片部分的区域中形成半导体阱区域。在该半导体阱区域中形成构成逻辑电路310的多个MOS晶体管Tr11到Tr14。这里，如上面描述的，将MOS晶体管Tr11到Tr14作为代表示出。可以预先初步形成上面提到的元件分离区域357(未示出)。
在半导体基板350的前表面351侧的上部上，多个层，在该示例中，包括三层金属M11到M13的布线371形成为经由层间绝缘膜360包括导电通孔361。可以通过双镶嵌工艺形成布线371。换句话说，在层间绝缘膜中同时形成通过先钻孔工艺形成的连接布线和布线槽，形成具有Cu扩散阻挡性能以防止(或可选择地，减少)Cu的扩散的金属膜和Cu籽晶膜，然后通过电镀工艺嵌入Cu材料层。具有Cu扩散阻挡性能的金属膜的示例可以包括Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN和包含Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN的合金膜。随后，通过化学机械抛光(CMP)工艺去除过量的Cu材料层，并且形成与平坦的导电通孔集成的Cu布线。然后，沉积具有Cu扩散阻挡性能的绝缘膜(未示出)。例如，作为具有Cu扩散阻挡性能的绝缘膜，可以使用SiN、SiC、SiCN、SiON等的绝缘膜。通过重复上面描述的过程，形成包括三层金属M11到M13的布线371。
接着，如图13中示出的，不具有Cu扩散阻挡性能的第一绝缘膜374、不具有Cu扩散阻挡性能的第二绝缘膜375和具有Cu扩散阻挡性能的绝缘膜373依次形成。通过使用SiO2膜、SiCOH膜等形成第一绝缘膜374和第二绝缘膜375。此外，例如，作为具有Cu扩散阻挡性能的绝缘膜373，可以使用如上面描述的SiN、SiC、SiCN、SiON等的绝缘膜。具有Cu扩散阻挡性能的绝缘膜373、第一绝缘膜374和第二绝缘膜375对应于层间绝缘膜。随后，使位于最外表面上的具有Cu扩散阻挡性能的绝缘膜373、第二绝缘膜375和第一绝缘膜374图案化并且使用光刻和刻蚀技术通过先钻孔工艺选择性地打开通孔378。然后，使第二绝缘膜375部分图案化，并且选择性地形成开口376和377。
接着，如图14中示出的，通过使用与上面类似的双镶嵌工艺以使Cu材料嵌入开口376和377以及通孔378中的方式形成连接布线369、要连接到布线371的导电通孔361和连接布线372。通过使用第四层金属M14形成连接布线369和连接布线372。因此，通过使用包括金属M11到M13的布线371、连接布线372、连接布线369、层间绝缘膜360和绝缘膜373到375形成多层布线层370。
此外，在多层布线层370的上部上沉积极薄均匀的绝缘薄膜390。
接着，如图15中示出的，将第一半导体基板200和第二半导体基板300接合在一起，使得多层布线层彼此面对并且两个半导体基板的连接布线272和372彼此直接接触以电连接。简言之，将第一半导体基板200和第二半导体基板300物理接合并且进一步地电连接。此时，连接布线269和连接布线369在重叠部分中也直接接合。换句话说，通过进行热处理在连接布线272和372之间的接合以及连接布线269和连接布线369之间的接合中应用热扩散接合。此时的热处理温度可以被设定为约100℃到500℃。
此外，使充当层间绝缘膜的绝缘膜经受表面处理以通过等离子体接合彼此接合。需要注意的是，充当层间绝缘膜的绝缘膜也可以用粘合剂彼此接合。
因此，连接布线269的第一导体和连接布线369的第二导体在接合表面299附近电连接，原因是接合表面299预先初步夹在绝缘膜中并且通过施加热使充当导体的铜的晶体生长。因此，第一导体和第二导体分别布置在比形成在第一半导体基板200以及第二半导体基板300上的逻辑电路310和布线271更靠近接合表面299侧的位置。
接着，如图16中示出的，使用CMP工艺等通过进行研磨和抛光使半导体基板250变薄以便保留从后表面侧起的光电二极管PD的必要的膜厚度。
接着，如图17中示出的，在减薄的表面上形成遮光膜231，同时通过绝缘膜240包括与光学黑体区域相对应的光电二极管PD。此外，在与有效像素阵列相对应的光电二极管PD上通过平坦化膜232形成滤色器221和片上透镜222。
然后，进行半导体芯片化以将接合的第一半导体基板200和第二半导体基板300分成相应的半导体芯片而获得固态成像器件100。
这里，作为构成接合表面布线280、连接布线272和372以及与这些在同一层中充当布线的金属M4和M14的导电层(连接布线269和369)，可以使用Cu、Al、W、Ti、Ta、Mo、Ru等中的单一材料或其合金。
在连接布线269和369两者的面积比均增大的情况下，晶片接合时的接合波速度变得不均匀，因此，认为在晶片的外周边处产生接合速度变得相对缓慢的部分并且形成未接合的区域(即，空隙)。因此，优选的是，减少连接布线269和369中任一个的比率以便增加接合表面处导体的比率。改变上下导体(连接布线269和369)的占有率表示为“使得不对称”。此外，要确保将绝缘膜接合到绝缘膜的区域的一定大小以便提高接合强度。因此，在本实施方案中，多个接合表面布线280在布线方向上布置得很细以增加接合表面299处绝缘膜的比率，并且通过使中间布线363的形状形成为沟槽状形状而使中间布线363充当电流路径，从而减小布线电阻。
因此，在本技术的实施方案中，在多个半导体芯片之间的接合表面299附近的连接布线369被设定为具有低覆盖率，连接布线369的中间布线363形成为沟槽状形状，并且也将中间布线363的部分与连接布线369集成以充当布线层。通过这种结构，即使当在接合表面299处的覆盖率低时，也可以通过，例如，对位于第二半导体基板300的逻辑电路310中的布线371加衬里来减小布线电阻。因此，可以提供具有高生产率的固态成像器件。
<2.变形例>
"第一变形例"
图18是根据本技术实施方案的第一变形例的固态成像器件的断面图。在第一变形例中，第一半导体基板200的电极201和第二半导体基板300的电极301在接合表面299处连接。
第一半导体基板200的连接布线202和第二半导体基板300的连接布线302是通用布线，并且虽然图18中示出了其平面形状为具有倾斜的边，但该形状也可以是纵横比为1的正方形、圆形等。另一方面，第二半导体基板300的连接布线303具有形成为沟槽状形状的平面形状，并且连接到布线309。因此，该连接布线303也用作电流路径。
需要注意的是，提供本第一变形例用于与其他变形例比较并且基本上类似于上面描述的实施方案。
"第二变形例"
图19是根据本技术实施方案的第二变形例的固态成像器件的断面图。在第二变形例中，除了上面描述的第一变形例的结构之外，平面形状形成为沟槽状形状的连接布线203也设置在第一半导体基板200中。连接布线203连接到布线209并且也用作电流路径。换句话说，第二变形例是其中沟槽状连接布线203和303分别包含在第一半导体基板200和第二半导体基板300中的示例。
"第三变形例"
图20是根据本技术实施方案的第三变形例的固态成像器件的断面图。在第三变形例中，与上面描述的第一变形例的结构相比较，第一半导体基板200具有不包括任何电极201的结构。因此，提供了这种结构：第一半导体基板200的连接布线202和第二半导体基板300的电极301在接合表面299处连接。第二半导体基板300的结构与上面描述的第一变形例类似。
"第四变形例"
图21是根据本技术实施方案的第四变形例的固态成像器件的断面图。在第四变形例中，与上面第三变形例的结构相比较，第二半导体基板300具有也不包括任何电极301的结构。因此，提供了这种结构：第一半导体基板200的连接布线204和第二半导体基板300的连接布线304在接合表面299处直接连接。
"第五变形例"
图22是本技术实施方案中的固态成像器件的第五变形例的断面图。在第五变形例中，平面形状形成为沟槽状形状的连接布线203设置在上面描述的第四变形例的结构中的第一半导体基板200中。连接布线203连接到布线209并且也用作电流路径。然而，由于不包括电极201和电极301，所以提供了这种结构：第一半导体基板200的连接布线203和204和第二半导体基板300的连接布线303和304在接合表面299处直接连接。
"第六变形例"
图23是根据本技术实施方案的第六变形例的固态成像器件的断面图。在第六变形例中，第二半导体基板300具有在上面描述的第二变形例的结构中不包括连接布线303的结构。换句话说，第六变形例是其中在第一半导体基板200中包括形成为沟槽状形状的连接布线203的示例。
"第七变形例"
图24是根据本技术实施方案的第七变形例的固态成像器件的断面图。在第七变形例中，第二半导体基板300具有在上面描述的第六变形例的结构中既不包括连接布线303也不包括连接到连接布线303的电极301的结构。
"第八变形例"
图25是根据本技术实施方案的第八变形例的固态成像器件的断面图。在第八变形例中，第二半导体基板300具有在上面描述的第五变形例的结构中不包括连接布线303的结构。
需要注意的是，在这些变形例中，电极201和301是权利要求中指定的电导体的示例。此外，连接布线202到204和302到304是权利要求中指定的连接布线的示例。
"第九变形例"
图26是根据本技术实施方案的第九变形例的固态成像器件的断面图。在上面描述的实施方案中，描述了其中包括第一半导体基板200和第二半导体基板300的两层堆叠的示例，但是本技术不限于此。在第九变形例中，示出了第一半导体基板200、第二半导体基板300和第三半导体基板400堆叠的示例。
第三半导体基板400在接合表面399处接合到第二半导体基板300。第二半导体基板300的布线371和第三半导体基板400的布线471通过布线391电连接。
假定像第九变形例那样堆叠三个半导体基板，那么图像传感器可能具有先进的功能并且通过堆叠具有各种功能的基板可以使芯片尺寸小型化。例如，通过在三层基板中的第二层和第三层中设置存储器可以实现更先进的功能。另一方面，这里已经描述了堆叠三层半导体基板的示例，但是也可以堆叠四层以上半导体基板。
需要注意的是，作为示例提供了上面描述的实施方案以实现本技术，并且实施方案中的事项可以分别对应于权利要求中指定的事项。类似地，权利要求中指定的事项可以分别对应于本技术的实施方案中用相同的名称表示的事项。然而，本技术不限于所述实施方案并且在不偏离其主旨的情况下可以通过对所述实施方案进行各种变形来实现。
需要注意的是，在本说明书中描述的效果仅仅是示例并且不限于此，并且进一步地也可以提供附加的效果。
需要注意的是，本技术也可以采用以下配置。
(1)一种半导体器件，包括通过使多个半导体基板的多层布线层电连接并且接合获得的堆叠式半导体基板，所述多个半导体基板中的每一个都形成有所述多层布线层，
其中，在所述堆叠式半导体基板中，由在所述多个半导体基板之间的接合表面附近形成的导体构成的布线具有平面形状形成为沟槽状形状的连接孔。
(2)根据上面(1)所述的半导体器件，其中所述连接孔的所述沟槽状形状是具有大于1的平面纵横比的矩形形状。
(3)根据上面(1)所述的半导体器件，其中所述连接孔的所述沟槽状形状是具有大于1的平面纵横比的椭圆形状。
(4)根据上面(1)所述的半导体器件，其中所述连接孔的所述沟槽状形状是通过将每一个都具有大于1的平面纵横比的矩形进行组合形成的多边形形状。
(5)根据上面(1)到(4)中任一项所述的半导体器件，其中所述导体在布线方向上具有细的形状，并且布置有具有相同电位的多个导体。
(6)根据上面(1)到(5)中任一项所述的半导体器件，其中所述导体是铜布线。
(7)根据上面(1)到(6)中任一项所述的半导体器件，其中在所述多个半导体基板之间的接合表面附近形成的所述导体的面积比低于约50％。
(8)根据上面(1)到(7)中任一项所述的半导体器件，构成一种固态成像器件，其中
所述多个半导体基板中的第一半导体基板包括成像元件的像素阵列，并且
所述多个半导体基板中的第二半导体基板包括逻辑电路。
(9)根据上面(8)所述的半导体器件，其中由所述导体构成的布线形成在所述第一半导体基板中。
(10)根据上面(8)所述的半导体器件，其中由所述导体构成的布线形成在所述第二半导体基板中。
(11)一种成像器件，包括：
第一基板，其包括像素阵列和第一多层布线层，所述第一多层布线层包括：
第一布线，其接收基于由至少一个光电转换单元产生的电荷的电信号，和
多个第二布线；以及
第二基板，其包括第二多层布线层和处理所述电信号的逻辑电路，所述第二多层布线层包括：
第三布线，其接合到所述第一布线，和
多个第四布线，所述多个第四布线中的至少一个接合到所述多个第二布线中的至少一个，
其中所述第二多层布线层包括连接到所述多个第四布线并且接收电源信号的至少一个第五布线，并且
其中所述第一布线和所述第三布线比所述多个第二布线、所述多个第四布线和所述至少一个第五布线更靠近所述第一基板和所述第二基板的边缘。
(12)根据(11)所述的成像器件，其中所述第二多层布线层进一步地包括：
多个第六布线，所述第六布线中的一个连接在所述至少一个第五布线与所述多个第二布线或所述多个第四布线中的一个之间。
(13)根据(11)到(12)中一项或多项所述的成像器件，其中所述多个第六布线中的每一个的高度和宽度是不同的。
(14)根据(11)到(13)中一项或多项所述的成像器件，其中所述宽度比所述高度大。
(15)根据(11)到(14)中一项或多项所述的成像器件，其中所述多个第六布线中的每一个的宽度比所述多个第四布线中的每一个的宽度小。
(16)根据(11)到(15)中一项或多项所述的成像器件，其中所述至少一个第五布线比所述多个第四布线和所述多个第六布线宽。
(17)根据(11)到(16)中一项或多项所述的成像器件，其中所述第一布线连接到所述第一基板中的第一导电通孔，并且其中所述第三布线连接到所述第二基板中的第二导电通孔。
(18)根据(11)到(17)中一项或多项所述的成像器件，其中所述第一多层布线层进一步地包括：
多个第七布线，所述多个第七布线的各个第一端连接到所述多个第二布线的各个第一端。
(19)根据(11)到(18)中一项或多项所述的成像器件，其中所述第一多层布线层进一步地包括：
多个第八布线，其连接到所述多个第七布线的各个第二端。
(20)根据(11)到(19)中一项或多项所述的成像器件，进一步地包括：
第三基板，其接合到所述第二基板，其中所述第三基板包括存储器。
(21)一种成像器件，包括：
第一基板，其包括第一多层布线层，所述第一多层布线层包括：
第一布线，其用于将所述第一基板接合到第二基板并且接收基于由至少一个光电转换单元产生的电荷的电信号；
多个第二布线，其用于将所述第一基板接合到所述第二基板；
至少一个第三布线，其接收电源信号；和
多个第四布线，其将所述至少一个第三布线连接到所述多个第二布线，
其中所述至少一个第三布线比所述多个第二布线和所述多个第四布线宽，并且
其中，所述多个第二布线、所述至少一个第三布线和所述多个第四布线位于比所述第一布线更靠近像素区域的至少一部分的位置。
(22)根据(21)所述的成像器件，进一步地包括：
所述第二基板，其包括第二多层布线层和处理所述电信号的逻辑电路，其中所述第二多层布线层包括：
第五布线，其接合到所述第一布线；和
多个第六布线，其接合到所述多个第二布线，其中所述多个第二布线、所述至少一个第三布线和所述多个第四布线与所述像素区域的一部分重叠。
(23)根据(22)所述的成像器件，其中所述第二多层布线层进一步地包括：
多个第七布线，其在所述第二多层布线层中位于与所述多个第六布线不同的水平上；和
多个第八布线，其连接在所述多个第七布线和所述多个第六布线之间。
(24)根据(21)到(23)中一项或多项所述的成像器件，其中所述多个第七布线比所述多个第八布线宽。
(25)根据(21)到(24)中一项或多项所述的成像器件，其中所述第五布线和所述第一布线比所述多个第二布线和所述多个第六布线更靠近所述第一基板和所述第二基板的边缘。
(26)根据(21)到(25)中一项或多项所述的成像器件，其中所述第一布线连接到第一导电通孔，并且所述第五布线连接到第二导电通孔。
(27)根据(21)到(26)中一项或多项所述的成像器件，进一步地包括：
第三基板，其接合到所述第二基板，其中所述第三基板包括存储器。
(28)一种成像器件，包括：
第一基板，其包括像素阵列和第一多层布线层，所述第一多层布线层包括：
第一布线，其接收基于由至少一个光电转换单元产生的电荷的电信号，和
多个第二布线；以及
第二基板，其包括第二多层布线层和处理所述电信号的逻辑电路，所述第二多层布线层包括：
第三布线，其接合到所述第一布线，和
多个第四布线，其接合到所述多个第二布线，
其中所述第一布线和所述第三布线比所述多个第二布线、所述多个第四布线和至少一个第五布线更靠近所述第一基板和所述第二基板的边缘，并且
其中，在平面图中，所述多个第四布线和所述多个第二布线与所述像素阵列的像素区域的至少一部分重叠。
(29)根据(28)所述的成像器件，其中所述第二多层布线层包括连接到所述多个第四布线的至少一个第五布线，其中所述至少一个第五布线接收电源信号。
(30)根据(28)到(29)中一项或多项所述的成像器件，其中所述第二基板包括将所述至少一个第五布线连接到所述多个第四布线的多个第六布线。
附图标记列表
100 固态成像器件
200 第一半导体基板
300 第二半导体基板
400 第三半导体基板
201，301 电极
202到204，302到304 连接布线
209，309 布线
210 像素阵列
211 光学黑体区域
212 有效像素阵列
221 滤色器
222 片上透镜
231 遮光膜
232 平坦化膜
240 绝缘膜
250，350 半导体基板
252，352 栅电极
253 N型半导体区域
254 P型半导体区域
256，356 源极/漏极区域
257，357 元件分离区域
260，360 层间绝缘膜
261，262，361 导电通孔
268 开口
269，369 连接布线
270，370 多层布线层
271，371，471 布线
272，372 连接布线
273到275，373到375 绝缘膜
276，277，376，377 开口
278，378 通孔
280 接合表面布线
290，390 绝缘薄膜
299，399 接合表面
310 逻辑电路
363 连接布线
391 布线

Claims (24)

1.一种成像器件，包括：
第一基板，其包括像素阵列和第一多层布线层，所述第一多层布线层包括：
第一布线，其接收基于由至少一个光电转换单元产生的电荷的电信号，和
多个第二布线；以及
第二基板，其包括第二多层布线层和处理所述电信号的逻辑电路，所述第二多层布线层包括：
第三布线，其接合到所述第一布线，和
多个第四布线，所述多个第四布线中的至少一个接合到所述多个第二布线中的至少一个，
其中所述第二多层布线层包括连接到所述多个第四布线并且接收电源信号的至少一个第五布线并且进一步地包括多个第六布线，所述第六布线中的一个连接在所述至少一个第五布线与所述多个第四布线中的一个之间，并且
其中所述第一布线和所述第三布线比所述多个第二布线、所述多个第四布线和所述至少一个第五布线更靠近所述第一基板和所述第二基板的边缘。
2.根据权利要求1所述的成像器件，其中所述多个第六布线中的每一个的高度和宽度是不同的。
3.根据权利要求2所述的成像器件，其中所述宽度比所述高度大。
4.根据权利要求3所述的成像器件，其中所述多个第六布线中的每一个的宽度比所述多个第四布线中的每一个的宽度小。
5.根据权利要求1所述的成像器件，其中所述至少一个第五布线比所述多个第四布线和所述多个第六布线宽。
6.根据权利要求1所述的成像器件，其中所述第一布线连接到所述第一基板中的第一导电通孔，并且其中所述第三布线连接到所述第二基板中的第二导电通孔。
7.根据权利要求1所述的成像器件，其中所述第一多层布线层进一步地包括：
多个第七布线，所述多个第七布线的各个第一端连接到所述多个第二布线的各个第一端。
8.根据权利要求7所述的成像器件，其中所述第一多层布线层进一步地包括：
多个第八布线，其连接到所述多个第七布线的各个第二端。
9.根据权利要求1-8中任一项所述的成像器件，进一步地包括：
第三基板，其接合到所述第二基板，其中所述第三基板包括存储器。
10.一种成像器件，包括：
第一基板，其包括第一多层布线层和处理电信号的逻辑电路，所述第一多层布线层包括：
第一布线，其用于将所述第一基板接合到第二基板；
多个第二布线，其用于将所述第一基板接合到所述第二基板；
至少一个第三布线，其接收电源信号；和
多个第四布线，其将所述至少一个第三布线连接到所述多个第二布线，
其中所述至少一个第三布线比所述多个第二布线和所述多个第四布线宽，并且
其中，所述多个第二布线、所述至少一个第三布线和所述多个第四布线位于比所述第一布线更靠近像素区域的至少一部分的位置。
11.根据权利要求10所述的成像器件，进一步地包括：
所述第二基板，其包括第二多层布线层，其中所述第二多层布线层包括：
第五布线，其接收基于由至少一个光电转换单元产生的电荷的所述电信号并且接合到所述第一布线；和
多个第六布线，其接合到所述多个第二布线，其中所述多个第二布线、所述至少一个第三布线和所述多个第四布线与所述像素区域的一部分重叠。
12.根据权利要求11所述的成像器件，其中所述第二多层布线层进一步地包括：
多个第七布线，其在所述第二多层布线层中位于与所述多个第六布线不同的水平上；和
多个第八布线，其连接在所述多个第七布线和所述多个第六布线之间。
13.根据权利要求12所述的成像器件，其中所述多个第七布线比所述多个第八布线宽。
14.根据权利要求11所述的成像器件，其中所述第五布线和所述第一布线比所述多个第二布线和所述多个第六布线更靠近所述第一基板和所述第二基板的边缘。
15.根据权利要求11所述的成像器件，其中所述第一布线连接到第一导电通孔，并且所述第五布线连接到第二导电通孔。
16.根据权利要求11-15中任一项所述的成像器件，进一步地包括：
第三基板，其接合到所述第二基板，其中所述第三基板包括存储器。
17.一种成像器件，包括：
第一基板，其包括像素阵列和第一多层布线层，所述第一多层布线层包括：
第一布线，其接收基于由至少一个光电转换单元产生的电荷的电信号，和
多个第二布线；以及
第二基板，其包括第二多层布线层和处理所述电信号的逻辑电路，所述第二多层布线层包括：
第三布线，其接合到所述第一布线，和
多个第四布线，其接合到所述多个第二布线，
其中所述第一布线和所述第三布线比所述多个第二布线、所述多个第四布线和至少一个第五布线更靠近所述第一基板和所述第二基板的边缘，
其中所述第二多层布线层包括连接到所述多个第四布线的至少一个第五布线，其中所述至少一个第五布线接收电源信号，
其中所述第二基板包括将所述至少一个第五布线连接到所述多个第四布线的多个第六布线，并且
其中，在平面图中，所述多个第四布线和所述多个第二布线与所述像素阵列的像素区域的至少一部分重叠。
18.一种成像器件，包括：
第一基板，其包括像素阵列和第一多层布线层，所述第一多层布线层包括：
第一布线，其接收基于由至少一个光电转换单元产生的电荷的电信号，和
多个第二布线；以及
第二基板，其包括第二多层布线层和处理所述电信号的逻辑电路，所述第二多层布线层包括：
第三布线，其接合到所述第一布线，和
多个第四布线，所述多个第四布线中的至少一个接合到所述多个第二布线中的至少一个，
其中所述第一多层布线层包括连接到所述多个第二布线并且接收电源信号的至少一个第五布线并且进一步地包括多个第六布线，所述第六布线中的一个连接在所述至少一个第五布线与所述多个第二布线中的一个之间，并且
其中所述第一布线和所述第三布线比所述多个第二布线、所述多个第四布线和所述至少一个第五布线更靠近所述第一基板和所述第二基板的边缘。
19.根据权利要求18所述的成像器件，其中所述多个第六布线中的每一个的宽度比所述多个第二布线中的每一个的宽度小。
20.根据权利要求18所述的成像器件，其中所述至少一个第五布线比所述多个第二布线和所述多个第六布线宽。
21.根据权利要求18所述的成像器件，其中所述第一布线连接到所述第一基板中的第一导电通孔，并且其中所述第三布线连接到所述第二基板中的第二导电通孔。
22.根据权利要求18所述的成像器件，其中所述第二多层布线层进一步地包括：
至少一个第七布线，所述至少一个第七布线比所述多个第二布线、所述多个第四布线和所述多个第六布线宽。
23.根据权利要求22所述的成像器件，其中所述第二多层布线层进一步地包括：
多个第八布线，其连接在所述至少一个第七布线与所述多个第四布线之间。
24.根据权利要求18-23中任一项所述的成像器件，进一步地包括：
第三基板，其接合到所述第二基板，其中所述第三基板包括存储器。
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