CN102201418A - 半导体装置、其制造方法和设计方法、以及电子装置 - Google Patents

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CN102201418A
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formed
semiconductor wafer
semiconductor
wiring
layer
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CN 201110070318
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井上启司
助川俊一
高桥洋
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索尼公司
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Abstract

本发明涉及半导体装置、该半导体装置的制造方法和设计方法、以及电子装置。该半导体装置的制造方法包括如下步骤:通过将多个半导体晶片层叠并粘合起来形成含有所述多个半导体晶片的层叠结构,各所述半导体晶片设置有形成于表面侧的布线层且设置有半成品状态的电路;然后对所述层叠结构的上层半导体晶片进行减薄;然后从所述上层半导体晶片形成开口,由此形成连接孔和贯通连接孔,所述连接孔到达形成于所述上层半导体晶片表面侧的配线,所述贯通连接孔穿过所述上层半导体晶片并到达形成于下层半导体晶片表面侧的配线,所述贯通连接孔的直径大于所述连接孔的直径。根据本发明,能够实现高性能,提高生产力,并且降低成本。

Description

半导体装置、其制造方法和设计方法、以及电子装置

[0001] 相关申请的交叉参考

[0002] 本申请包含与2010年3月25日向日本专利局提交的日本优先权专利申请JP 2010-070925所公开的内容相关的主题,因此将该日本优先权专利申请的全部内容以引用的方式并入本文中。

技术领域

[0003] 本发明涉及半导体装置(例如固体摄像装置)、该半导体装置的制造方法、该半导体装置的设计方法、以及装配有该固体摄像装置的电子装置(例如照相机)。

背景技术

[0004] 作为固体摄像装置,在本技术领域内广泛已知的有以诸如互补型金属氧化物半导体(complementary metal oxide semiconductor, CMOS)等 MOS 型图像传感器为代表的放大型固体摄像装置。在本技术领域内还广泛已知的有以电荷耦合器件(charge coupled deVice,(XD)图像传感器为代表的电荷传输型固体摄像装置。这些固体摄像装置被广泛地应用于数码相机、数码摄像机等装置中。近年来,由于具有低电源电压、低电力消耗等方面的优点,MOS型图像传感器被广泛用作固体摄像装置而安装在例如装配有照相机的手机或个人数字助理(personal digital assistant, PDA)等移动装置中。

[0005] MOS型固体摄像装置包括像素阵列(像素区域)和周边电路区域,所述像素阵列是通过以二维阵列布置多个单位像素而获得的,其中所述单位像素包括一个作为光电转换部的光电二极管和多个像素晶体管。多个像素晶体管是由MOS晶体管形成,并且可以采用包括有传输晶体管、复位晶体管和放大晶体管的三晶体管结构或者采用额外还包括有选择晶体管的四晶体管结构。

[0006] 在相关技术中,作为这样的MOS型固体摄像装置的示例,曾提出了如下的各种固体摄像装置:在这些装置中,包含有其中布置有多个像素的像素区域的半导体芯片与包含有用于进行信号处理的逻辑电路的半导体芯片相互电连接并且被集成为单个器件。例如, 日本专利申请公开公报特开第2006-49361号披露了这样一种半导体模块:该模块中,每个像素单元中具有微型焊盘的背面照射型图像传感器芯片与具有信号处理电路和微型焊盘的信号处理芯片通过微型凸块而相互连接。

[0007] 日本专利申请公开公报特开第2007-13089号揭露了一种通过如下方式而获得的器件:在中介层(中间基板)上安装传感器芯片(其作为设有摄像像素部的背面照射型MOS 固体摄像元件)和信号处理芯片(其包括用于信号处理的周边电路)。在日本专利申请公开公报特开第2008-130603号中,揭露了一种具有图像传感器芯片、薄电路基板以及用于信号处理的逻辑电路芯片的结构。另外,上述薄电路基板从上述逻辑电路芯片彼此电连接, 并且上述薄电路基板是从图像传感器芯片的背面起借助于贯通过孔(through-hole via) 而进行电连接的。

[0008] 日本专利公报第4000507号揭露了一种固体摄像装置,在该装置中,在由透明基

5板支撑着的固体摄像元件中设有贯通电极,并且该固体摄像元件借助于该贯通电极而电连接至柔性电路板。另外,日本专利申请公开公报特开第2003-31785号揭露了一种背面照射型固体摄像装置,该装置中设有穿透支撑基板的电极。

[0009] 如在日本专利申请公开公报特开第2006-49361号、第2007-13089号和第 2008-130603号中所述,已经提出了将图像传感器芯片与例如逻辑电路等其它种类的电路芯片集成起来的各种技术。在相关技术中,多个处于几乎完成状态的功能芯片通过如下方式被集成为单个芯片:形成贯通连接孔,并且在这些芯片能够彼此连接的状态下将这些芯片沿垂直方向层叠起来。

[0010] 如在相关技术的前述固体摄像装置中所认识到的那样,通过用穿透基板的连接导体将不同种类的层叠芯片连接来构造出半导体器件的构思是已知的。然而,由于必须在很深的基板内开设连接孔且同时确保绝缘性,因此从连接孔加工过程和连接导体埋入过程所需的制造工艺的成本效率的角度来看,难以实际运用上述这样的技术。

[0011] 此外,例如,为了形成很小的大约Iym的接触孔,必须将上层芯片减薄至极限。在此情况下,由于例如在减薄前必须要将上层芯片附着在支撑基板上等问题,因此制造工艺变得复杂并且成本增大。另外,为了将连接导体埋入高纵横比的连接孔中,就必须要求使用可涂敷性较高的例如钨(W)等CVD膜来作为连接导体,从而使连接导体的材料受到了限制。

[0012] 为了确保能够方便地用于批量生产的经济效益,期望能够显著地减小连接孔的纵横比以使其易于制造,并且期望能够提供采用了相关技术中的晶片制造工艺的连接孔制造技术而不是使用特殊的连接孔制造技术。在此情况下,连接至上层芯片的接触孔和穿过上层芯片并到达下层芯片的接触孔在深度方面是不同的。然而,如果有可能,则优选的是,通过同一个蚀刻过程或同一个金属埋入过程来实现形成步骤。

[0013] 另外,在上述固体摄像装置等中,期望通过形成能够充分地发挥性能的图像区域和信号处理用逻辑电路,来实现高性能。

[0014] 甚至在不限于固体摄像装置且具有其他半导体集成电路的半导体装置中,也期望通过形成能够充分地发挥性能的各半导体集成电路来实现高性能。

[0015] 另一方面,如果所实施的设计是使得上层芯片和下层芯片中分别包含各自所需的功能,那么由于具有共同功能的各部分的电路区域是叠加的,所以增大了芯片的尺寸,并且难以降低成本。因此,为了至少降低成本的目的,必须将上层芯片与下层芯片间具有相同功能的各部分的区域设计为最大程度地共用。

发明内容

[0016] 为了解决上述问题而做出了本发明,且本发明期望提供一种半导体装置(例如固体摄像装置)和这种半导体装置的制造方法,使得能够通过让层叠起来的半导体晶片每一者都充分发挥性能来实现高性能,并且能够提高生产力且降低成本。另外,本发明还期望提供一种装有上述固体摄像装置的电子装置(例如照相机)。

[0017] 本发明一实施例提供了一种用于制造半导体装置的方法,所述方法包括如下工序:通过将多个半导体晶片层叠并粘合起来形成含有所述多个半导体晶片的层叠结构,各所述半导体晶片设置有形成于表面侧的布线层且设置有半成品状态的电路。此外,所述方法然后还可以包括对所述层叠结构的上层半导体晶片进行减薄的工序。另外,所述方法然

6后还可以包括如下工序:从所述上层半导体晶片形成开口,由此形成连接孔和贯通连接孔, 所述连接孔到达形成于所述上层半导体晶片表面侧的配线,所述贯通连接孔穿过所述上层半导体晶片并到达形成于下层半导体晶片表面侧的配线,所述贯通连接孔的直径大于所述连接孔的直径。在本例中,贯通连接孔可以具有比连接孔的直径大的直径。另外,所述方法然后还包括如下工序:形成所述上层半导体晶片与所述下层半导体晶片间互连线,该互连线是通过在所述连接孔和所述贯通连接孔中埋入导电材料而使层叠起来的所述半导体晶片电连接。

[0018] 根据本发明的实施例,由于贯通连接孔的直径大于连接孔的直径,因此当埋入所述导电材料时能够防止空隙的产生。

[0019] 本发明另一实施例提供了一种半导体装置,在该半导体装置中,第一半导体晶片与第二半导体晶片通过互连线彼此连接。所述第一半导体晶片可以设置有形成于表面侧的第一布线层且设置有半成品状态的第一半导体集成电路。所述第二半导体晶片可以设置有形成于表面侧的第二布线层且设置有半成品状态的第二半导体集成电路。在所述第一布线层与所述第二布线层之间可以设有粘合面,并且所述第二半导体晶片位于所述第一半导体晶片下方。

[0020] 所述第一半导体晶片与所述第二半导体晶片间互连线可以通过在连接孔和贯通连接孔中埋入导电材料来形成。所述连接孔可以形成得从所述第一半导体晶片的背面到达所述第一布线层的配线。另外,所述贯通连接孔可以形成得从所述第一半导体晶片的背面起穿过所述第一布线层与所述第二布线层之间的所述粘合面并到达所述第二布线层的配线,并且所述贯通连接孔的直径大于所述连接孔的直径。所述第一半导体集成电路和所述第二半导体集成电路可以通过所述互连线彼此电连接。

[0021] 根据本发明的实施例,由于所述贯通连接孔的直径大于所述连接孔的直径,因此能够埋入导电材料而不会在所述贯通连接孔内产生空隙。

[0022] 本发明再一实施例提供了一种用于设计半导体装置的方法,所述方法包括如下步骤:对将要布置在上层芯片和下层芯片中的各电路进行分类;采用定制设计,确定用于将所述上层芯片和所述下层芯片连接起来的上层半导体晶片与下层半导体晶片间互连线的布置区域;暂时定义将要安装在所述上层芯片和所述下层芯片中的各电路的外部尺寸,确定不布置电路的空隙区域,并且确定其他的能够布置所述上层半导体晶片与下层半导体晶片间互连线的区域;采用自动布线,获得所述下层芯片中的输入/输出端子与各电路的连接线间的配线路径;引出将要被连接在所述上层芯片与所述下层芯片之间的具有共同电位的配线,并且采用自动布线,在能够布置所述上层半导体晶片与下层半导体晶片间互连线的区域内,将所述上层半导体晶片与下层半导体晶片间互连线的布置位置确定在能够提供上层配线与下层配线间的最短距离的位置处。

[0023] 本发明又一实施例提供了一种电子装置,其包括固体摄像装置、光学透镜和信号处理电路。在所述固体摄像装置中,第一半导体晶片与第二半导体晶片通过互连线彼此连接。所述第一半导体晶片可以设置有形成于表面侧的第一布线层且设置有半成品状态的第一半导体集成电路。所述第二半导体晶片可以设置有形成于表面侧的第二布线层且设置有半成品状态的第二半导体集成电路。另外,在所述第一布线层与所述第二布线层之间可以设有粘合面,并且所述第二半导体晶片位于所述第一半导体晶片下方。所述第一半导体晶

7片与所述第二半导体晶片间互连线可以通过在连接孔和贯通连接孔中埋入导电材料而形成。所述连接孔可以形成得从所述第一半导体晶片的背面到达所述第一布线层的配线。另外,所述贯通连接孔可以形成得从所述第一半导体晶片的背面起穿过所述第一布线层与所述第二布线层之间的所述粘合面并到达所述第二布线层的配线,并且所述贯通连接孔的直径大于所述连接孔的直径。所述第一半导体集成电路和所述第二半导体集成电路可以通过上述互连线彼此电连接。

[0024] 所述光学透镜可以把入射光引导到所述固体摄像装置的光电二极管。

[0025] 所述信号处理电路可以对所述固体摄像装置的输出信号进行处理。

[0026] 根据本发明,采用最佳的加工技术,将多个半导体晶片层叠起来,这些半导体晶片层都具有能够实现高性能并且能够充分发挥性能的电路。因此,能够很便宜地获得高性能、 高生产力的半导体装置。另外,能够通过在所述半导体装置中使用背面照射型固体摄像装置并在所述电子装置中使用所述固体摄像装置,获得高性能的电子装置。

附图说明

[0027] 图1是图示了本发明实施例的示例性MOS型固体摄像装置的示意性结构图。

[0028] 图2A是图示了相关技术的固体摄像装置的示意图。

[0029] 图2B和图2C是图示了本发明实施例的固体摄像装置的示意图。

[0030] 图3图示了本发明实施例的MOS型固体摄像装置的示例性像素结构的电路。

[0031] 图4是图示了本发明第一实施例的固体摄像装置的主要部分的示意性结构图。

[0032] 图5是用于说明本发明第一实施例的固体摄像装置的示例性制造方法的制造工序图(第一工序图)。

[0033] 图6是用于说明本发明第一实施例的固体摄像装置的示例性制造方法的制造工序图(第二工序图)。

[0034] 图7是用于说明本发明第一实施例的固体摄像装置的示例性制造方法的制造工序图(第三工序图)。

[0035] 图8是用于说明本发明第一实施例的固体摄像装置的示例性制造方法的制造工序图(第四工序图)。

[0036] 图9是用于说明本发明第一实施例的固体摄像装置的示例性制造方法的制造工序图(第五工序图)。

[0037] 图10是用于说明本发明第一实施例的固体摄像装置的示例性制造方法的制造工序图(第六工序图)。

[0038] 图11是用于说明本发明第一实施例的固体摄像装置的示例性制造方法的制造工序图(第七工序图)。

[0039] 图12是用于说明本发明第一实施例的固体摄像装置的制造方法的制造工序图 (第八工序图)。

[0040] 图13是用于说明本发明第一实施例的固体摄像装置的制造方法的制造工序图 (第九工序图)。

[0041] 图14是用于说明本发明第一实施例的固体摄像装置的制造方法的制造工序图 (第十工序图)。[0042] 图15是用于说明本发明第一实施例的固体摄像装置的制造方法的制造工序图 (第十一工序图)。

[0043] 图16是用于说明本发明第一实施例的固体摄像装置的制造方法的制造工序图 (第十二工序图)。

[0044] 图17是用于说明本发明第一实施例的固体摄像装置的制造方法的制造工序图 (第十三工序图)。

[0045] 图18是用于说明本发明第一实施例的固体摄像装置的制造方法的制造工序图 (第十四工序图)。

[0046] 图19是用于说明本发明第一实施例的固体摄像装置的制造方法的制造工序图 (第十五工序图)。

[0047] 图20是图示了本发明第二实施例的半导体装置的示意性截面结构图。

[0048] 图21是用于说明本发明第二实施例的半导体装置的制造方法的制造工序图(第一工序图)。

[0049] 图22是用于说明本发明第二实施例的半导体装置的制造方法的制造工序图(第二工序图)。

[0050] 图23是用于说明本发明第二实施例的半导体装置的制造方法的制造工序图(第三工序图)。

[0051] 图M是用于说明本发明第二实施例的半导体装置的制造方法的制造工序图(第四工序图)。

[0052] 图25是用于说明本发明第二实施例的半导体装置的制造方法的制造工序图(第五工序图)。

[0053] 图沈是用于说明本发明第二实施例的半导体装置的制造方法的制造工序图(第六工序图)。

[0054] 图27是图示了本发明第三实施例的固体摄像装置的主要部分的示意性截面结构图。

[0055] 图28A和图28B分别示出了在第一半导体基板的背面上使用了背面互连线的示例以及未使用背面互连线的示例。

[0056] 图29A和图29B分别是当在层叠芯片之间连接有具有共同电位的配线的情况下的示例性结构平面布局以及当未连接具有共同电位的配线的情况下的示例性结构平面布局。

[0057] 图30是用于说明本发明实施例的固体摄像装置设计方法的流程图。

[0058] 图31A和31B用于说明在本发明实施例的设计方法中上层芯片和下层芯片的制造工序图。

[0059] 图32A和32B用于说明在本发明实施例的设计方法中上层芯片和下层芯片的制造

工序图。

[0060] 图33A和3¾用于说明在本发明实施例的设计方法中上层芯片和下层芯片的制造

工序图。

[0061] 图34A和34B用于说明在本发明实施例的设计方法中上层芯片和下层芯片的制造

工序图。

[0062] 图35是图示了本发明第四实施例的电子装置的示意性结构图。具体实施方式

[0063] 下面,将说明本发明的各实施方案的示范性实例(下文中称为实施例)。将会按照下面的顺序进行说明。

[0064] 1. MOS型固体摄像装置的示意性结构示例

[0065] 2.第一实施例(背面照射型固体摄像装置的结构示例及其示例性制造方法)

[0066] 3.第二实施例(半导体装置的结构示例及其示例性制造方法)

[0067] 4.第三实施例(固体摄像装置的结构示例及其设计方法)

[0068] 5.第四实施例(电子装置的结构示例)

[0069] 1. MOS型固体摄像装置的示意性结构示例

[0070] 图1图示了本发明的应用于半导体装置的MOS型固体摄像装置的示意性结构。该 MOS型固体摄像装置可应用于各实施例的固体摄像装置。本示例的固体摄像装置1包括像素区域3 (所谓的像素阵列)和周边电路部,在像素区域3中,例如,多个包括光电转换部的像素2以二维阵列的方式均勻地布置在未图示的半导体基板(即,硅基板)上。像素2例如包括:用作光电转换部的光电二极管;和多个像素晶体管(所谓的MOS晶体管)。多个像素晶体管可以包括例如传输晶体管、复位晶体管和放大晶体管这三个晶体管。另外,可以添加选择晶体管从而设置有四个晶体管。下面将说明单位像素的等效电路。可以将像素2构造为单个的单位像素结构,或者构造为晶体管被多个像素共用的共用像素结构。在这样的共享像素结构中,多个光电二极管共用传输晶体管内所包含的浮动扩散部以及除了传输晶体管外的其他晶体管。

[0071] 周边电路部包括垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7 和控制电路8等。

[0072] 控制电路8接收输入时钟和用于指示操作模式的数据,并且输出例如固体摄像装置的内部信息等数据。也就是说,控制电路8根据垂直同步信号、水平同步信号和主时钟生成作为垂直驱动电路4、列信号处理电路5和水平驱动电路6等的操作基准的时钟信号或控制信号。另外,这些信号被输入至垂直驱动电路4、列信号处理电路5和水平驱动电路6等。

[0073] 包括例如移位寄存器的垂直驱动电路4选择像素驱动配线,向所选的像素驱动配线提供用于驱动像素的脉冲,并且逐行地驱动像素。也就是说,垂直驱动电路4在垂直方向上逐行地对像素区域3的各个像素2顺次进行选择性地扫描,并且将基于信号电荷的像素信号通过垂直信号线9提供给列信号处理电路5,所述信号电荷取决于各像素2的光电转换部(例如,光电二极管)所接收的光量。

[0074] 列信号处理电路5布置在例如像素2的每一列中,并且对各像素列的从一行像素 2输出的信号进行例如噪声消除等信号处理。也就是说,列信号处理电路5进行例如用于去除像素2所特有的固定模式噪声(fixed pattern noise)的相关双采样(correlated double samplingADQ处理、信号放大处理或A/D转换处理等信号处理。在列信号处理电路5的输出端子与水平信号线10之间连接有水平选择开关(未图示)。

[0075] 包括例如移位寄存器的水平驱动电路6通过顺次输出水平扫描脉冲来顺次选择各个列信号处理电路5,并且把像素信号从各个列信号处理电路5输出到水平信号线10。[0076] 输出电路7对通过水平信号线10从各个列信号处理电路5顺次提供的信号进行信号处理,并且输出处理后的信号。例如,输出电路7可以只进行缓存(buffering),或者可以进行黑电平调整、列差异修正、各种类型的数字信号处理等。输入/输出端子12用来与外部交换信号。

[0077] 接着,将说明本发明实施例的MOS型固体摄像装置的结构。图2A是图示了相关技术的MOS型固体摄像装置的结构的示意性结构图。图2B和图2C是图示了本发明实施例的 MOS型固体摄像装置的结构的示意性结构图。

[0078] 参照图2A,相关技术的MOS型固体摄像装置151包括位于单个半导体芯片152内的像素区域153、控制电路巧4和用于信号处理的逻辑电路155。典型地,像素区域153和控制电路1¾构成了图像传感器156。

[0079] 与之不同,如图2B所示,本发明一实施例的MOS型固体摄像装置21包括第一半导体芯片部22以及第二半导体芯片部沈,第一半导体芯片部22中嵌入有像素区域23和控制区域M,第二半导体芯片部沈中嵌入有包括用于信号处理的信号处理电路的逻辑电路 25。通过将第一半导体芯片部22与第二半导体芯片部沈彼此电连接从而作为单个半导体芯片,获得了 MOS型固体摄像装置21。

[0080] 如图2C中所示,本发明另一实施例的MOS型固体摄像装置27包括第一半导体芯片部22以及第二半导体芯片部沈,第一半导体芯片部22中嵌入有像素区域23,第二半导体芯片部沈中嵌入有控制区域M和包括信号处理电路的逻辑电路25。通过将第一半导体芯片部22与第二半导体芯片部沈彼此电连接从而作为单个半导体芯片,获得了 MOS型固体摄像装置27。

[0081] 图3是图示了单位像素2的示例性电路结构的电路图。本电路示例的单位像素2 包括光电转换部(例如光电二极管(PD)等)和四个像素晶体管。四个像素晶体管包括例如传输晶体管11、复位晶体管13、放大晶体管14和选择晶体管15。这些像素晶体管例如采用η沟道MOS晶体管来形成。

[0082] 传输晶体管11连接在光电二极管(PD)的阴极与浮动扩散部单元16之间。通过向传输晶体管的栅极施加传输脉冲ΦΤΙ^,把在光电二极管(PD)中经过光电转换后而累积于该光电二极管中的信号电荷(在本例中为电子)传输至浮动扩散部单元16。

[0083] 对于复位晶体管13,漏极与电源电压VDD连接,源极与浮动扩散部单元16连接。 在将信号电荷从光电二极管(PD)传输至浮动扩散部单元16以前,通过向复位晶体管的栅极施加复位脉冲ΦΙ«Τ来将浮动扩散部单元16的电位复位。

[0084] 对于选择晶体管15,例如,漏极与电源电压VDD连接,源极与放大晶体管14的漏极连接。另外,通过向选择晶体管的栅极施加选择脉冲Φ SEL来使选择晶体管15接通,并通过向放大晶体管14施加电源电压VDD就可以对像素2进行选择。此外,作为可供选择的方案,选择晶体管15也可以连接在放大晶体管14的源极与垂直信号线9之间。

[0085] 对于放大晶体管14,栅极与浮动扩散部单元16连接,漏极与选择晶体管15的源极连接,而源极与垂直信号线9连接从而构成源极跟随器。在被复位晶体管13复位后,浮动扩散部单元16的电位作为复位电平而被放大晶体管14输出至垂直信号线9。另外,在传输晶体管11传输了信号电荷之后,放大晶体管14将浮动扩散部单元16的电位作为信号电平而输出至垂直信号线9。[0086] 在本发明实施例的固体摄像装置1中,例如,诸如光电二极管和多个MOS晶体管等元件都形成在图2B或图2C中的第一半导体芯片部22中。另外,从图2B或图2C的控制区域M提供传输脉冲、复位脉冲、选择脉冲和电源电压。另外,布置在与选择晶体管的漏极相连接的垂直信号线9的后一级中的元件被包含在图2B或2C的逻辑电路25中并且形成于第二半导体芯片部26中。

[0087] 上述实施例的MOS型固体摄像装置具有层叠结构,该层叠结构是通过将不同的半导体芯片层叠起来而获得的,并且下面所述的该装置的制造方法以用该制造方法获得的结构具有优点。

[0088] 下面,将说明本发明实施例的固体摄像装置及其制造方法。

[0089] 2.第一实施例

[0090] 固体摄像装置的示例性结构及其示例性制造方法

[0091] 参照图4至图19,将对作为本发明第一实施例的半导体装置的背面照射型MOS型固体摄像装置及其制造方法进行说明。

[0092] 图4是包含了本发明实施例的固体摄像装置81的电极焊盘部78的示意性截面结构图(完成图)。本发明实施例的固体摄像装置81是通过将包括有像素阵列(下文中称为像素区域)23和控制区域M的第一半导体芯片部22与嵌入有逻辑电路25的第二半导体芯片部沈沿垂直方向层叠起来且使这两个芯片部彼此电连接而获得的。

[0093] 将参照图5至图19对本发明实施例的固体摄像装置81的制造方法进行说明。

[0094] 在第一实施例中,首先,如图5所示,在与第一半导体晶片31(下文中也称为第一半导体基板)的各芯片部相对应的区域中,形成处于半成品状态的包括像素区域23和控制区域M的图像传感器。具体地,在与由硅基板制成的第一半导体基板31的各芯片部相对应的区域中,形成与各像素的光电转换部对应的光电二极管(PD),并且在第一半导体基板31 的半导体阱区域32中形成各像素晶体管的源极/漏极区域33。通过引入第一导电型(例如P型)杂质来形成半导体阱区域32,并且通过引入第二导电型(例如η型)杂质来形成源极/漏极区域33。通过从基板表面进行的离子注入来形成光电二极管(PD)和各像素晶体管的源极/漏极区域33。

[0095] 光电二极管(PD)包括η型半导体区域34和设置在基板表面侧的ρ型半导体区域 35。在包含于像素内的基板表面上形成栅极绝缘膜然后在该栅极绝缘膜上形成栅极电极 36,并且通过将源极/漏极区域33与栅极电极36配对而形成像素晶体管Trl和像素晶体管Tr2。在图5中,用两个像素晶体管Trl和Tr2代表性地表示多个像素晶体管。靠近光电二极管(PD)的像素晶体管Trl对应于传输晶体管,而它的源极/漏极区域对应于浮动扩散部(FD)。各单位像素30被元件隔离区域38隔离开。

[0096] 同时,在控制区域M侧,在第一半导体基板31上形成包含于控制电路中的MOS晶体管。在图4中,作为包含于控制区域M中的MOS晶体管,代表性地图示出了 MOS晶体管 Tr3和MOS晶体管Tr4。MOS晶体管Tr3和MOS晶体管Tr4每一者都包括η型源极/漏极区域33和栅极电极36 ( 二者之间插设有栅极绝缘膜)。

[0097] 接着,在第一半导体基板31的表面上形成第一层的层间绝缘膜39,在层间绝缘膜39中形成接触孔,随后形成与所需晶体管相连接的连接导体44。为了形成不同高度的连接导体44,先在包括晶体管表面的整个表面上层叠地形成由例如氧化硅膜制成的第一绝

12缘薄膜43a和由例如氮化硅膜形成的起到蚀刻停止层作用的第二绝缘薄膜43b。在第二绝缘薄膜4¾上形成第一层的层间绝缘膜39。第一层的层间绝缘膜39可以通过下面的方式来形成:沉积例如厚度为10〜150nm的P-SiO膜(等离子体氧化物膜),形成厚度为50〜 IOOOnm的非掺杂石英玻璃(non-doped silica glass,NSG)膜或者磷硅酸盐玻璃(phosphor silicate glass, PSG)膜,以及沉积厚度为100〜IOOOnm的dTEOS膜,然后,沉积厚度为 50〜200nm的P_SiH4膜(等离子体氧化物膜)。

[0098] 随后,在第一层的层间绝缘膜39中,选择性地形成不同深度的接触孔从而到达起到蚀刻停止层作用的第二绝缘薄膜43b。接着,通过选择性地蚀刻在各部分中具有相同厚度的第一绝缘薄膜43a及第二绝缘薄膜43b以形成从上述各接触孔延续的接触孔。另外,在每个接触孔中埋入连接导体44。

[0099] 在形成第二绝缘薄膜4¾后,形成用于将第一半导体基板31的半导体阱区域32 内的所需区域进行隔离的绝缘隔离层42。在形成第二绝缘薄膜4¾后,通过在第一半导体基板31中从表面侧起在所需的位置处形成开口并且埋入绝缘材料,来形成绝缘隔离层42。 绝缘隔离层42形成在围绕着图4中的第一半导体基板与第二半导体基板间互连线68的区域内。

[0100] 接着,通过形成中间插设有层间绝缘膜39的多层(在本示例中为三层)铜配线40 来形成第一布线层41,且使得铜配线40与对应的连接导体44相连接。典型地,为了防止铜 (Cu)的扩散,各铜配线40被阻挡金属层(未图示)所覆盖。该阻挡金属层可以通过沉积例如厚度为10〜150nm的SiN膜或SiC膜来形成。另外,可以通过沉积厚度为100〜IOOOnm 的dTEOS膜(其是使用等离子体化学气相沉积(plasma chemical vapor deposition, CVD) 法而形成的氧化硅膜)来形成第二层的层间绝缘膜39以及后续层的层间绝缘膜39。通过交替地形成层间绝缘膜39和铜配线40 (阻挡金属层插设于二者之间),就形成了第一布线层41。虽然在本实施例中例举的是由铜配线40形成第一布线层41,但也可以使用其它的金属材料作为金属配线。

[0101] 通过上述过程,形成了处于半成品状态的包括像素区域23和控制区域M的第一半导体基板31,该第一半导体基板31的上部具有第一布线层41。

[0102] 期间,如图6所示,在与例如由硅制成的第二半导体基板(第二半导体晶片)45的各芯片区域相对应的区域中,形成了处于半成品状态的包括用于信号处理的信号处理电路的逻辑电路25。具体地,在第二半导体基板45表面上的ρ型半导体阱区域46中,形成了包含于逻辑电路25中的多个MOS晶体管,这些MOS晶体管被元件隔离区域50隔离开。这里, 多个MOS晶体管由MOS晶体管1^6、MOS晶体管Tr7和MOS晶体管Tr8代表性地示出。MOS 晶体管Tr6、M0S晶体管Tr7和MOS晶体管TrS每一者均包括单独的η型源极/漏极区域47 和栅极电极48 ( 二者之间插设有栅极绝缘膜)。可以由CMOS晶体管形成逻辑电路25。

[0103] 接着,在第二半导体基板45表面上形成第一层的层间绝缘膜49,在层间绝缘膜49 中形成接触孔,然后形成连接导体M以便连接至所需晶体管。为了形成不同高度的连接导体M,如上所述,先在包括晶体管表面的整个表面上层叠地形成由例如氧化硅膜制成的第一绝缘薄膜43a和起到蚀刻停止层作用的由例如氮化硅膜制成的第二绝缘薄膜43b。在第二绝缘薄膜4¾上形成第一层的层间绝缘膜49。另外,在第一层的层间绝缘膜49中选择性地形成不同深度的接触孔从而到达起到蚀刻停止层作用的第二绝缘薄膜43b。接着,通过选择性地蚀刻在各部分中具有相同厚度的第一绝缘薄膜43a及第二绝缘薄膜43b,从而形成从上述各接触孔延续的接触孔。另外,在各个接触孔中埋入连接导体M。

[0104] 然后,通过重复层间绝缘膜49的形成过程以及多层金属配线的形成过程,形成了第二布线层55。在本实施例中,假定在以与第一半导体基板31上的第一布线层41的形成过程类似的过程形成三层铜配线53之后,在最上层之上再形成铝配线57。为了形成铝配线 57,首先,在最上层铜配线53上形成层间绝缘膜49,随后,通过蚀刻该层间绝缘膜49以使位于最上层铜配线53之上的所需位置露出,从而形成接触孔。另外,在包括该接触孔内部的区域中沉积由TiN(下层)/Ti (上层)制成的厚度为5〜IOnm且用作阻挡金属层56的层叠膜以及由TaN(下层)/Ta(上层)制成的厚度为10〜IOOnm的层叠膜。然后,在该接触孔上涂敷厚度为500〜2000nm的铝层并且将该铝层图形化为所需的形状,从而形成铝配线 57。另外,在铝配线57上沉积后续工序中所需的阻挡金属层58。阻挡金属层58也被形成得具有与沉积在铝配线57的下层处的阻挡金属层56的结构相同的结构。

[0105] 接着,以覆盖设有阻挡金属层58的铝配线57的方式沉积层间绝缘膜49。可以通过这样的方法来形成位于铝配线57上的层间绝缘膜49 :沉积例如厚度为500〜2000nm的高密度等离子体氧化物膜(HDP膜)或P-SiO膜(等离子体氧化物膜),随后在其上沉积厚度为100〜2000nm的P-SiO膜。通过上述工序,就能够形成这样的第二布线层55 :其包括中间插设有层间绝缘膜49的三层铜配线53和形成在该三层铜配线最上层之上的铝配线 57。

[0106] 另外,在第二布线层55上形成翘曲修正膜59,该翘曲修正膜59用于减轻当第一半导体基板31和第二半导体基板45粘合时所产生的翘曲状态。可以通过沉积例如厚度为 100〜2000nm的P-SiN膜或者P-SiON膜(等离子体氮氧化物膜)来形成该翘曲修正膜59。

[0107] 通过上述工序,能够形成这样的第二半导体基板45 :其上部设有第二布线层55, 由此构成了半成品状态的逻辑电路。

[0108] 接着,如图7中所示,将第一半导体基板31和第二半导体基板45粘合起来且使第一布线层41和第二布线层55彼此面对。例如可以使用粘合剂来进行粘合。当在粘合过程中使用粘合剂时,在第一半导体基板31的粘合面或第二半导体基板45的粘合面上形成粘合剂层60,并且通过插设有该粘合剂层60而使第一半导体基板31和第二半导体基板45彼此重叠并粘合起来。在本实施例中,第一半导体基板31和第二半导体基板45是以这样的状态彼此粘合的:包括像素区域的第一半导体基板31布置在上层中,而第二半导体基板45 布置在下层中。

[0109] 另外,在本实施例中,虽然是通过在设置于第一半导体基板31上部中的第一布线层41与设置于第二半导体基板45上部中的第二布线层55之间插入粘合剂层60从而将它们二者粘合起来,但也可以使用例如等离子体粘合法等其它方法将它们粘合。在等离子体粘合法的情况下,在第一布线层41和第二布线层55每一者的粘合面处都形成等离子体 TEOS膜、等离子体SiN膜、SiON膜(块膜)或SiC膜等。对形成在这些膜上的粘合面进行等离子体处理并使二个粘合面重叠,然后通过退火处理使它们彼此粘合。为了不影响配线等,优选采用400°C以下的低温处理来进行粘合处理。

[0110] 这样,将各自的上部中分别具有布线层的第一半导体基板31和第二半导体基板 45层叠并粘合起来,从而形成了含有两种不同基板的层叠结构81a。[0111] 接着,如图8中所示,通过进行磨薄或者研磨从第一半导体基板31的背面对第一半导体基板31进行减薄处理。上述减薄处理被进行至抵达光电二极管(PD)。作为第一半导体基板31,例如使用的是以ρ型高浓度杂质层作为蚀刻停止层(未图示)而形成的半导体基板,并且通过对该基板进行蚀刻直至蚀刻停止层,就可以将该基板平坦化且减薄。经过减薄处理后,在光电二极管(PD)的背面上形成用于抑制暗电流的P型半导体层(未图示)。 尽管第一半导体基板31的厚度为例如600 μ m,但进行上述减薄处理直到膜厚度为例如3〜 5 μ m0

[0112] 在相关技术中,是通过将单独的支撑基板粘合到形成于第一半导体基板31上的第一布线层41上来进行上述减薄处理。然而,在本实施例中,是通过使用具有逻辑电路25 的第二半导体基板45作为支撑基板来对第一半导体基板31进行减薄处理。当要构造背面照射型固体摄像装置时,第一半导体基板31的背面成为光入射面。

[0113] 随后,如图9所示,在第一半导体基板31的背面上形成防反射膜61。通过使用例如TaA或HfO2来形成厚度为5〜IOOnm的防反射膜61并且进行所需的热处理,就能够增加抑制暗电流的效果。然后,通过在防反射膜61上沉积厚度为100〜1500nm的等离子体 SiO膜,来形成绝缘膜62。

[0114] 接下来,如图10中所示,在位于绝缘隔离层42里侧的所需区域中形成沟槽部64, 并在需要遮光的遮光区域中形成遮光膜用沟槽部82。通过形成这样的开口来形成沟槽部 64和遮光膜用沟槽部82 :这些开口是通过从形成在第一半导体基板31背面上的绝缘膜62 的表面进行蚀刻而形成的。例如,将沟槽部64和遮光膜用沟槽部82形成得使它们的深度未到达第一半导体基板31。

[0115] 然后,如图11中所述,通过从形成在绝缘隔离层42里侧的沟槽部64的底部的所需区域处开始,形成深度为马上就要到达第一布线层41的最下层(在图11中为最上侧) 铜配线40的开口,由此形成连接孔66。

[0116] 另外,类似地,从形成在绝缘隔离层42里侧的沟槽部64的底部的所需区域处开始,形成穿过第一布线层41与第二布线层55之间的粘合面的贯通连接孔65。通过形成深度为马上就要到达位于第二半导体基板45上部的第二布线层55的最上层铝配线57的开口,来形成贯通连接孔65。在本例中,贯通连接孔65的直径为连接孔66的直径的1. 5〜 10倍,更加优选地,贯通连接孔65的直径为连接孔66的直径的3〜4倍。

[0117] 在贯通连接孔65的直径比连接孔66的直径的1.5倍小的情况下,贯通连接孔65 的纵横比变大了,因此当在后续工序中将导电材料埋入该贯通连接孔中时很可能会产生空隙。另外,在贯通连接孔65的直径比连接孔66的直径的10倍大的情况下,贯通连接孔65 所占的面积增大,因此难以实现器件的小型化。所以,通过将贯通连接孔65的直径设成是连接孔66的直径的1. 5〜10倍,能够形成具有最佳纵横比的孔以便埋入导电材料而又不会增大布局空间。

[0118] 由于连接孔66和贯通连接孔65是在减薄第一半导体基板31 (图8的工序)之后形成的,所以降低纵横比并形成微细孔就是可能的。另外,由于连接孔66是通过形成马上就要到达第一半导体基板31上部中的第一布线层41的最下层(即,位于离第一半导体基板31最近侧的铜配线40)的开口而形成的,所以减小了该开口的深度,从而有利于形成微细孔。[0119] 然后,在包括连接孔66的侧壁及底部和贯通连接孔65的侧壁及底部的区域中,沉积由例如SiO2膜制成的绝缘层67,然后进行回蚀。这样,如图12中所示,仅在连接孔66的侧壁和贯通连接孔65的侧壁上保留了绝缘层67。随后,进一步蚀刻掉连接孔66的底部和贯通连接孔65的底部。于是,在连接孔66中,露出了第一布线层41的最下层铜配线40。 在贯通连接孔65中,露出了第二布线层55的最上层铝配线57 (严格来讲,是露出了位于该铝配线上的阻挡金属层58)。

[0120] 因此,连接孔66到达了第一布线层41的铜配线40。另外,贯通连接孔65穿过第一布线层41与第二布线层55之间的粘合面而到达了形成在第二布线层55内的铝配线57。

[0121] 此时,作为制造像素阵列的工序,用于制造片上滤色器或片上透镜的工序还没有完成,所以产品尚未完工。另外,形成于铜配线40上方的连接孔66和形成于铝配线57上方的贯通连接孔65也可以通过延长相关技术的晶片加工工序来予以制造或形成。另一方面, 逻辑电路25也是尚未完成的,因为从电路技术而言,最好是完成了在最上层中形成金属配线的工序。按照这样的方式,由于是将不同种类的半成品状态的基板粘合在一起,所以相比于将不同种类的成品基板粘合在一起的情况,能够降低制造成本。

[0122] 随后,如图13中所示,在包括沟槽部64、遮光膜用沟槽部82、连接孔66和贯通连接孔65的区域中形成导电材料(例如铜),并且使用化学机械研磨(chemical mechanical polishing, CMP)法对该导电材料的表面进行研磨。因此,仅保留了沟槽部64、遮光膜用沟槽部82、连接孔66和贯通连接孔65中的导电材料。于是,在绝缘隔离层42里侧的区域中形成了第一半导体基板与第二半导体基板间互连线68,并且在遮光区域中形成了遮光膜 63。在本实施例中,利用由形成在沟槽部64中的镶嵌互连线制成的连接用互连线68a,将形成在连接孔66中的第一半导体基板与第二半导体基板间互连线68和形成在贯通连接孔 65中的第一半导体基板与第二半导体基板间互连线68电连接。另外,遮光膜63也是使用镶嵌法形成的。另外,通过在沟槽部64、遮光膜用沟槽部82、连接孔66和贯通连接孔65中埋入导电材料,使形成在第一布线层41中的铜配线40与形成在第二布线层55中的铝配线 57电连接。

[0123] 在本例中,由于在形成于第二半导体基板45的第二布线层55中的铝配线57上形成有阻挡金属层58,所以即使当用铜形成上层半导体基板与下层半导体基板间互连线68 时,也能够防止铜的扩散。另外,在连接孔66和贯通连接孔65孔内部的经过第一半导体基板31的侧壁上形成有绝缘层67。因此,第一半导体基板与第二半导体基板间互连线68跟第一半导体基板31之间是电绝缘的并且不相连接的。另外,在本实施例中,半导体基板间互连线68是形成在形成于第一半导体基板31中的绝缘隔离层42里侧的区域中。因此, 也可以防止第一半导体基板与第二半导体基板间互连线68跟第一半导体基板31发生电连接。

[0124] 在本实施例的第一半导体基板与第二半导体基板间互连线68的形成过程中,通过三个阶段来形成沟槽部64、遮光膜用沟槽部82、连接孔66和贯通连接孔65,并且采用了埋入铜的镶嵌法。然而,本发明不限于此。关于第一半导体基板与第二半导体基板间互连线68 (该互连线用于将第一半导体基板31上部中的第一布线层41的铜配线40与第二半导体基板45上部中的第二布线层55的铝配线57电连接)的形成过程,能够进行各种改变。

[0125] 例如,可以采用CVD法或溅射法来形成第一半导体基板与第二半导体基板间互连线68。可替代地,可以采用典型的光刻法或干式蚀刻法来形成第一半导体基板与第二半导体基板间互连线68。然而,很难容忍仅仅由于互连线层的层叠就导致的敏感度劣化。因此, 优选采用镶嵌互连线结构,这是因为其具有很少量的绝缘膜层叠结构。

[0126] 在本实施例中,虽然用于形成遮光膜63的遮光膜用沟槽部82是与用于形成第一半导体基板与第二半导体基板间互连线68的沟槽部64同时加工出来的,但也可以在形成沟槽部64、连接孔66、贯通连接孔65和绝缘隔离层42之后才形成遮光膜用沟槽部82。即使在这种情况下,遮光膜用沟槽部82也与沟槽部64形成在同一层内,并且能将导电材料同时埋入遮光膜用沟槽部82、沟槽部64、连接孔66和贯通连接孔65中。由于遮光膜用沟槽部82是与沟槽部64、连接孔66和贯通连接孔65是同时加工而成的,因此简化了工序。然而,在此情况下,当形成绝缘隔离层42时,在遮光膜用沟槽部82中也形成了绝缘隔离层42, 这就可能难以获得遮光膜63的所需线宽。当像素进一步小型化时,更加优选的是:利用用于形成沟槽部64、连接孔66和贯通连接孔65的那些工序之外的单独工序来形成遮光膜用沟槽部82。

[0127] 在相关技术中,遮光膜63是在形成第一半导体基板与第二半导体基板间互连线 68之前的工序中单独地由钨或铝等形成的。然而,通过采用镶嵌法来同时形成遮光膜63和第一半导体基板与第二半导体基板间互连线68,能够简化工艺。另外,由于能够减少第一半导体基板31的光接收部侧(背面侧)的绝缘膜厚度,因而有助于改善敏感度。

[0128] 另外,由于贯通连接孔65的深度是在连接孔66的深度的1. 5〜10倍范围内,因此在相同的开口尺寸情况下,即使当连接孔66中埋好了导电材料时,在贯通连接孔65内的导电材料中也可能会产生空隙。

[0129] 在本实施例中,根据深度而开设了具有不同开口尺寸的贯通连接孔65和连接孔 66,因此能够形成具有最佳纵横比的孔以便埋入导电材料,并且能够防止布局空间增大。因此,当贯通连接孔65加深或当埋入导电材料时,能够防止空隙的产生。

[0130] 在本实施例中,连接孔66与第一半导体基板31上部中的第一布线层41的最下层铜配线40相连接。因此,可以将位于连接孔66周围或者紧下方的空间用作能够让配线穿过的有效空间。因此,有利于实现芯片的小型化。

[0131] 另外,在本发明中,既利用绝缘层67又利用绝缘隔离层42来实现第一半导体基板与第二半导体基板间互连线68跟第一半导体基板31之间的绝缘。然而,可以通过绝缘层 67和绝缘隔离层42中的任一者来实现绝缘。在没有形成绝缘隔离层42的情况下,就不需要绝缘隔离层42所占的区域。因此,能够减小像素的面积或者增大光电二极管(PD)的面积。

[0132] 接着,如图14中所示,形成覆盖膜72以覆盖第一半导体基板与第二半导体基板间互连线68的上部以及遮光膜63的上部。可以通过沉积例如厚度为10〜150nm的SiN膜或SiCN膜来形成覆盖膜72。然后,在光电二极管(PD)上方的绝缘膜62中形成开口,并且在包括该开口的所需区域中沉积波导材料膜69。例如,在波导材料膜69中可以使用SiN, 并且由形成在上述开口中的波导材料膜69构成波导70。通过形成波导70,从第一半导体基板31的背面侧入射的光在光电二极管(PD)中能够被有效地收集。随后,在包括波导材料膜69的整个表面上形成平坦化膜71。

[0133] 虽然在本实施例中,覆盖膜72以及其上的波导材料膜69是采用不同的工序单独

17形成的,但也可以将波导材料膜69用在覆盖膜72中。另外,虽然在本实施例中在光电二极管(PD)的光入射面侧形成有波导70,但也可以不形成波导70。

[0134] 接下来,如图15中所示,在平坦化膜71上形成对应于各像素的例如红(R)、绿(G) 和蓝(B)片上滤色器73。可以通过沉积含有所需颜色的颜料或染料的有机膜并将该有机膜图形化,在包含于所需像素阵列中的光电二极管(PD)的上方形成片上滤色器73。然后, 在包括片上滤色器73上部的像素阵列区域中沉积片上透镜材料74a。例如,在沉积厚度为 3000〜4500nm的片上透镜材料7½时,可以使用有机膜或者可以使用例如SiO、SiN或SiON 等无机膜。

[0135] 接着,如图16中所示,在片上透镜材料7½上部中对应于各像素的区域内,形成厚度为例如300〜IOOOnm的片上透镜用抗蚀剂膜75,然后进行蚀刻处理。于是,片上透镜用抗蚀剂膜75的形状被转印至片上透镜材料74a,并且如图17中所示,在各像素的上方形成了片上透镜74。然后,使用CF4系气体(流量为10〜200sCCm)对形成在第一半导体基板 31上部的例如绝缘膜62等氧化物膜进行蚀刻,从而露出第一半导体基板31。

[0136] 接着,如图18中所示,在片上透镜74上形成抗蚀剂膜76,抗蚀剂膜76用来开设出图4所示的电极焊盘部78。如图18中所示,将抗蚀剂膜76形成得使其开口的端部要比片上透镜74的端部布置得更靠近像素侧。

[0137] 接下来,通过使用抗蚀剂膜76作为掩模,在所需的蚀刻条件下进行蚀刻。于是,如图19中所示,从作为最上层基板的第一半导体基板31侧进行蚀刻,从而形成了穿过第一布线层41与第二布线层55之间的粘合面的贯通孔开口部77。另外,将贯通孔开口部77形成得直到使形成于第二布线层阳(该第二布线层阳形成于作为最下层基板的第二半导体基板45的上部中)中的铝配线57露出。在此蚀刻过程中,通过使用例如SF6/02系气体(流量为50〜500sccm (SF6)或者10〜300sccm(02))进行1〜60分钟的蚀刻,能够蚀刻掉第一半导体基板31。接着,通过使用例如CF4系气体(流量为10〜150sCCm)进行1〜100 分钟的蚀刻,能够蚀刻掉上述氧化物膜等直到露出铝配线57。

[0138] 当要进行与外部布线的连接时,以上述方式露出的铝配线57成为电极焊盘部78。 下文中,将露出的铝配线57称为电极焊盘部78。优选的是,在形成有各芯片的像素区域的外部的三侧或四侧处形成多个电极焊盘部78。

[0139] 另外,如图19中所示,通过层叠两个半导体基板然后通过进行切割加工而分割为各芯片部,形成了层叠结构81a。因此,如图4中所示,完成了包括第一半导体芯片部22和第二半导体芯片部沈的固体摄像装置81。

[0140] 如图4中所示,通过将接合线79连接至电极焊盘部78,可以利用该接合线79将按照上述方式形成的固体摄像装置81连接至安装板的外部布线。另外,通过将该外部布线电连接至电极焊盘部78,使得通过使用第一半导体基板与第二半导体基板间互连线68而被连接起来的第一布线层41和第二布线层55的多个配线电连接。

[0141] 虽然在第一实施例的固体摄像装置81中是将接合线79连接至电极焊盘部78,但也可以使用焊料凸块将上述外部布线连接至电极焊盘部78。取决于使用者的选择,可以使用接合线或者焊料凸块。

[0142] 另外,在第一实施例中,使用电极焊盘部78对半导体晶片的固体摄像装置81进行检查。此外,上述检查包括两个检查阶段:对晶片状态的检查和对切割为芯片后的最终模块状态的检查。

[0143] 在第一实施例的固体摄像装置81及其制造方法中,像素区域23和控制区域M形成在第一半导体基板31的芯片部中,而用于信号处理的逻辑电路25形成在第二半导体基板45的芯片部中。由于以这样的方式将像素阵列功能和逻辑功能设置在不同的芯片部中, 从而能够对像素阵列和逻辑电路每一者分别采用最佳的加工形成技术。因此,由于能够充分发挥像素阵列和逻辑电路各自的性能,所以能够提供高性能的固体摄像装置。

[0144] 如果采用图2C的结构,那么在第一半导体芯片部22中可以仅形成用于接收光的像素区域23,而在第二半导体芯片部沈中单独地形成控制区域M及逻辑电路25。因此, 能够在各功能芯片中独立地选择最佳加工技术,并且也能够减小产品模块的面积。

[0145] 由于能够使用相关技术的晶片加工技术来将像素阵列和逻辑电路混合布置,所以能够使制造工序变得容易。

[0146] 另外,在本实施例中,将包含像素区域23和控制区域M的第一半导体基板31以及包含逻辑电路25的第二半导体基板45都在半成品状态下彼此粘合,然后对第一半导体基板31进行减薄处理。也就是说,当第一半导体基板31被减薄时,将第二半导体基板45用作支撑基板。因此,能够节省材料并且减少制造工序。另外,由于是在上述减薄处理后才形成贯通连接孔65和连接孔66,因此能够降低孔的纵横比,并且能够形成高精度的连接孔。

[0147] 另外,由于能够通过在低纵横比的贯通连接孔65和连接孔66中埋入导电材料来形成第一半导体基板与第二半导体基板间互连线68,所以既能够使用具有较差涂敷性的金属材料(例如铜(Cu)等)也能够使用具有优秀涂敷性的金属材料(例如钨(W)等)。换句话说,能够不受限制地将任何导电材料用于第一半导体基板与第二半导体基板间互连线68 中。因此,能够高精度地实现像素区域、控制电路及逻辑电路间的电连接。因此,能够提高生产力,抑制制造成本并且制造出高性能的固体摄像装置。

[0148] 另外,在本实施例中,用于使电极焊盘部78露出的贯通孔开口部77被形成得穿过第一布线层41与第二布线层55之间的粘合面,并且电极焊盘部78形成在位于比粘合面低的层中的第二布线层阳的配线中。因此,电极焊盘部78形成在比第一布线层41与第二布线层55之间的粘合面(该粘合面为脆弱表面)低的层中。因此,例如当将接合线79强制附着到电极焊盘部78上的时候,能够降低施加至粘合面(该粘合面为脆弱表面)的接合应力。因此,在布线接合期间能够防止从脆弱的粘合面产生裂痕。

[0149] 虽然在本实施例中举出的是两层半导体晶片层叠结构的例子,但本发明可以应用于具有两个以上的多个相互层叠的层的结构。在此情况下,贯通孔开口部被形成为使包含于最下层半导体晶片的配线层中的配线露出。并且使用该露出的配线作为配线焊盘部。因此,当外部布线与电极焊盘部彼此连接时,能够减小在基板间的脆弱的粘合面中产生的应力。

[0150] 在本实施例中的背面照射型固体摄像装置中,必须将用作光接收部的光电二极管靠近电路进行布置。因此,如上所述的对半导体层进行减薄的处理是必不可少的。优选地, 用于使低于粘合面的层中的配线露出的开口是较浅的。因此,与本实施例类似,在上层半导体基板(在本实施例中为第一半导体基板)是含有像素阵列的固体摄像元件的情况下,从具有减薄后的半导体层的第一半导体基板中开设出电极焊盘部是优选的。

[0151] 另外,虽然在上述实施例的固体摄像装置中,是使用电子作为信号电荷,并且第一导电型为P型而第二导电型为η型,但本发明也可以应用于使用空穴作为信号电荷的固体摄像装置。在此情况下,半导体基板、半导体阱区域和半导体区域的导电型与前述相反,且 η型被用作第一导电型而P型被用作第二导电型。

[0152] 虽然在上述第一实施例中例举的是MOS型固体摄像装置,但本发明也可以应用于半导体装置。接下来,作为本发明第二实施例,将对具有由不同种类的芯片层叠而成的结构的半导体装置进行说明。

[0153] 3.第二实施例

[0154] 半导体装置的结构示例及其制造方法

[0155] 参照图20至图沈,将对本发明第二实施例的半导体装置及其制造方法进行说明。 本实施例的半导体装置140是通过将含有第一半导体集成电路的第一半导体基板101和含有第二半导体集成电路的第二半导体基板102层叠起来而获得的。在图20中,与图4中相同的元件用与图4中相同的附图标记表示,并且不再重复对它们的说明。

[0156] 在第二实施例中,首先,如图21中所示,在与第一半导体基板(第一半导体晶片)101的各芯片部对应的区域中形成半成品状态的第一半导体集成电路(在本实例中即逻辑电路)。具体地,在半导体阱区域108的对应于各芯片部的区域中形成多个MOS晶体管 Tr9、TrlO和Trll,其中半导体阱区域108形成在由硅基板制成的第一半导体基板101中。 MOS晶体管Tr9、MOS晶体管TrlO和MOS晶体管Trll每一者均包括源极/漏极对区域105 和栅极电极106 ( 二者之间插设有栅极绝缘膜)。MOS晶体管Tr9、MOS晶体管TrlO和MOS 晶体管Trll每一者通过元件隔离区域100而被分隔开。

[0157] 虽然形成有多个MOS晶体管,但在图21中仅由MOS晶体管Tr9至Trll代表性地图示出来。逻辑电路也可以由CMOS晶体管形成。因此,多个MOS晶体管Tr9、TrlO和Trll 可以包括η沟道MOS晶体管或者ρ沟道MOS晶体管。因此,当形成的是η沟道MOS晶体管时,在P型半导体阱区域108中形成η型源极/漏极区域。当形成的是ρ沟道MOS晶体管时,在η型半导体阱区域中形成P型源极/漏极区域。

[0158] 作为第一半导体集成电路,例如,可以使用半导体存储电路替代逻辑电路。在此情况下,设置有与后面将要说明的第二半导体集成电路对应的逻辑电路,以对该半导体存储电路进行信号处理。

[0159] 另外,与第一实施例类似,在形成第二绝缘薄膜4¾后,形成用于隔离第一半导体基板101的半导体阱区域108内的所需区域的绝缘隔离层113。绝缘隔离层113是这样形成的:在形成第二绝缘薄膜4¾后,从第一半导体基板101背面侧在第一半导体基板101的所需位置处形成开口并在这些开口中埋入绝缘材料。这样的绝缘隔离层113形成在图20 中的围绕着第一半导体基板与第二半导体基板间互连线115的区域内。

[0160] 接着,在第一半导体基板101上部,隔着有层间绝缘膜103形成第一布线层107,该第一布线层107包含通过层叠多层(在本例中为三层)而获得的三层铜配线104。虽然在本实施例中第一布线层107的配线是由铜制成的,但也可以使用其它金属材料来构成该金属配线。可以用如第一实施例中所述的方式来形成这里的第一布线层107。另外,通过连接导体112将MOS晶体管Tr9至Trll每一者连接至第一层的所需铜配线104。另外,通过插设有连接导体112,将三层铜配线104中的各层彼此连接起来。

[0161] 期间,如图22所示,在与第二半导体基板(第二半导体晶片)102的各芯片部对应

20的区域中形成半成品状态的第二半导体集成电路(例如,在本示例中为逻辑电路)。也就是说,与图20类似,在半导体阱区域116的对应于各芯片部的区域中形成多个MOS晶体管 Trl2、Trl3和Trl4,其中半导体阱区域116是形成在由硅制成的第二半导体基板102中。 MOS晶体管Trl2至MOS晶体管Trl4每一者均包括源极/漏极成对区域117以及栅极电极 118( 二者之间插设有栅极绝缘膜)。另外,通过元件隔离区域127来将MOS晶体管Trl2、 MOS晶体管13和MOS晶体管Tr 14分隔开。

[0162] 虽然形成有多个MOS晶体管,但在图M中是由MOS晶体管Trl2至MOS晶体管Trl4 代表性地图示出来。逻辑电路也可以由CMOS晶体管形成。因此,多个MOS晶体管可以包括 η沟道MOS晶体管或者ρ沟道MOS晶体管。因此,当形成的是η沟道MOS晶体管时,在ρ型半导体阱区域中形成η型源极/漏极区域。当形成的是ρ沟道MOS晶体管时,在η型半导体阱区域中形成P型源极/漏极区域。

[0163] 接着,在第二半导体基板102上,隔着层间绝缘膜119形成第二布线层124,该第二布线层IM包含通过层叠多层(在本示例中为四层)而获得的四层金属配线。在本实施例中,提供的是形成了三层铜配线120和形成于最上层中的单层铝配线121的示例。另外, MOS晶体管Trl2至MOS晶体管Trl4每一者通过连接导体1¾而被连接至第一层的所需铜配线120。第三层铜配线120与铝配线121通过连接导体1¾彼此连接。另外,在本实施例中,在铝配线121上面和下面也分别沉积有阻挡金属层1¾和阻挡金属层130,并且通过在铝配线121下面插设有阻挡金属层129的方式,将铝配线121连接至下一层的铜配线120 时。可以通过类似于第一实施例中的布线层的形成方法来形成第二布线层124。

[0164] 另外,在第二布线层124上形成翘曲修正膜123,该翘曲修正膜123用于减轻当第一半导体基板101与第二半导体基板102粘合时所产生的翘曲状态。可以使用类似于第一实施例中的方法来形成翘曲修正膜123。

[0165] 接下来,如图23中所示,粘合第一半导体基板101和第二半导体基板102且使第一布线层107与第二布线层IM彼此面对。例如使用粘合剂进行上述粘合。当在粘合过程中使用粘合剂时,在第一半导体基板101的粘合面或第二半导体基板102的粘合面上形成粘合剂层125,并且通过在它们中间插设有粘合剂层125而使第一半导体基板101和第二半导体基板102重叠并彼此粘合。虽然在本实施例中是通过在中间插设粘合剂层125来将第一半导体基板101与第二半导体基板102彼此粘合的,但除此之外,还可以使用等离子体粘合法将它们粘合。在使用等离子体粘合法的情况下,在第一半导体基板101的粘合面和第二半导体基板102的粘合面每一者上都形成等离子体TEOS膜、等离子体SiN膜、SiON膜 (块膜)或SiC膜等。对形成在该膜上的粘合面进行等离子体处理并使二个粘合面重叠,然后通过退火处理使它们彼此粘合。优选地,采用400°C以下的低温处理进行该粘合处理,以便不影响配线等。另外,通过将第一半导体基板101和第二半导体基板102层叠并粘合起来从而形成了含有两种不同基板的层叠结构140a。

[0166] 然后,如图M中所示,通过从背面进行磨薄或研磨,对一侧的第一半导体基板101 进行减薄。尽管第一半导体基板101的厚度为例如600 μ m,但进行上述减薄处理直到膜厚度为例如大约5〜10 μ m。

[0167] 接着,如图25中所示,在减薄处理后,类似于第一实施例的图10至图13的工序, 在绝缘隔离层113里侧形成沟槽部164、贯通连接孔165和连接孔166。随后,先在贯通连接孔165和连接孔166的侧壁上形成绝缘层114之后,在沟槽部164、贯通连接孔165和连接孔166中形成第一半导体基板与第二半导体基板间互连线115。尽管未在图中示出,类似于第一实施例,如果需要,在遮光区域中形成遮光膜。在本实施例中,由于在减薄第一半导体基板101之后才形成贯通连接孔165和连接孔166,所以能够减小纵横比并且形成微细孔。在本实施例中,通过根据深度而形成不同开口尺寸的贯通连接孔165和连接孔166,能够形成最佳纵横比的孔,以便埋入导电材料并且防止布局空间增大。因此,当埋入导电材料时,即使在深的贯通连接孔165中也能够防止空隙的产生。

[0168] 另外,形成在第一半导体基板101中的电路与形成在第二半导体基板102中的电路通过第一半导体基板与第二半导体基板间互连线115电连接。然后,类似于第一实施例,在包括第一半导体基板与第二半导体基板间互连线115上部的整个表面上形成覆盖膜 111。

[0169] 然后,如图沈中所示,通过使用在所需区域中具有开口的掩模(未图示)进行蚀刻,形成穿过第一半导体基板101的贯通孔开口部132以露出铝配线121。因此,用该露出的铝配线121形成电极焊盘部142。接着,通过进行切割以分割成各芯片部,由此完成了图 20中所示的本实施例的半导体装置140。

[0170] 如图20中所示,通过将接合线131连接至电极焊盘部142,可以利用接合线131来使各个分割后的芯片与安装板的外部布线相连接。另外,通过将外部布线电连接至电极焊盘部142,将通过使用第一半导体基板与第二半导体基板间互连线115而被连接起来的第一半导体基板101和第二半导体基板102中的配线(电路)电连接。

[0171] 在第二实施例的半导体装置140及其制造方法中,能够使用最佳的加工技术在不同的芯片部中形成第一半导体集成电路和第二半导体集成电路,并且提供如上所述的高性能的半导体集成电路。另外,通过在半成品状态下将第一半导体晶片和第二半导体晶片粘合起来然后将它们减薄,并且通过在将第一半导体集成电路和第二半导体集成电路电连接以后形成成品状态的芯片,能够降低制造成本。

[0172] 另外,能够获得与第一实施例类似的效果。

[0173] 在上述的第一实施例和第二实施例中,上层半导体晶片与下层半导体晶片间互连线仅用来作为将形成在第一半导体基板中的第一半导体集成电路与形成在第二半导体基板中的第二半导体集成电路电连接的互连线。然而,本发明不限于此。例如,通过使用上层半导体晶片与下层半导体晶片间互连线,能够共用分别设置在第一半导体基板和第二半导体基板中的具有相同电位的配线(例如,电源配线或者接地配线)的一部分。

[0174] 下面,是将上层半导体晶片与下层半导体晶片间互连线形成为第一半导体基板与第二半导体基板间共用的电源配线和接地配线的示例。

[0175] 4.第三实施例

[0176] 图27是图示了本发明第三实施例的固体摄像装置的示意性结构图。在图27中, 与图4中相同的元件用与图4中相同的附图标记表示,并且省略对它们的说明。

[0177] 图27图示了固体摄像装置的包括像素区域23和控制区域M的区域。出于简化的目的,省略了一些晶体管和光电二极管。

[0178] 如图27中所示,在像素区域23中,用于把在第一半导体基板31中形成的像素信号输出的铜配线40a通过第一半导体基板与第二半导体基板间互连线68而被连接至形成在第二布线层55的最上层配线中的信号配线57a。在此情况下,将图3中所示电路结构中的第一半导体基板与第二半导体基板间互连线形成得位于与形成在第一半导体基板31中的选择晶体管的漏极连接的配线跟上述信号配线之间。另外,在包含于第二半导体基板45 中的逻辑电路25处进行信号配线57a的后续级中的处理。

[0179] 在本实施例中,形成于第二布线层55的最上层中的电源配线57b和接地配线57c 与形成于第一布线层41的最上层配线中的铜配线40b和铜配线40c通过第一半导体基板与第二半导体基板间互连线68连接。因此,第一半导体基板31和第二半导体基板45间共享电源配线57b和接地配线57c。

[0180] 在将两个半导体基板彼此粘合并通过第一半导体基板与第二半导体基板间互连线彼此连接而得到的立体器件中,为了减小基板的粘合面的高度差,很难形成厚的配线层 (对应于图27中的第一布线层41和第二布线层55)。因此,在相关技术的立体器件中,由于配线间的距离较小,因而难以减小配线间的电阻。另外,如果在两个半导体基板间分别形成有电源配线或接地配线,则增加了不允许的高电阻,元件尺寸增大,并且电源压降可能会导致噪声。

[0181] 在本实施例的固体摄像装置中,通过让沿垂直方向层叠起来的第一半导体基板31 与第二半导体基板45间所用的互连线68来共用电源配线57b或接地配线57c,能够提供具有有效低电阻的配线。另外,通过在减薄后的第一半导体基板31的背面侧上形成连接至第一半导体基板与第二半导体基板间互连线68的背面互连线,能够横跨具有不同电位的元件或配线。

[0182] 下面说明层叠芯片中的配线布局及其设计方法,所述的层叠芯片是通过层叠第一半导体芯片(下文中称为上层芯片)和第二半导体芯片(下文中称为下层芯片)而获得的。

[0183] 图28A是图示了本实施例的固体摄像装置中的层叠芯片90的示意性结构图,该结构中,含有电源配线57b的电源电路92的一部分形成于背面互连线99中。图28B是图示了作为比较例的层叠芯片91的示意性结构图,该结构中,含有电源配线57b的整个电源电路92形成于第二布线层55中。

[0184] 如图28A中所示,通过第一半导体基板31与第二半导体基板45间互连线68来实现芯片间的电源配线共用。与电源电路92的电源配线相连接的端子通过第二布线层55的最上层电源配线57b而连接至安装板。另外,形成于第一布线层41中的电源电路92的一部分在能够使布局上的重叠最小化的位置处中断,并且是通过第一半导体基板与第二半导体基板间互连线68而被包含于背面互连线99中。也就是说,图^B中作为比较例而示出的结构中的一部分电源电路92(被虚线所包围的区域a)在本实施例中被包含在形成于第一半导体基板31背面侧的背面互连线中。在本例中,可以使用跟形成于第一基板与第二基板间互连线68上部的连接用互连线68a相同的镶嵌法来形成背面互连线99。

[0185] 以这样的方式,在图^A的示例中,一部分电源电路92被移至第一半导体基板31 的背面侧并包含于背面互连线99中。因此,能够沿垂直方向将配线层叠起来。因此,与图 28B的结构相比,能够减小电源电路92的尺寸。

[0186] 图^A是图示了从层叠芯片90的电源配线到电源端子的连接以及从接地配线到接地端子的连接的框图。图^B是图示了比较例的层叠芯片91的电路部中的从电源配线到电源端子的连接以及从接地配线到接地端子的连接的框图。[0187] 图29A和图29B是图示了从表面看通过将上层芯片和下层芯片层叠而获得的层叠芯片90和层叠芯片91时的主要部件的示意性结构图,并且示意性地图示了形成在上层芯片中的电路部96和形成在下层芯片中的电路部97。

[0188] 在比较例中,如图^B中所示,上层芯片的电路部96的电源配线49b和接地配线 49c、下层芯片的电路部97的电源配线57b和接地配线57c分别连接至电源端子95和接地端子94。在此情况下,在上层芯片和下层芯片中,都必须引出电源配线49b和电源配线57b 以及接地配线49c和接地配线57c。

[0189] 以这样的方式,在该层叠芯片的设计过程中,为了对上层芯片和下层芯片独立地进行操作,必须在各个芯片中完成连接至输入/输出端子的布线(例如电源配线或接地配线等)以及输入/输出部的保护电路(未图示)。然而,在图29B中所示的层叠芯片91中, 如果在两个芯片间重叠地布置诸如电源配线或接地配线或保护电路(未图示)等共享电位的配线,会降低布局效率并增加芯片成本。

[0190] 相反地,在本实施例的结构中,如图^A中所示,上层芯片和下层芯片内的电源配线49b和57b以及接地配线49c和57c是通过背面互连线99或者形成于连接孔66和贯通连接孔65中的上层芯片与下层芯片间互连线来进行连接。另外,使用下层芯片的电源配线 57b和接地配线57c来实现与电源端子95和接地端子94的连接。因此,在上层芯片中,在将电源配线49b和接地配线49c连接至第一基板与第二基板间互连线68之后,就不需要再引出配线。因此,与图29B的示例相比,由于在图^A中所示的被虚线所包围的区域Z中能够得到额外的空间,所以能够在这些额外的空间中形成附加的电路。因此,能够实现最大化利用芯片面积的最佳布置。

[0191] 虽然在本实施例中一部分电路是被包含在形成于第一半导体基板31背面侧的背面互连线99中,但也可以在配线的总占据面积之中具有更大额外空间的基板中形成两个芯片间共用的电路。因此,能够共同地抑制配线层的数量和布线层的布局面积。

[0192] 然而,基本上,在例如电源配线或接地配线等具有相同电位的配线被形成在同一基板上的情况下,能够通过共用邻近电路间的区域来容易地抑制布局面积。但是在两层芯片被包含于不同的基板内的结构中,由于电路的布线路径受到第一基板与第二基板间互连线的限制,因而难以共用具有共同电位的配线。

[0193] 下面,将说明用于实现对本实施例固体摄像装置进行设计的设计方法。

[0194] 图30图示了对本实施例的固体摄像装置进行设计的方法,并且图31A至图34B是根据该设计过程的上层芯片(图31A、图32A、图33A和图34A)和下层芯片(图31B、图32B、 图3!3B和图34B)的制造工序图。

[0195] 在本实施例的固体摄像装置中,为了使用互连线跟层叠的上层芯片22与下层芯片沈进行连接,将上层芯片22与下层芯片沈间互连线68布置在不会干扰电路或配线的位置处就很重要。

[0196] 首先,基于电路面积的总和来确定芯片尺寸(步骤Si)。接着,对将要包含于上层芯片22和下层芯片沈中的电路进行分类(步骤S2)。在本实施例中,如图31A和图31B中所示,像素区域23和控制电路96要形成在上层芯片22中,而逻辑电路97和输入/输出端子12要形成在下层芯片沈中。

[0197] 然后,确定第一基板与第二基板间互连线的布局。在采用定制设计(基于客户的指示进行的设计)而设计出来的位置处(例如允许许多信号线直接连接在上层芯片22和下层芯片沈间的位置处(在固体摄像装置中,是在像素与信号配线之间的连接位置处)), 确定上层芯片22与下层芯片沈间互连线的布局(步骤S3)。因此,在由图31A和图31B的区域Zl所表示的区域中,确定了采用定制设计而得到的上层芯片22与下层芯片沈间互连线的布置区域。如图31A和图31B中所示,必须将直接连接的电路表面(即,定制设计中的上层芯片22与下层芯片沈间互连线的位置)布置在与上层芯片22和下层芯片沈相同的位置处。因此,如果以这样的方式进行确定,就限制了电路的大体布置。

[0198] 接着,虚拟地定义安装在上层芯片22和下层芯片沈中的电路构件的外部尺寸,并确定虚拟布局,从而确定不布置电路的空闲区域。于是,确定能够布置上层芯片22与下层芯片沈间互连线的区域(图32A中的区域Z2),而不是采用定制设计所确定的区域(步骤 S4)。在下层芯片沈中,如果能够布置用于容纳上层芯片22与下层芯片沈间互连线的配线,则可以在该配线正下方布置电路。然而,在布置有上层芯片22与下层芯片沈间互连线的情况下,难以在上层芯片22的正下方和周边布置电路。因此,上层芯片22与下层芯片沈间互连线的布置区域主要受到上层芯片22的电路布置的限制。

[0199] 然后,采用与常规电路设计类似的自动布线工艺,获得下层芯片沈中的输入/输出端子12与各电路的连接线间的配线路径(图32B的配线88)(步骤S5)。因此,如图32B 中所示,在下层芯片沈中,输入/输出端子12与逻辑电路97通过配线88进行连接。

[0200] 接着,引出将要被连接在上层芯片22与下层芯片沈间的具有相同电位的配线 (步骤S6)。因此,如图33A中所示,得到了上层芯片22中的将要与下层芯片沈的配线88 连接的配线89的布局。随后,如图34A和图34B中所示,在步骤S4中所确定的能够布置上层芯片22与下层芯片沈间互连线的区域中,通过自动布线工艺,把贯通连接孔65和连接孔66的布置位置确定在能够使上层芯片22的配线89与下层芯片沈的配线88间距离(包含背面互连线)最短的位置处。于是,确定了上层芯片22与下层芯片沈间互连线的布置位置(步骤S7)。也就是说,在本例中,还确定了背面互连线99的布线路径。因此,通过上层芯片22与下层芯片沈间互连线,上层芯片22和下层芯片沈的所需电极彼此连接起来, 并且连接至下层芯片沈的上层芯片22与下层芯片沈间互连线跟连接至上层芯片22的上层芯片22与下层芯片沈间互连线通过背面互连线99彼此连接起来。

[0201] 通过进行与典型加工流程中一样的连接检验、物理检验、适时检验等,来完成以上述这样的方式设计和制造出来的固体摄像装置。

[0202] 如上所述,在本实施例的固体摄像装置设计方法中,为了形成上层芯片与下层芯片间的穿过层叠芯片的互连线,必须将该上层芯片与下层芯片间互连线形成在不会干扰电路或配线的位置处。因此,必须增加在相关技术的设计过程中不存在的一道工序。

[0203] 在本实施例的固体摄像装置设计方法中,能够使用上层芯片22和下层芯片沈间互连线来连接具有相同电位的配线,并且使用背面互连线来使形成在芯片中的电路简化。 因此,能够有效地利用芯片面积并且减小芯片尺寸。

[0204] 虽然在本实施例中对固体摄像装置设计方法的示例进行了说明,但本实施例的设计方法也可以应用于第二实施例的半导体装置的制造过程。

[0205] 在相关技术的由层叠芯片构成的半导体装置的设计中,能够将电路分割给各个功能块,并且能够将各个电路分配给上层芯片和下层芯片。而在本发明的半导体装置中,能够充分减小连接孔的间距和贯通连接孔的间距(例如,减小至1 μ m)。于是,能够将一部分功能块移到另一基板而不会增大上层芯片与下层芯片间互连线的布置面积。因此,能够将一部分电路从没有充足的配线布置面积的基板移到具有更大额外面积的基板,或者能够共用一部分电路。因此,能够实现整体上具有小的额外面积的最佳布局。

[0206] 5.第四实施例

[0207] 电子装置的结构示例

[0208] 上述的本发明实施例的固体摄像装置可以应用于电子装置,该电子装置包括例如数码相机或摄像机等相机系统、具有摄像功能的手机、或具有摄像功能的其他装置等。

[0209] 图35是图示了本发明第四实施例的电子装置的示意性结构图。在图35中,可将照相机200作为本发明的电子装置的示例。将能够拍摄静止图像或运动图片的摄像机作为本实施例的照相机200的示例。本实施例的照相机200包括固体摄像装置203、光学系统 201和快门装置202,其中光学系统201用于将入射光引导至固体摄像装置203的光电转换部(例如光电二极管)。另外,照相机200还包括用于驱动固体摄像装置203的驱动电路 205和用于处理固体摄像装置203的输出信号的信号处理电路204。

[0210] 在固体摄像装置203中,采用的是上述的第一实施例的固体摄像装置。光学系统 (光学镜头)201将来自被摄物体的图像光(入射光)聚集在固体摄像装置203的摄像区域上。因此,在预定的时间周期内,信号电荷被累积在固体摄像装置203中。光学系统201可以是包括多个光学透镜的光学镜头系统。快门装置202控制固体摄像装置203的照射时间周期和遮光时间周期。驱动电路205提供用于控制固体摄像装置203的传输操作以及快门装置202的快门操作的驱动信号。基于从驱动电路205提供的驱动信号(时序信号),进行固体摄像装置203的信号传输。信号处理电路204进行各种信号处理。经过信号处理后的图像信号被存储在例如存储器等存储媒介中或者被输出至监视器。

[0211] 在本发明第四实施例的例如照相机200等电子装置中,能够在固体摄像装置203 中实现高性能并且降低制造成本。因此,在本实施例中,能够便宜地提供具有高可靠性的电子装置。

[0212] 本领域的技术人员应当理解,依据设计要求和其他因素,可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (18)

1. 一种用于制造半导体装置的方法,所述方法包括如下步骤:通过将多个半导体晶片层叠并粘合起来,形成含有所述多个半导体晶片的层叠结构, 各所述半导体晶片设置有形成于表面侧的布线层且设置有半成品状态的电路;然后对所述层叠结构的上层半导体晶片进行减薄;然后从所述上层半导体晶片形成开口,由此形成连接孔和贯通连接孔,所述连接孔到达形成于所述上层半导体晶片表面侧的配线,所述贯通连接孔穿过所述上层半导体晶片并到达形成于下层半导体晶片表面侧的配线,所述贯通连接孔的直径大于所述连接孔的直径;然后形成所述上层半导体晶片与所述下层半导体晶片间互连线,该互连线是通过在所述连接孔和所述贯通连接孔中埋入导电材料而使层叠起来的所述半导体晶片电连接。
2.根据权利要求1所述的方法,其中,将所述贯通连接孔形成得穿过所述上层半导体晶片且使形成于所述下层半导体晶片上部中的布线层的最上层配线露出,并且将所述连接孔形成得使形成于所述上层半导体晶片上部中的布线层的最下层配线露出ο
3.根据权利要求1所述的方法,其中,在包括所述连接孔和所述贯通连接孔的区域内,在所述连接孔和所述贯通连接孔的上部形成沟槽部,并且通过在所述沟槽部中埋入导电材料,使形成于所述连接孔中的所述上层半导体晶片与所述下层半导体晶片间互连线与形成于所述贯通连接孔中的所述上层半导体晶片与所述下层半导体晶片间互连线电连接。
4.根据权利要求3所述的方法,其中,在与所述沟槽部位于同一层内的所需遮光区域中形成遮光膜用沟槽部,并且在所述遮光膜用沟槽部中埋入导电材料,由此形成所述遮光膜。
5.根据权利要求1至4任一项所述的方法,其中,所述上层半导体晶片与所述下层半导体晶片间互连线将层叠起来的所述半导体晶片的电路间的具有共同电位的配线相互连接。
6.根据权利要求5所述的方法,其中,使用背面互连线形成层叠起来的所述半导体晶片的电路间的共用电路的一部分,所述背面互连线形成于所述上层半导体晶片的背面上并且电连接至所述上层半导体晶片与所述下层半导体晶片间互连线。
7.根据权利要求1至4任一项所述的方法,其中,在最上层的所述半导体晶片中形成包含光电转换部和多个像素晶体管的像素,且所述光电转换部根据所接收的光量产生信号电荷,由此将所述半导体装置形成为背面照射型固体摄像装置。
8.根据权利要求7所述的方法,在形成所述上层半导体晶片与所述下层半导体晶片间互连线之后,还包括如下步骤:在形成有所述像素的所述半导体晶片的上部,形成片上滤色器和片上透镜。
9. 一种半导体装置,所述半导体装置包括:第一半导体晶片,所述第一半导体晶片设置有形成于表面侧的第一布线层且设置有半成品状态的第一半导体集成电路;第二半导体晶片,所述第二半导体晶片置于所述第一半导体晶片下方,所述第二半导体晶片设置有形成于表面侧的第二布线层且设置有半成品状态的第二半导体集成电路,在所述第一布线层与所述第二布线层之间设有粘合面;以及所述第一半导体晶片与所述第二半导体晶片间互连线,该互连线用于使所述第一半导体集成电路与所述第二半导体集成电路电连接,该互连线是通过在连接孔和贯通连接孔中埋入导电材料而形成的,所述连接孔被形成得从所述第一半导体晶片的背面到达所述第一布线层的配线,所述贯通连接孔被形成得从所述第一半导体晶片的背面起穿过所述第一布线层与所述第二布线层之间的所述粘合面并到达所述第二布线层的配线,所述贯通连接孔的直径大于所述连接孔的直径。
10.根据权利要求9所述的半导体装置,其中,所述连接孔被形成得到达所述第一布线层的多层配线中的离所述第一半导体晶片最近侧的最下层配线,并且所述贯通连接孔被形成得到达所述第二布线层的多层配线中的离所述第二半导体晶片最远侧的最上层配线。
11.根据权利要求9所述的半导体装置,其中,在所述贯通连接孔的侧壁和所述连接孔的侧壁上形成有由绝缘材料制成的绝缘分隔层,并且所述第一半导体晶片与所述第二半导体晶片间互连线跟所述第一半导体晶片之间是电绝缘的。
12.根据权利要求9至11任一项所述的半导体装置,其中,在包括所述连接孔和所述贯通连接孔的区域中,在所述连接孔和所述贯通连接孔的上部形成有沟槽部,并且在所述沟槽部中埋入有导电材料,使得形成于所述连接孔中的所述第一半导体晶片与所述第二半导体晶片间互连线与形成于所述贯通连接孔中的所述第一半导体晶片与所述第二半导体晶片间互连线电连接。
13.根据权利要求9至11任一项所述的半导体装置,在所述第一半导体晶片中形成有包括光电转换部和多个像素晶体管的像素,且所述光电转换部根据所接收的光量产生信号电荷,由此所述半导体装置被形成为背面照射型固体摄像装置。
14.根据权利要求9至11任一项所述的半导体装置,其中,在与所述沟槽部位于同一层内的所需遮光区域中形成有遮光膜用沟槽部,并且通过在所述遮光膜用沟槽部中埋有导电材料而形成了所述遮光膜。
15.根据权利要求9至11任一项所述的半导体装置,其中,所述第一半导体晶片与所述第二半导体晶片间互连线将所述第一半导体集成电路和所述第二半导体集成电路中的具有共同电位的配线相互连接。
16.根据权利要求15所述的半导体装置,其中,使用背面互连线形成了所述第一半导体集成电路和所述第二半导体集成电路间的共用电路的一部分,所述背面互连线形成于所述第一半导体晶片的背面上并且电连接至所述第一半导体晶片与所述第二半导体晶片间互连线。
17. 一种用于设计半导体装置的方法,所述方法包括如下步骤:对将要布置在上层芯片和下层芯片中的各电路进行分类;采用定制设计,确定用于将所述上层芯片和所述下层芯片连接起来的上层半导体晶片与下层半导体晶片间互连线的布置区域;暂时定义将要安装在所述上层芯片和所述下层芯片中的各电路的外部尺寸,确定不布置电路的空隙区域,并且确定其他的能够布置所述上层半导体晶片与下层半导体晶片间互连线的区域;采用自动布线,获得所述下层芯片中的输入/输出端子与各电路的连接线间的配线路径;并且引出将要被连接在所述上层芯片与所述下层芯片之间的具有共同电位的配线,并且采用自动布线工艺,在能够布置所述上层半导体晶片与下层半导体晶片间互连线的区域内, 将所述上层半导体晶片与下层半导体晶片间互连线的布置位置确定在能够提供上层配线与下层配线间的最短距离的位置处。
18. 一种电子装置,所述电子装置包括: 固体摄像装置;光学透镜,所述光学透镜把入射光引导至所述固体摄像装置的光电二极管;以及信号处理电路,所述信号处理电路对所述固体摄像装置的输出信号进行处理, 其中,所述固体摄像装置是根据权利要求9至16任一项所述的半导体装置。
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