KR20230119268A - 웨이퍼 접합 이면 조사형 이미저 - Google Patents

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KR20230119268A
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하지메 야마기시
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 발명의 촬상 장치는, 적어도 하나의 광전 변환부에 의해 생성된 전하에 의거한 전기 신호를 수신하는 제1의 배선과, 복수의 제2의 배선을 포함하는 제1의 다층 배선층 및 화소 어레이를 포함하는 제1의 기판과, 상기 제1의 배선에 접합된 제3의 배선과, 그 적어도 하나가 상기 복수의 제2의 배선 중 적어도 하나에 접합되는 복수의 제4의 배선을 포함하는 제2의 다층 배선층 및 상기 전기 신호를 처리하는 로직 회로를 포함하는 제2의 기판을 포함하며, 상기 제2의 다층 배선층은 상기 복수의 제4의 배선에 접속되어 전원 신호를 수신하는 적어도 하나의 제5의 배선을 포함하고, 상기 제1의 배선 및 상기 제3의 배선은 상기 복수의 제2의 배선, 상기 복수의 제4의 배선 및 상기 적어도 하나의 제5의 배선보다 상기 제1 및 제2의 기판의 가장자리에 더 가까운 것을 특징으로 한다.

Description

웨이퍼 접합 이면 조사형 이미저{WAFER BONDED BACK ILLUMINATED IMAGER}
본 출원은 일본에 있어서 2017년 6월 29일에 출원된 일본 특허출원 번호2017-127504를 기초로 하여 우선권을 주장하는 것이고, 이 출원은 참조함에 의해, 본 출원에 원용된다.
본 기술은, 반도체 장치에 관한 것이다. 상세하게는, 복수의 반도체 기판의 다층 배선층이 전기적으로 접속된 적층형 반도체 기판으로 이루어지는 반도체 장치에 관한 것이다.
근래, 디지털 카메라가 널리 보급되고 있다. 이에 수반하여, 디지털 카메라의 중심부품인 고체 촬상 장치(이미지 센서 또는 이미지 장치)의 수요가 더욱더 높아지고 있다. 고체 촬상 장치의 성능면에서는, 고화질화 및 고기능화를 실현하기 위한 기술 개발이 진행되고 있다. 한편, 촬상 기능을 갖는 휴대 단말(휴대 전화기, PDA(Personal Digital Assistant), 노트 PC(Personal Computer)나 태블릿 PC 등)의 보급도 진행되고 있다. 이에 수반하여, 이들 휴대 단말의 휴대성을 높이기 때문에, 고체 촬상 장치나 그것을 구성하는 부품의 소형화, 경량화 및 박형화가 진행되고 있다. 또한, 이들 휴대 단말의 보급 확대를 위해, 고체 촬상 장치나 그것을 구성하는 부품의 저비용화도 진행되고 있다.
일반적으로, 고체 촬상 장치(예를 들면, MOS(Metal Oxide Semiconductor)형 고체 촬상 장치)는, 실리콘 기판의 수광면측에 광전변환부나 증폭 회로, 다층 배선층을 형성하고, 그 위에 컬러 필터나 온 칩 마이크로 렌즈를 형성함으로써 구성된다. 또한, 그 수광면측에는, 접착제 등의 스페이서에 의해 커버 글라스가 첩합된다. 또한, 그 수광면의 반대측에는, 단자가 형성된다. 이 고체 촬상 장치에는, 출력되는 신호에 대해 소정의 처리를 행하는 신호 처리 회로가 접속된다. 고체 촬상 장치의 다기능화에 수반하여, 신호 처리 회로에서 행하여지는 처리는 증가하는 경향에 있다.
복수의 반도체 기판이 접속된 구성을 소형화하기 위해, 다양한 수단이 강구되어 있다. 예를 들면, SiP(System in Package) 기술에 의해, 복수의 반도체 기판을 하나의 패키지 내에 봉지하는 것이 행하여지고 있다. 이에 의해, 실장 면적을 작게 할 수 있고, 전체 구성의 소형화를 실현할 수 있다. 그렇지만, SiP에서는 반도체 기판간을 접속한 배선에 의해 전송 거리가 길어져서, 고속 동작이 방해될 우려가 있다.
이에 비해, 화소 영역을 포함하는 제1의 반도체 기판과, 로직 회로를 포함하는 제2의 반도체 기판을 첩합하여 접합함에 의해 구성된 고체 촬상 장치가 제안되어 있다(예를 들면, 특허 문헌 1 참조.). 이와 같은 구성에 의하면, 신호를 고속으로 전송하는 것이 가능해진다. 이 고체 촬상 장치에서는, 함께 반제품 상태의 화소 어레이를 구비한 제1의 반도체 기판과, 로직 회로를 구비한 제2의 반도체 기판을 첩합하고, 제1의 반도체 기판을 박막화한 후, 화소 어레이와 로직 회로의 접속이 이루어진다. 여기서, 접속은, 제1의 반도체 기판의 소요되는 배선에 접속하는 접속 도체와, 제1의 반도체 기판을 관통하여 제2의 반도체 기판의 소요되는 배선에 접속하는 관통 접속 도체와, 양 접속 도체를 잇는 연결 도체로 이루어지는 접속 배선을 형성하여 행하여진다. 그 후, 완성품 상태에서 칩화되어, 이면 조사형의 고체 촬상 장치로서 구성된다.
한편, 복수의 반도체 기판을 접합하여 이루어지는 고체 촬상 장치에 있어서, 관통 접속 도체에 의한 전기적 접속법이 아니라, 양 반도체 기판의 표면에 구리(Cu)전극을 취출하여 접속시키는 방법이 제안되어 있다(예를 들면, 특허 문헌 2 참조.). 또한, 구리전극을 차광층에 이용한 고체 촬상 장치도 제안되어 있다(예를 들면, 특허 문헌 3 참조.). 이에 의해, 로직 회로의 트랜지스터로부터의 핫 캐리어에 의한 발광이 차광층에서 차단되어, 화소 어레이측으로의 입사가 억제된다. 또한, 접합 후의 반도체 칩 전체의 두께도 억제된다.
특허문헌 1 : JP2012-064709A 특허 문헌 2 : JP2013-073988A 특허 문헌 3 : JP2012-164870A
상술한 종래 기술과 같이 구리전극을 차광층에 이용하기 위해서는, 이 구리전극의 피복률(절연막 및 구리전극이 점하는 면적에서의 구리전극의 면적률)을 어느 일정 이상으로 높게 설정할 필요가 있다. 그렇지만, 이 경우, 제1의 반도체 웨이퍼와 제2의 반도체 웨이퍼의 접합에서, 부분적으로 접합할 수 없는 영역이 되어, 보이드가 형성되어 버린다. 보이드가 형성되면, 그 부분의 접합 강도가 약하기 때문에, 웨이퍼 접합 후에 행하여지는 제1의 반도체 웨이퍼의 실리콘 기판을 얇게 하는 공정에서, 박리를 일으킨다. 접합할 수 없는 영역이 발생하는 것은, 구리전극의 피복률의 비율을 높게 함에 의해, 웨이퍼 사이의 본딩시의 접합파(Bonding Wave)의 속도가 불균일하게 되기 때문이다. 즉, 웨이퍼 외주부에서, 접합 속도가 상대적으로 늦어지는 부분이 발생하여, 접합할 수 없는 영역, 즉 보이드(기포)가 형성되는 것이라고 생각된다. 이와 같이, 구리를 고피복률로 하면 웨이퍼 접합시에 보이드가 형성되기 쉽게 되는 이유로서는, 접합시에 대항하는 재료가, 구리와 구리 및 구리와 절연막의 영역은, 접합 강도가 약한 것에 있다. 구리의 비율을 일정 이하로 억제하고, 절연막의 비율을 많게 하여, 접합시에 대항하는 재료를, 절연막과 절연막의 비율을 확보할 필요가 있다.
한편, 접합면 부근에 형성되는 도전막의 이용의 하나로서, 제2의 반도체 칩부에 로직 회로의 배선층으로서 이용하는 방법이 생각된다. 특히, 로직 회로의 최상층의 배선층에, 접합면 부근에 형성되는 도전막의 배선부를 중간 배선으로 리벳 박음(打ち)한 구조로 함에 의해, 최상층의 배선 저항을 낮게 할 수 있다. 그때문에도, 접합면 부근의 도전막은 고피복률로 배치할 수 있어서 유리해지지만, 접합 보이드를 억제하기 위해, 도전막의 피복률은, 예를 들면 50% 이하로 억제할 필요가 있어서, 효율이 좋은 배선 이용을 할 수가 없었다.
본 기술은 이와 같은 상황을 감안하여 생겨진 것으로, 복수의 반도체 칩의 접합면 부근에 존재하는 도전막을 저피복률로 설정하면서, 배선층으로서 이용하여, 그 배선 저항을 낮게 하는 것을 목적으로 한다.
본 기술은, 상술한 문제점을 해소하기 위해 이루어진 것으로, 그 제1의 측면은, 적어도 하나의 광전 변환부에 의해 생성된 전하에 의거한 전기 신호를 수신하는 제1의 배선과, 복수의 제2의 배선을 포함하는 제1의 다층 배선층 및 화소 어레이를 포함하는 제1의 기판과, 상기 제1의 배선에 접합된 제3의 배선과, 그 적어도 하나가 상기 복수의 제2의 배선 중 적어도 하나에 접합되는 복수의 제4의 배선을 포함하는 제2의 다층 배선층 및 상기 전기 신호를 처리하는 로직 회로를 포함하는 제2의 기판을 포함하며, 상기 제2의 다층 배선층은 상기 복수의 제4의 배선에 접속되어 전원 신호를 수신하는 적어도 하나의 제5의 배선을 포함하고, 상기 제1의 배선 및 상기 제3의 배선은 상기 복수의 제2의 배선, 상기 복수의 제4의 배선 및 상기 적어도 하나의 제5의 배선보다 상기 제1 및 제2의 기판의 가장자리에 더 가까운 것을 특징으로 하는 촬상 장치를 포함한다.
상기 제2의 다층 배선층은 그 하나가 상기 적어도 하나의 제5의 배선과 상기 복수의 배선의 하나 또는 상기 복수의 제4의 배선 사이에 접속되는 복수의 제6의 배선을 더 포함하는 것을 특징으로 한다.
상기 복수의 제6의 배선 각각의 높이 및 폭은 상이한 것을 특징으로 한다. 상기 폭은 상기 높이보다 큰 것을 특징으로 한다. 상기 복수의 제6의 배선의 각각의 폭은 상기 복수의 제4의 배선 각각의 폭보다 작은 것을 특징으로 한다. 상기 적어도 하나의 제5의 배선은 상기 복수의 제4의 배선 및 상기 복수의 제6의 배선보다 넓은 것을 특징으로 한다.
상기 제1의 배선은 상기 제1의 기판에서 제1의 도전성 비아에 접속되고, 상기 제3의 배선은 상기 제2의 기판에서 제2의 도전성 비아에 접속되는 것을 특징으로 한다. 상기 제1의 다층 배선층은, 상기 복수의 제2의 배선의 각각의 하나에 접속된 제1의 단(end)을 각각 구비하는 복수의 제7의 배선을 더 포함하는 것을 특징으로 한다. 상기 제1의 다층 배선층은, 상기 복수의 제7의 배선의 각각의 제2의 단(end)에 접속된 복수의 제8의 배선을 더 포함하는 것을 특징으로 한다. 메모리를 포함하며 상기 제2의 기판에 접합된 제3의 기판을 더 포함하는 것을 특징으로 한다.
본 발명의 한 특징에 따르면, 제1의 다층 배선층을 포함하는 제1의 기판을 포함하고, 상기 제1의 다층 배선층은, 상기 제1의 기판을 제2의 기판에 접합하며 적어도 하나의 광전 변환부에 의해 생성된 전하에 의거한 전기 신호를 수신하는 제1의 배선과, 상기 제1의 기판을 상기 제2의 기판에 접합하는 복수의 제2의 배선과, 전원 공급 신호를 수신하는 적어도 하나의 제3의 배선, 및 상기 적어도 하나의 제3의 배선을 상기 복수의 제2의 배선에 접속하는 복수의 제4의 배선을 포함하며, 상기 적어도 하나의 제3의 배선은 상기 복수의 제2의 배선 및 상기 복수의 제4의 배선보다 더 넓고, 상기 복수의 제2의 배선, 상기 적어도 하나의 제3의 배선, 및 상기 복수의 제4의 배선은, 상기 제1의 배선보다 화소 영역의 적어도 일부에 더 가깝게 위치하는 것을 특징으로 한다.
상기 제1의 배선에 접합된 제5의 배선과, 상기 복수의 제2의 배선에 접합된 복수의 제6의 배선을 포함하는 제2의 다층 배선층 및 상기 전기 신호를 처리하는 로직 회로를 포함하는 제2의 기판을 더 포함하며, 상기 복수의 제2의 배선, 상기 적어도 하나의 제3의 배선, 및 상기 복수의 제4의 배선은 상기 화소 영역의 일부와 겹치는 것을 특징으로 한다. 상기 제2의 다층 배선층은, 상기 복수의 제6의 배선보다 상기 제2의 다층 배선층에서 상이한 레벨에 위치하는 복수의 제7의 배선과, 상기 복수의 제7의 배선과 상기 복수의 제6의 배선 사이에 접속된 복수의 제8의 배선을 포함하는 것을 특징으로 한다. 상기 복수의 제7의 배선은 상기 복수의 제8의 배선보다 넓은 것을 특징으로 한다. 상기 제5의 배선과 상기 제1의 배선은 상기 복수의 제2의 배선 및 상기 복수의 제6의 배선보다 상기 제1 및 제2의 기판의 가장자리에 더 가까운 것을 특징으로 한다.
상기 제1 배선은 제1의 도전성 비아에 접속되며, 제5의 배선은 제2의 도전성 비아에 접속되는 것을 특징으로 한다. 메모리를 포함하며 상기 제2의 기판에 접합된 제3의 기판을 더 포함하는 것을 특징으로 한다.
본 발명의 특징에 따르면, 적어도 하나의 광전 변환부에 의해 생성된 전하에 의거한 전기 신호를 수신하는 제1의 배선과, 복수의 제2의 배선을 포함하는 제1의 다층 배선층 및 화소 어레이를 포함하는 제1의 기판과, 상기 제1의 배선에 접합된 제3의 배선과, 상기 복수의 제2의 배선에 접합된 복수의 제4의 배선을 포함하는 제2의 다층 배선층 및 상기 전기 신호를 처리하는 로직 회로를 포함하는 제2의 기판을 포함하며, 상기 제1의 배선 및 상기 제3의 배선은 상기 복수의 제2의 배선, 상기 복수의 제4의 배선 및 적어도 하나의 제5의 배선보다 상기 제1 및 제2의 기판의 가장자리에 더 가깝고, 평면으로 보아, 상기 복수의 제4의 배선 및 상기 복수의 제2의 배선은 상기 화소 어레이의 화소 영역의 적어도 일부와 겹치는 것을 특징으로 한다. 상기 제2 다층 배선층은 전원 공급 신호를 수신하며 상기 복수의 제4의 배선에 접속되는 적어도 하나의 제5의 배선을 포함하는 것을 특징으로 한다. 상기 제2의 기판은 상기 적어도 하나의 제5의 배선을 상기 복수의 제4의 배선에 접속하는 복수의 제6의 배선을 포함하는 것을 특징으로 한다.
본 기술에 의하면, 복수의 반도체 칩 사이의 접합면 부근에 존재하는 도전막을 저피복률로 설정하면서, 배선층으로서 이용하여 그 배선 저항을 낮게 할 수 있다는 우수한 효과를 달성할 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 기술의 실시의 형태에서의 촬상 소자를 갖는 반도체 장치의 한 예인 고체 촬상 장치의 구성례를 도시하는 도면.
도 2의 A 내지 C는 본 기술의 실시의 형태에서의 고체 촬상 장치의 기판의 예시적인 분할례를 도시하는 도면.
도 3은 본 기술의 실시의 형태에서의 고체 촬상 장치의 한 예를 도시하는 단면도.
도 4는 본 기술의 실시의 형태에서의 제1의 반도체 기판의 세부의 예를 도시하는 도면.
도 5는 본 기술의 실시의 형태에서의 제2의 반도체 기판의 세부의 예를 도시하는 도면.
도 6의 A 내지 B는 본 기술의 실시의 형태에서의 접속 배선과 배선 사이의 중간 배선의 구조례를 도시하는 도면.
도 7의 A 내지 C는 본 기술의 실시의 형태에서의 중간 배선의 배선 평면상의 형상의 제1의 예를 도시하는 도면.
도 8의 A 내지 B는 본 기술의 실시의 형태에서의 중간 배선의 배선 평면상의 형상의 제2의 예를 도시하는 도면.
도 9는 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제1의 공정을 도시하는 도면.
도 10은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제2의 공정을 도시하는 도면.
도 11은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제3의 공정을 도시하는 도면.
도 12는 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제4의 공정을 도시하는 도면.
도 13은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제5의 공정을 도시하는 도면.
도 14는 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제6의 공정을 도시하는 도면.
도 15는 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제7의 공정을 도시하는 도면.
도 16은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제8의 공정을 도시하는 도면이다.
도 17은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예에서의 제9의 공정을 도시하는 도면.
도 18은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제1의 변형례의 단면도.
도 19는 본 기술의 실시의 형태에서의 고체 촬상 장치의 제2의 변형례의 단면도.
도 20은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제3의 변형례의 단면도.
도 21은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제4의 변형례의 단면도.
도 22는 본 기술의 실시의 형태에서의 고체 촬상 장치의 제5의 변형례의 단면도.
도 23은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제6의 변형례의 단면도.
도 24는 본 기술의 실시의 형태에서의 고체 촬상 장치의 제7의 변형례의 단면도.
도 25는 본 기술의 실시의 형태에서의 고체 촬상 장치의 제8의 변형례의 단면도.
도 26은 본 기술의 실시의 형태에서의 고체 촬상 장치의 제9의 변형례의 단면도.
이하, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 칭한다)에 관해 설명한다. 설명은 이하의 순서에 의해 행한다.
1. 실시의 형태
2. 변형례
<1. 실시의 형태>
"고체 촬상 장치의 구성"
도 1은, 본 기술의 실시의 형태에서의 촬상 소자를 갖는 반도체 장치의 한 예인 고체 촬상 장치의 구성례를 도시하는 도면이다. 이 고체 촬상 장치는, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로서 구성된다. 이 고체 촬상 장치는, (도시하지 않은) 반도체 기판(예를 들면, 실리콘 기판)에, 촬상 소자(10) 및 주변 회로부를 갖는다. 주변 회로부는, 수직 구동 회로(20)와, 수평 구동 회로(30)와, 제어 회로(40)와, 칼럼 신호 처리 회로(50)와, 출력 회로(60)를 구비한다.
촬상 소자(10)는, 광전변환부를 포함하는 복수의 화소(11)를, 2차원 어레이형상으로 배열한 화소 어레이이다. 이 화소(11)는, 광전변환부가 되는 예를 들면 포토 다이오드와, 복수의 화소 트랜지스터를 포함한다. 여기서, 복수의 화소 트랜지스터는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터에 의해 구성할 수 있다. 또한, 복수의 화소 트랜지스터는, 선택 트랜지스터를 추가하여 4개의 트랜지스터로 구성할 수도 있다. 또한, 단위화소의 등가 회로는 일반적인 것과 마찬가지이기 때문에, 상세한 설명은 생략한다.
또한, 화소(11)는, 하나의 단위화소로서 구성할 수도 있고, 또한, 공유 화소 구조로 할 수도 있다. 이 화소 공유 구조는, 복수의 포토 다이오드가, 플로팅 디퓨전 및 전송 트랜지스터 이외의 다른 트랜지스터를 공유하는 구조이다.
수직 구동 회로(20)는, 행 단위로 화소(11)를 구동하는 것이다. 이 수직 구동 회로(20)는, 예를 들면 시프트 레지스터에 의해 구성된다. 이 수직 구동 회로(20)는, 화소 구동 배선을 선택하여, 그 선택된 화소 구동 배선에 화소(11)를 구동하기 위한 펄스를 공급한다. 이에 의해, 수직 구동 회로(20)는, 촬상 소자(10)의 각 화소(11)를 행 단위로 순차적으로 수직 방향으로 선택 주사하고, 각 화소(11)의 광전변환부에서 수광량에 응하여 생성된 신호 전하에 의거한 화소 신호를, 칼럼 신호 처리 회로(50)에 공급한다.
수평 구동 회로(30)는, 열 단위로 칼럼 신호 처리 회로(50)를 구동하는 것이다. 이 수평 구동 회로(30)는, 예를 들면 시프트 레지스터에 의해 구성된다. 이 수평 구동 회로(30)는, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(50)의 각각을 순번대로 선택하여, 칼럼 신호 처리 회로(50)의 각각으로부터 화소 신호를 수평 신호선(59)에 출력시킨다.
제어 회로(40)는, 고체 촬상 장치의 전체를 제어하는 것이다. 이 제어 회로(40)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 수취하고, 고체 촬상 장치의 내부 정보 등의 데이터를 출력한다. 즉, 이 제어 회로(40)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(20), 칼럼 신호 처리 회로(50) 및 수평 구동 회로(30) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 이들의 신호를 수직 구동 회로(20), 칼럼 신호 처리 회로(50) 및 수평 구동 회로(30) 등에 입력한다.
칼럼 신호 처리 회로(50)는, 화소(11)의 예를 들면 열마다 배치되고, 1행분의 화소(11)로부터 출력되는 신호에 대해, 화소열마다 노이즈 제거 등의 신호 처리를 행하는 것이다. 즉, 이 칼럼 신호 처리 회로(50)는, 화소(11) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double Sampling)나, 신호 증폭, AD(Analog/Digital) 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(50)의 출력단에는, (도시하지 않은) 수평 선택 스위치가 수평 신호선(59)과의 사이에 접속된다.
출력 회로(60)는, 칼럼 신호 처리 회로(50)의 각각으로부터 수평 신호선(59)을 통하여 순차적으로 공급되는 신호에 대해, 신호 처리를 행하여 출력하는 것이다. 그때, 이 출력 회로(60)는, 칼럼 신호 처리 회로(50)로부터의 신호를 버퍼링한다. 또한, 이 출력 회로(60)는, 칼럼 신호 처리 회로(50)로부터의 신호에 대해, 흑레벨 조정, 열편차 보정, 각종 디지털 신호 처리 등을 행하도록 하여도 좋다.
도 2는, 본 기술의 실시의 형태에서의 고체 촬상 장치의 기판의 분할례를 도시하는 도면이다.
동 도면에서의 a는, 제1의 예를 도시한다. 이 제1의 예는, 제1의 반도체 기판(91)과 제2의 반도체 기판(92)으로 구성된다. 제1의 반도체 기판(91)에는, 화소 영역(93)과 제어 회로(94)가 탑재된다. 제2의 반도체 기판(92)에는, 신호 처리 회로를 포함하는 로직 회로(95)가 탑재된다. 그리고, 제1의 반도체 기판(91)과 제2의 반도체 기판(92)이 상호 전기적으로 접속됨에 의해, 하나의 반도체 칩으로서의 고체 촬상 장치가 구성된다.
동 도면에서의 b는, 제2의 예를 도시한다. 이 제2의 예는, 제1의 반도체 기판(91)과 제2의 반도체 기판(92)으로 구성된다. 제1의 반도체 기판(91)에는, 화소 영역(93)이 탑재된다. 제2의 반도체 기판(92)에는, 제어 회로(94)와, 신호 처리 회로를 포함하는 로직 회로(95)가 탑재된다. 그리고, 제1의 반도체 기판(91)과 제2의 반도체 기판(92)이 상호 전기적으로 접속됨에 의해, 하나의 반도체 칩으로서의 고체 촬상 장치가 구성된다.
동 도면에서의 c는, 제3의 예를 도시한다. 이 제3의 예는, 제1의 반도체 기판(91)과 제2의 반도체 기판(92)으로 구성된다. 제1의 반도체 기판(91)에는, 화소 영역(93)과, 그 화소 영역(93)을 제어하는 제어 회로(94)가 탑재된다. 제2의 반도체 기판(92)에는, 신호 처리 회로를 포함하는 로직 회로(95)와, 그 로직 회로(95)를 제어하는 제어 회로(94)가 탑재된다. 그리고, 제1의 반도체 기판(91)과 제2의 반도체 기판(92)이 상호 전기적으로 접속됨에 의해, 하나의 반도체 칩으로서의 고체 촬상 장치가 구성된다.
"고체 촬상 장치의 구성례"
도 3은, 본 기술의 실시의 형태에서의 고체 촬상 장치(100)의 한 예를 도시하는 단면도이다. 이 고체 촬상 장치(100)는, 이면 조사형의 CMOS 고체 촬상 소자이고, 수광부가 회로부의 상부에 배치되고, 표면 조사형에 비하여 고감도이며 저노이즈라는 특성을 갖는다.
이 고체 촬상 장치(100)는, 상술한 제1의 반도체 기판(91) 및 제2의 반도체 기판(92)과 같이, 화소 어레이와 제어 회로가 형성되는 제1의 반도체 기판(200)과, 로직 회로가 형성되는 제2의 반도체 기판(300)이 첩합된 적층형 반도체 칩을 갖고 구성된다. 제1의 반도체 기판(200)과 제2의 반도체 기판(300)은, 후술하는 서로의 다층 배선층이 마주 대하도록 하여, 또한, 접속 배선이 직접 접합하도록, 첩합된다. 또한, 제1의 반도체 기판(200) 및 제2의 반도체 기판(300)은, 특허청구의 범위에 기재된 복수의 반도체 기판의 한 예이다.
제1의 반도체 기판(200)은, 박막화된 실리콘을 포함하는 반도체 기판(250)상에 광전변환부가 되는 포토 다이오드(PD)와 복수의 화소 트랜지스터(Tr1, Tr2)가 2차원으로 배열된 화소 어레이(210)가 형성된다. 또한, 여기서는, 화소 트랜지스터(Tr1, Tr2)는, 복수의 화소 트랜지스터를 대표하여 나타내고 있다. 또한, 반도체 기판(250)에는, (도시하지 않은) 제어 회로를 구성하는 복수의 MOS 트랜지스터가 형성된다.
반도체 기판(250)의 표면(251)측에는, 층간 절연막(260)을 통하여 복수, 이 예에서는 4층의 메탈(M1 내지 M4)에 의한 배선(271(M1 내지 M3) 및 272(M4))을 배치한 다층 배선층(270)이 형성된다. 배선(271 및 272)은, 듀얼다마신법으로 형성되는 구리(Cu) 배선이 이용된다.
반도체 기판(250)의 이면측에는, 절연막(240)을 통하여 옵티컬 블랙 영역(211)상을 포함하여 차광막(231)이 형성되고, 또한 평탄화막(232)을 통하여 유효 화소 어레이(212)상에 컬러 필터(221) 및 온 칩 렌즈(222)가 형성된다. 옵티컬 블랙 영역(211)상에도 온 칩 렌즈를 형성할 수도 있다.
제2의 반도체 기판(300)에서는, 실리콘에 의한 반도체 기판(350)에, 주변 회로를 구성하는 로직 회로(310)가 형성된다. 로직 회로(310)는, CMOS 트랜지스터를 포함하는 복수의 MOS 트랜지스터(Tr11 내지 Tr14)에 의해 형성된다. 여기서는, 로직 회로(310)의 복수의 MOS 트랜지스터를, MOS 트랜지스터(Tr11 내지 Tr14)에 의해 대표하여 나타내고 있다.
도 4는, 본 기술의 실시의 형태에서의 제1의 반도체 기판(200)의 세부의 예를 도시하는 도면이다. 제1의 반도체 기판(200)에서는, 박막화된 반도체 기판(250)에 포토 다이오드(PD)가 형성된다. 포토 다이오드(PD)는, 예를 들면 N형 반도체 영역(253)과 기판 표면측의 P형 반도체 영역(254)을 갖고 형성된다. 화소를 구성하는 기판 표면에는, 게이트 절연막을 통하여 게이트 전극(252)이 형성되고, 게이트 전극(252)과 쌍(對)의 소스·드레인 영역(256)에 의해 화소 트랜지스터(Tr1, Tr2)가 형성된다.
포토 다이오드(PD)에 인접하는 화소 트랜지스터(Tr1)가 플로팅 디퓨전(FD)에 상당한다. 각 단위화소는 소자 분리 영역(257)에 의해 분리된다. 소자 분리 영역(257)은, 예를 들면 기판에 형성한 홈 내에 실리콘 산화막(SiO2막) 등의 절연막을 매입하여 이루어지는 STI(Shallow Trench Isolation) 구조로 형성된다.
제1의 반도체 기판(200)의 다층 배선층(270)에서는, 대응하는 화소 트랜지스터와 배선(271) 사이, 이웃하는 상하층의 배선(271) 사이가, 도전 비아(261)를 통하여 접속된다. 또한, 제2의 반도체 기판(300)과의 접합면(299)에 임하여, 4층째의 메탈(M4)에 의한 접속 배선(269)이 형성된다. 접속 배선(269)은, 도전 비아(261)를 통하여 3층째의 메탈(M3)에 의한 소요되는 배선(271)에 접속된다.
도 5는, 본 기술의 실시의 형태에서의 제2의 반도체 기판(300)의 세부의 예를 도시하는 도면이다. 제2의 반도체 기판(300)에서는, 반도체 기판(350)의 표면측상에, 층간 절연막(360)을 통하여 복수층, 본 예에서는 4층의 메탈(M11 내지 M14)에 의한 배선(371(M11 내지 M13) 및 372(M14))을 배치한 다층 배선층(370)이 형성된다. 배선(371 및 372)은, 듀얼다마신법에 의한 구리(Cu) 배선이 이용된다.
제2의 반도체 기판(300)에서는, 반도체 기판(350)의 표면측의 반도체 웰 영역에, 각 MOS 트랜지스터(Tr11, Tr12)가 한 쌍의 소스·드레인 영역(356)과 게이트 절연막을 통하여 게이트 전극(352)을 갖고 형성된다. 각 MOS 트랜지스터(Tr11, Tr12)는 예를 들면 STI 구조의 소자 분리 영역(357)에 의해 분리된다.
제2의 반도체 기판(300)의 다층 배선층(370)에서는, MOS 트랜지스터(Tr11 내지 Tr14)와 배선(371) 사이, 이웃하는 상하층의 배선(371) 사이가, 도전 비아(361)를 통하여 접속된다. 또한, 제1의 반도체 기판(200)과의 접합면(299)에 임하여, 4층째의 메탈(M14)에 의한 접속 배선(369)이 형성된다. 접속 배선(369)은, 도전 비아(361)를 통하여 3층째의 메탈(M13)에 의한 소요되는 배선(371)에 접속된다.
제1의 반도체 기판(200)과 제2의 반도체 기판(300)은, 서로의 다층 배선층(270 및 370)이 마주 대하도록 하여, 접합면(299)에 임하는 접속 배선(272 및 372)을 직접 접합하여, 전기적으로 접속된다. 접합 부근의 층간 절연막(260 및 360)은, 후술하는 제조 방법으로 나타내는 바와 같이, Cu 배선의 Cu 확산을 방지하기 위한 Cu 확산 배리어성 절연막과 Cu 확산 배리어성을 갖지 않는 절연막의 조합에 의해 형성된다. Cu 배선에 의한 접속 배선(272 및 372)의 직접 접합은, 열확산 접합으로 행한다. 접속 배선(272 및 372) 이외의 층간 절연막(260 및 360) 사이의 접합은, 플라즈마 접합, 또는, 접착제에 의해 행한다.
위에서 설명한 바와 같이, 접합면(299)에 임하는 접속 배선(272 및 372)을 직접 접합하는 방법 이외에, 서로의 다층 배선층(270 및 370)의 표면에, 극히 얇은 균일한 절연성 박막을 성막하고, 플라즈마 접합 등으로 접합하는 방법에 의해서도 가능하다.
그리고, 본 기술의 실시의 형태에서는, 특히, 제1의 반도체 기판(200) 및 제2의 반도체 기판(300) 사이의 접합 부근에, 접속 배선과 같은 층의 도전막(접속 배선(269 및 369))이 접속되어, 접합면 배선(280)이 형성된다. 접합면 배선(280)은 제2의 반도체 기판(300)에 위치하는 메탈(M13)에 있는 배선(371)에, 트렌치 형상의 중간 배선(363)을 통하여 접속되어, 동전위의 배선 기능을 갖게 된다. 또한, 접속 배선(269 및 369)은, 특허청구의 범위에 기재된 도전체의 한 예이다. 또한, 중간 배선(363)은, 특허청구의 범위에 기재된 중간 배선의 한 예이다. 도 3에 도시된 바와 같이, 배선(272 및 372)은 배선(269 및369) 보다 제1 및 제2 반도체 기판(200 및 300)의 가장자리(edge)에 더 가깝다. 예를 들면, 배선(269 및 369)은 화소 영역)과 겹치고 배선(272 및 372)은 주변 영역(211)과 겹친다. 상기 실시례는 배선(269 및 369)이 화소 영역(212)과 겹치지 않는 경우를 포함하는 실시례임을 이해하여야 한다.
도 6은, 본 기술의 실시의 형태에서의 접속 배선(369)과 배선(371) 사이의 중간 배선(363)의 구조례를 도시하는 도면이다. 여기서는, 접합면에서의 배선이 넓은 폭의 전원선에 접속되는 것으로 가정한다. 전원선은 제2의 반도체 기판(300)의 로직용 전원(예를 들면, (Tr11, Tr12 등))이거나, 또는/및 제1의 반도체 기판(200)의 하나 이상의 요소, 예를 들면 구동 회로(20 또는 30)(예를 들면 도 19의 209를 이용함)일 수 있다.
도면에서의 b는 종래의 비교례이고, 접합면 배선의 점유율(피복률)이 높아져 버려, 접합 보이드를 일으킬 우려가 있다. 또한, 이것을 전제로 한 도전막과 배선층의 사이의 중간 배선의 형상으로서는 애스팩트비 1의 각(square), 원(circle) 등이 상정된다.
이 실시의 형태에서는, 동 도면에서의 a에 도시하는 바와 같이, 접합면 배선(280) 부분을 배선 방향으로 가늘게 하여, 하나의 배선(371)에 대해 동전위의 것을 복수 배치한다. 이에 의해, 접합면(299)에서의 절연막의 비율을 높게 하여, 접합 보이드가 발생하지 않는 점유율로 설정한다.
또한, 접속 배선(369)과 배선(371) 사이의 중간 배선(363)의 형상을, 배선(371)의 표면에서 트렌치 형상으로 형성한다. 즉, 중간 배선의 평면상의 형상의 애스팩트비는 1이 아니다. 이에 의해, 중간 배선(363)도 전류 패스12)로서 작용하기 때문에, 접합면(299)을 저피복률로 설정하면서, 배선 저항을 낮게 할 수 있다.
여기서, 피복률은, 접합면(299)의 층간 절연막(260) 및 접속 배선(369)이 점하는 면적에서의, 접속 배선(369)의 면적률이다. 보이드의 형성을 회피하기 위해서는, 접합면(299)의 피복률은, 50% 정도보다 낮은 것이 바람직하다. 단, 피복률이 70% 정도까지는 실용상 이용 가능하다고 생각된다.
도 7 및 도 8은, 본 기술의 실시의 형태에서의 중간 배선(363)의 배선(371) 평면상의 형상의 예를 도시하는 도면이다.
통상의 다층 배선 기술에서 이용되고 있는 중간 배선은, 가로(x)와 세로(y)의 애스팩트비가 대강 1이 되는 형상을 갖는다. 이에 대해, 본 기술의 실시의 형태에서의 중간 배선(363)은, 동 도면에 도시하는 바와 같이, 애스팩트비가 1보다 큰 사각형, 다각형 또는 타원형의 형상을 갖는다. 즉, 중간 배선(363)의 형상을 배선 방향으로 가늘고 길게 함에 의해, 접합면(299)에서의 절연막의 비율을 높게 하면서, 배선 저항이 낮은 전류 패스로서도 작용시킨다. 그때문에, 바람직하게는, 애스팩트비를 2 이상 확보하면, 보다 높은 배선 기능을 갖는 것이 되고, 효과적이다.
또한, 여기서는, 애스팩트비가 1보다 큰 형상의 예로서 횡방향으로 길다란 형상을 나타냈지만, 종방향으로 길다란 형상이라도 좋다. 단, 상정되는 전류 패스의 방향에 따라 가늘고 길게 하는 것이 상술한 효과면에서 바람직하다.
또한, 도 8에 도시하는 바와 같이, 애스팩트비가 1 이외의 사각형의 합성으로 이루어지는 중간 배선을 갖도록 하여도 좋다. 즉, 합성 전의 각 사각형의 어느 하나에서 애스팩트비가 1보다 큰 형상을 갖는 경우, 그들을 복수 합성함에 의해, 본 기술의 실시의 형태의 목적에 따른 중간 배선의 형상을 형성하는 것이 생각된다.
본 기술의 실시의 형태에서는, 이들에 나타내는 바와 같은 애스팩트비가 1 이외의 형상을 포함하는 것을 트렌치 형상이라고 칭한다.
"고체 촬상 장치의 제조 방법"
도 9 내지 도 17은, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제조 방법의 한 예를 도시하는 도면이다. 그런데, 화소 어레이를 갖는 제1의 반도체 기판(200)측의 공정, 로직 회로를 갖는 제2의 반도체 기판(300)측의 공정은 생략하고 나타낸다.
우선, 도 9에 도시하는 바와 같이, 반도체 기판(250)의 각 반도체 칩부가 되는 영역에 반도체 웰 영역을 형성하고, 이 반도체 웰 영역에 각 화소의 광전변환부가 되는 포토 다이오드(PD)를 형성한다. 상술한 (도시하지 않은) 소자 분리 영역(257)은 최초에 형성하여 둘 수 있다. 각 포토 다이오드(PD)는, 반도체 웰 영역의 깊이 방향으로 연장하여 형성된다. 포토 다이오드(PD)는, 화소 어레이(210)를 구성하는 유효 화소 어레이(212) 및 옵티컬 블랙 영역(211)에 형성한다.
또한, 반도체 웰 영역의 표면(251)측에 각 화소를 구성하는 복수의 화소 트랜지스터를 형성한다. 화소 트랜지스터는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터로 구성할 수 있다. 여기서는, 전술한 바와 같이, 화소 트랜지스터(Tr1, Tr2)를 대표하여 나타낸다. 각 화소 트랜지스터(Tr1, Tr2)는, 한 쌍의 소스·드레인 영역과, 게이트 절연막을 통하여 형성한 게이트 전극을 갖고 형성된다.
반도체 기판(250)의 표면(251)측의 상부에는, 층간 절연막(260)을 통하여 복수층, 본 예에서는 3층의 메탈(M1 내지 M3)에 의한 배선(271)을, 도전 비아(261)를 포함하여 형성한다. 배선(271)은, 듀얼다마신법으로 형성할 수 있다. 즉, 층간 절연막(260)에 비아퍼스트에 의한 중간 배선과 배선홈을 동시에 형성하고, Cu 확산을 방지하기 위한 Cu 확산 배리어성 메탈막과 Cu 시드막을 형성한 후, 도금법에 의해 Cu 재료층을 매입한다. Cu 확산 배리어성 메탈막으로서는, 예를 들면 Ta, TaN, Ti, TiN, W, WN, Ru, TiZrN, 이들을 포함하는 합금막을 들 수 있다. 뒤이어, CMP(화학 기계 연마)법에 의해 잉여의 Cu 재료층을 제거하고, 평탄화된 도전 비아와 일체의 Cu 배선이 형성된다. 그 후, 도시하지 않은 Cu 확산 배리어성 절연막을 성막한다. Cu 확산 배리어성 절연막으로서는, 예를 들면, SiN, SiC, SiCN, SiON 등의 절연막을 이용할 수 있다. 이 공정을 반복하여, 3층의 메탈(M1 내지 M3)에 의한 배선(271)을 형성한다.
다음에, 도 10에 도시하는 바와 같이, Cu 확산 배리어성을 갖지 않는 제1 절연막(274), Cu 확산 배리어성을 갖지 않는 제2 절연막(275) 및 Cu 확산 배리어성 절연막(273)을 순차적으로 형성한다. 제1 절연막(274)과 제2 절연막(275)은, SiO2 막, SiCOH막 등으로 형성된다. 또한, Cu 확산 배리어성 절연막(273)으로서는, 전술한 바와 마찬가지로 예를 들면, SiN, SiC, SiCN, SiON 등의 절연막을 이용할 수 있다. 이들 Cu 확산 배리어성 절연막(273), 제1 절연막(274), 제2 절연막(275)은, 층간 절연막(260)에 상당한다.
뒤이어, 리소그래피 및 에칭 기술을 이용하여 비아퍼스트로, 최표면의 Cu 확산 배리어성 절연막(273) 및 제2 절연막(275) 및 제1 절연막(274)을 패터닝하여, 비아구멍(278)을 선택적으로 개구한다. 그 후, 제2 절연막(275)부를 패터닝하여, 선택적으로 개구부(277)를 형성한다. 즉, 형성하여야 할 접속 배선(269)에 대응하는 부분의 개구부(276)와, 형성하여야 할 접속 배선(272)에 대응하는 부분의 개구부(277), 비아구멍(278)을 갖도록 패터닝한다.
다음에, 도 11에 도시하는 바와 같이, 전술한 바와 마찬가지로, 듀얼다마신법을 이용하여 개구부(276, 277) 및 비아구멍(278) 내에 Cu 재료를 매입하도록 하여, 개구부(268)를 갖는 차폐부(접속 배선(269))와, 배선(271)에 접속하는 도전 비아(262) 및 접속 배선(272)을 형성한다. 차폐부(접속 배선(269)) 및 접속 배선(272)은, 4층째의 메탈(M4)에 의해 형성된다. 이에 의해, 메탈(M1 내지 M4)에 의한 배선(271), 접속 배선(272), 접속 배선(269), 층간 절연막(260), 절연막(273 내지 275)에 의해, 다층 배선층(270)이 형성된다.
또한, 다층 배선층(270)의 상부에는, 극히 얇은 균일한 절연성 박막(290)을 성막한다.
한편, 도 12에 도시하는 바와 같이, 반도체 기판(350)의 각 반도체 칩부가 되는 영역에 반도체 웰 영역을 형성한다. 이 반도체 웰 영역에 로직 회로(310)를 구성하는 복수의 MOS 트랜지스터(Tr11 내지 Tr14)를 형성한다. 여기서는, 전술한 바와 같이, MOS 트랜지스터(Tr11 내지 Tr14)를 대표하여 나타낸다. 상술한 (도시하지 않은) 소자 분리 영역(357)은 최초에 형성하여 둘 수 있다.
반도체 기판(350)의 표면(351)측의 상부에는, 층간 절연막(360)을 통하여 복수층, 본 예에서는 3층의 메탈(M11 내지 M13)에 의한 배선(371)을, 도전 비아(361)를 포함하여 형성한다. 배선(371)은, 듀얼다마신법으로 형성할 수 있다. 즉, 층간 절연막에 비아퍼스트에 의한 중간 배선과 배선홈을 동시에 형성하고, Cu 확산을 방지하기 위한 Cu 확산 배리어성 메탈막과 Cu 시드막을 형성한 후, 도금법에 의해 Cu 재료층을 매입한다. Cu 확산 배리어성 메탈막으로서는, 예를 들면 Ta, TaN, Ti, TiN, W, WN, Ru, TiZrN, 이들을 포함하는 합금막을 들 수 있다. 뒤이어, CMP(화학 기계 연마)법에 의해 잉여의 Cu 재료층을 제거하고, 평탄화된 도전 비아와 일체의 Cu 배선이 형성된다. 그 후, (도시하지 않은) Cu 확산 배리어성 절연막을 성막한다. Cu 확산 배리어성 절연막으로서는, 예를 들면, SiN, SiC, SiCN, SiON 등의 절연막을 이용할 수 있다. 이 공정을 반복하여, 3층의 메탈(M11 내지 M13)에 의한 배선(371)을 형성한다.
다음에, 도 13에 도시하는 바와 같이, Cu 확산 배리어성을 갖지 않는 제1 절연막(374), Cu 확산 배리어성을 갖지 않는 제2 절연막(375) 및 Cu 확산 배리어성 절연막(373)을 순차적으로 형성한다. 제1 절연막(374)과 제2 절연막(375)은, SiO2 막, SiCOH막 등으로 형성된다. 또한 Cu 확산 배리어성 절연막(373)으로서는, 전술한 바와 마찬가지로 예를 들면, SiN, SiC, SiCN, SiON 등의 절연막을 이용할 수 있다. 이들 Cu 확산 배리어성 절연막(373), 제1 절연막(374), 제2 절연막(375)은, 층간 절연막에 상당한다. 뒤이어, 리소그래피 및 에칭 기술을 이용하여 비아퍼스트로, 최표면의 Cu 확산 배리어성 절연막(373) 및 제2 절연막(375) 및 제1 절연막(374)을 패터닝하여, 비아구멍(378)을 선택적으로 개구한다. 그 후, 제2 절연막(375)부를 패터닝하여, 선택적으로 개구부(376, 377)를 형성한다.
다음에, 도 14에 도시하는 바와 같이, 전술한 바와 마찬가지로, 듀얼다마신법을 이용하여 개구부(376, 377) 및 비아구멍(378) 내에 Cu 재료를 매입하도록 하여, 접속 배선(369)과, 배선(371)에 접속하는 도전 비아(361) 및 접속 배선(372)을 형성한다. 접속 배선(369) 및 접속 배선(372)은, 4층째의 메탈(M14)에 의해 형성한다. 이에 의해, 메탈(M11 내지 M13)에 의한 배선(371), 접속 배선(372), 접속 배선(369), 층간 절연막(360), 절연막(373 내지 375)에 의해, 다층 배선층(370)이 형성된다.
또한, 다층 배선층(370)의 상부에는, 극히 얇은 균일한 절연성 박막(390)을 성막한다.
다음에, 도 15에 도시하는 바와 같이, 제1의 반도체 기판(200)과 제2의 반도체 기판(300)을, 서로의 다층 배선층이 마주 대하여 쌍방의 접속 배선(272와 372)이 직접 접촉하여 전기적으로 접속되도록 접합한다. 즉, 제1의 반도체 기판(200)과 제2의 반도체 기판(300)을 물리적으로 접합하고, 또한, 전기적으로 접속한다. 이때, 접속 배선(269)과 접속 배선(369)도, 겹쳐지는 부분에서 직접 접합한다. 즉, 열처리에 의해 접속 배선(272 및 372)끼리, 접속 배선(269)과 접속 배선(369)끼리를 열확산 접합한다. 이때의 열처리 온도는, 100℃ 내지 500℃ 정도로 할 수 있다. 또한, 층간 절연막인 절연막끼리를 표면처리하여 플라즈마 접합하다. 또한, 층간 절연막인 절연막끼리는, 접착제에 의해 접합할 수도 있다.
이와 같이, 접속 배선(269)의 제1의 도전체와 접속 배선(369)의 제2의 도전체는, 최초에 접합면(299)에 절연막을 끼워 두고, 그 후에 열을 가함에 의해, 도전체인 구리를 결정 성장시켜서 연결되기 때문에, 접합면(299) 부근에서 전기적으로 접속되어 있다. 따라서 제1의 도전체 및 제2의 도전체는, 각각 제1의 반도체 기판(200) 및 제2의 반도체 기판(300)에 형성되는 로직 회로(310) 및 배선(271)보다도 접합면(299)측에 배치되어 있다.
다음에, 도 16에 도시하는 바와 같이, 반도체 기판(250)을, 이면측부터 포토 다이오드(PD)의 필요 막두께가 남도록 CMP법 등을 이용하여 연삭, 연마하여 박막화한다.
다음에, 도 17에 도시하는 바와 같이, 박막화한 표면상에 절연막(240)을 통하여, 옵티컬 블랙 영역에 대응하는 포토 다이오드(PD)상을 포함하여 차광막(231)을 형성한다. 또한, 평탄화막(232)을 통하여 유효 화소 어레이에 대응하는 포토 다이오드(PD)상에 컬러 필터(221) 및 온 칩 렌즈(222)를 형성할 수 있다.
뒤이어, 접합된 제1의 반도체 기판(200) 및 제2의 반도체 기판(300)을 각 반도체 칩으로 분리하는 반도체 칩화를 행하여, 고체 촬상 장치(100)를 얻는다.
여기서, 접합면 배선(280)을 구성하는 도전층(접속 배선(269, 369)), 접속 배선(272 및 372), 이들과 동층의 배선이 되는 메탈(M4 및 M14)로서는, Cu 이외에, Al, W, Ti, Ta, Mo, Ru 등의 단일 재료 또는 합금을 사용할 수 있다.
접속 배선(269 및 369)의 양방의 면적 비율의 비율을 높게 하면, 웨이퍼 접합시의 접합파의 속도가 불균일하게 되고, 결과로서 웨이퍼 외주부에서, 접합 속도가 상대적으로 늦어지는 부분이 발생하고, 접합할 수 없는 영역, 즉 보이드가 형성된다고 생각되고 있다. 따라서 접합면의 도전체의 비율을 많게 하기 위해서는, 접속 배선(269 및 369)의 일방의 비율을 내리는 것이 바람직하다. 상하의 도전체(접속 배선(269 및 369))의 점유율을 바꾸는 것을, 「비대칭으로 한다」라고 표현한다. 또한, 접합 강도를 높이기 위해서는, 절연막과 절연막이 접합되는 영역도 어느 정도 확보할 것이 필요하다. 그래서, 이 실시의 형태에서는, 접합면 배선(280) 부분을 배선 방향으로 가늘게 복수 배치하여, 접합면(299)에서의 절연막의 비율을 높게 함과 함께, 중간 배선(363)의 형상을 트렌치 형상으로 형성하여 전류 패스로서 작용시킴에 의해 배선 저항을 낮게 한다.
이와 같이, 본 기술의 실시의 형태에서는, 복수의 반도체 칩의 접합면(299) 부근의 접속 배선(369)을 저피복률로 설정하고, 접속 배선(369)의 중간 배선(363)을 트렌치 형상으로 하여, 중간 배선(363)의 부분도 접속 배선(369)과 일체화시켜서, 배선층으로서 기능시킨다. 이에 의해, 접합면(299)은 저피복률이라도, 예를 들면 제2의 반도체 기판(300)의 로직 회로(310)에 있는 배선(371)에 라이닝하여, 배선 저항을 낮게 하는 것이 가능해진다. 결과로서, 생산성이 좋은 고체 촬상 장치를 제공하는 것이 가능해진다.
<2. 변형례>
"제1의 변형례"
도 18은, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제1의 변형례의 단면도이다. 이 제1의 변형례에서는, 제1의 반도체 기판(200)의 전극(201)과 제2의 반도체 기판(300)의 전극(301)이 접합면(299)에서 접속된다.
제1의 반도체 기판(200)의 중간 배선(202) 및 제2의 반도체 기판(300)의 중간 배선(302)은, 통상의 것이고, 평면상의 형상은 애스팩트비 1의 각(角) 또는 원(圓) 등이다. 한편, 제2의 반도체 기판(300)의 중간 배선(303)은, 평면상의 형상이 트렌치 형상이고, 배선(309)에 접속된다. 따라서 이 중간 배선(303)은, 전류 패스로서도 이용된다.
또한, 이 제1의 변형례는 다른 변형례와의 비교를 위해 도시한 것이고, 기본적으로는 상술한 실시의 형태와 마찬가지이다.
"제2의 변형례"
도 19는, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제2의 변형례의 단면도이다. 이 제2의 변형례에서는, 상술한 제1의 변형례의 구조에 더하여, 제1의 반도체 기판(200)에, 평면상의 형상이 트렌치 형상인 중간 배선(203)이 마련된다. 이 중간 배선(203)은, 배선(209)에 접속되고, 전류 패스로서도 이용된다. 즉, 이 제2의 변형례는, 제1의 반도체 기판(200) 및 제2의 반도체 기판(300)에서, 트렌치 형상의 중간 배선(203 및 303)을 갖는 예이다.
"제3의 변형례"
도 20은, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제3의 변형례의 단면도이다. 이 제3의 변형례에서는, 상술한 제1의 변형례의 구조에 비하여, 제1의 반도체 기판(200)이 전극(201)을 갖지 않는 구조로 되어 있다. 그때문에, 접합면(299)에서는, 제1의 반도체 기판(200)의 중간 배선(202)과 제2의 반도체 기판(300)의 전극(301)이 접속되도록 구성된다. 제2의 반도체 기판(300)의 구조는 상술한 제1의 변형례와 마찬가지이다.
"제4의 변형례"
도 21은, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제4의 변형례의 단면도이다. 이 제4의 변형례에서는, 상술한 제3의 변형례의 구조에 비하여, 제2의 반도체 기판(300)에서도 전극(301)을 갖지 않는 구조로 되어 있다. 그때문에, 접합면(299)에서는, 제1의 반도체 기판(200)의 중간 배선(204)과 제2의 반도체 기판(300)의 중간 배선(304)이 직접 접속되도록 구성된다.
"제5의 변형례"
도 22는, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제5의 변형례의 단면도이다. 이 제5의 변형례는, 상술한 제4의 변형례의 구조에서, 제1의 반도체 기판(200)에, 평면상의 형상이 트렌치 형상인 중간 배선(203)이 마련된다. 이 중간 배선(203)은, 배선(209)에 접속되고, 전류 패스로서도 이용된다. 단, 전극(201 및 301)을 갖지 않기 때문에, 접합면(299)에서는, 제1의 반도체 기판(200)의 중간 배선(203 및 204)과 제2의 반도체 기판(300)의 중간 배선(303 및 304)이 직접 접속되도록 구성된다.
"제6의 변형례"
도 23은, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제6의 변형례의 단면도이다. 이 제6의 변형례는, 상술한 제2의 변형례의 구조에서, 제2의 반도체 기판(300)이 중간 배선(303)을 갖지 않는 구조로 되어 있다. 즉, 이 제6의 변형례는, 제1의 반도체 기판(200)에서, 트렌치 형상의 중간 배선(203)을 갖는 예이다.
"제7의 변형례"
도 24는, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제7의 변형례의 단면도이다. 이 제7의 변형례는, 상술한 제6의 변형례의 구조에서, 제2의 반도체 기판(300)이 중간 배선(303)뿐만 아니라 그 중간 배선(303)에 접속하여야 할 전극(301)도 갖지 않는 구조로 되어 있다.
"제8의 변형례"
도 25는, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제8의 변형례의 단면도이다. 이 제8의 변형례는, 상술한 제5의 변형례의 구조에서, 제2의 반도체 기판(300)이 중간 배선(303)을 갖지 않는 구조로 되어 있다.
또한, 이들 변형례에서, 전극(201, 301)은, 특허청구의 범위에 기재된 도전체의 한 예이다. 또한, 중간 배선(202 내지 204 및 302 내지 304)은, 특허청구의 범위에 기재된 중간 배선의 한 예이다.
"제9의 변형례"
도 26은, 본 기술의 실시의 형태에서의 고체 촬상 장치의 제9의 변형례의 단면도이다. 상술한 실시의 형태에서는, 제1의 반도체 기판(200) 및 제2의 반도체 기판(300)의 2장을 적층한 예에 관해 설명하였지만, 본 기술은 이것으로 한정되는 것이 아니다. 이 제9의 변형례에서는, 제1의 반도체 기판(200), 제2의 반도체 기판(300) 및 제3의 반도체 기판(400)을 적층한 예를 나타낸다.
제3의 반도체 기판(400)은, 접합면(399)에서 제2의 반도체 기판(300)과 접합한다. 제2의 반도체 기판(300)의 배선(371)과 제3의 반도체 기판(400)의 배선(471)은, 배선(391)에 의해 전기적으로 접속된다.
이 제9의 변형례와 같이 반도체 기판을 3장 적층하는 것을 상정하면, 다양한 기능을 갖는 기판을 적층시킴에 의해, 이미지 센서의 고기능화나 칩 사이즈의 축소화가 가능해진다. 예를 들면, 3층 기판에서, 2층째 또는 3층째에 메모리를 배치함에 의해, 더한층의 고기능화를 도모할 수 있다. 또한, 여기서는 반도체 기판을 3장 적층한 예를 나타냈지만, 4장 이상을 적층하도록 하여도 좋다.
또한, 상술한 실시의 형태는 본 기술을 구현화하기 위한 한 예를 나타낸 것이고, 실시의 형태에서의 사항과, 특허청구의 범위에서의 발명 특정 사항은 각각 대응 관계를 갖는다. 마찬가지로, 특허청구의 범위에서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시의 형태에서의 사항은 각각 대응 관계를 갖는다. 단, 본 기술은 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 실시의 형태에 여러가지의 변형을 시행함에 의해 구현화할 수 있다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고, 한정되는 것이 아니고, 또한, 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 각각에 다층 배선층이 형성되는 복수의 반도체 기판의 상기 다층 배선층 사이가 전기적으로 접속되어 접합된 적층형 반도체 기판에 있어서,
상기 복수의 반도체 기판의 접합면 부근에 형성되는 도전체로 이루어지는 배선이 갖는 중간 배선의 평면 형상이 트렌치 형상인
반도체 장치.
(2) 상기 중간 배선의 트렌치 형상은, 평면 애스팩트비가 1보다 큰 사각형 형상인 상기 (1)에 기재된 반도체 장치.
(3) 상기 중간 배선의 트렌치 형상은, 평면 애스팩트비가 1보다 큰 타원 형상인 상기 (1)에 기재된 반도체 장치.
(4) 상기 중간 배선의 트렌치 형상은, 평면 애스팩트비가 1보다 큰 사각형의 합성으로 이루어지는 다각형상인 상기 (1)에 기재된 반도체 장치.
(5) 상기 도전체는, 배선 방향으로 가느다란 형상을 가지며, 동전위의 것이 복수 배치되는 상기 (1)부터 (4)의 어느 하나에 기재된 반도체 장치.
(6) 상기 도전체는, 구리배선인 상기 (1)부터 (5)의 어느 하나에 기재된 반도체 장치.
(7) 상기 복수의 반도체 기판의 접합면 부근에 형성되는 상기 도전체의 면적률은, 50% 정도보다 낮은 상기 (1)부터 (6)의 어느 하나에 기재된 반도체 장치.
(8) 상기 복수의 반도체 기판 중 제1의 반도체 기판은, 촬상 소자의 화소 어레이를 구비하고, 상기 복수의 반도체 기판 중 제2의 반도체 기판은, 로직 회로를 구비하고, 고체 촬상 장치를 구성하는 상기 (1)부터 (7)의 어느 하나에 기재된 반도체 장치.
(9) 상기 도전체로 이루어지는 배선은, 상기 제1의 반도체 기판에 형성되는 상기 (8)에 기재된 반도체 장치.
(10) 상기 도전체로 이루어지는 배선은, 상기 제2의 반도체 기판에 형성되는 상기 (8)에 기재된 반도체 장치.
(11) 적어도 하나의 광전 변환부에 의해 생성된 전하에 의거한 전기 신호를 수신하는 제1의 배선과, 복수의 제2의 배선을 포함하는 제1의 다층 배선층 및 화소 어레이를 포함하는 제1의 기판과,
상기 제1의 배선에 접합된 제3의 배선과, 그 적어도 하나가 상기 복수의 제2의 배선 중 적어도 하나에 접합되는 복수의 제4의 배선을 포함하는 제2의 다층 배선층 및 상기 전기 신호를 처리하는 로직 회로를 포함하는 제2의 기판을 포함하며,
상기 제2의 다층 배선층은 상기 복수의 제4의 배선에 접속되어 전원 신호를 수신하는 적어도 하나의 제5의 배선을 포함하고,
상기 제1의 배선 및 상기 제3의 배선은 상기 복수의 제2의 배선, 상기 복수의 제4의 배선 및 상기 적어도 하나의 제5의 배선보다 상기 제1 및 제2의 기판의 가장자리에 더 가까운 것을 특징으로 하는 촬상 장치.
(12) 상기 제2의 다층 배선층은 그 하나가 상기 적어도 하나의 제5의 배선과 상기 복수의 배선의 하나 또는 상기 복수의 제4의 배선 사이에 접속되는 복수의 제6의 배선을 더 포함하는 것을 특징으로 하는 (11)에 기재된 촬상 장치.
(13) 상기 복수의 제6의 배선 각각의 높이 및 폭은 상이한 것을 특징으로 하는 (11) 내지 (12)에 기재된 촬상 장치.
(14) 상기 폭은 상기 높이보다 큰 것을 특징으로 하는 (11) 내지 (13)에 기재된 촬상 장치.
(15) 상기 복수의 제6의 배선의 각각의 폭은 상기 복수의 제4의 배선 각각의 폭보다 작은 것을 특징으로 하는 (11) 내지 (14)에 기재된 촬상 장치.
(16) 상기 적어도 하나의 제5의 배선은 상기 복수의 제4의 배선 및 상기 복수의 제6의 배선보다 넓은 것을 특징으로 하는 (11) 내지 (16)에 기재된 촬상 장치.
(17) 상기 제1의 배선은 상기 제1의 기판에서 제1의 도전성 비아에 접속되고, 상기 제3의 배선은 상기 제2의 기판에서 제2의 도전성 비아에 접속되는 것을 특징으로 하는 (11) 내지 (16)에 기재된 촬상 장치.
(18) 상기 제1의 다층 배선층은, 상기 복수의 제2의 배선의 각각의 하나에 접속된 제1의 단(end)을 각각 구비하는 복수의 제7의 배선을 더 포함하는 것을 특징으로 하는 (11) 내지 (17)에 기재된 촬상 장치.
(19) 상기 제1의 다층 배선층은, 상기 복수의 제7의 배선의 각각의 제2의 단(end)에 접속된 복수의 제8의 배선을 더 포함하는 것을 특징으로 하는 (11) 내지 (18)에 기재된 촬상 장치.
(20) 메모리를 포함하며 상기 제2의 기판에 접합된 제3의 기판을 더 포함하는 것을 특징으로 하는 (11) 내지 (19)에 기재된 촬상 장치.
(21) 제1의 다층 배선층을 포함하는 제1의 기판을 포함하고,
상기 제1의 다층 배선층은,
상기 제1의 기판을 제2의 기판에 접합하며 적어도 하나의 광전 변환부에 의해 생성된 전하에 의거한 전기 신호를 수신하는 제1의 배선과,
상기 제1의 기판을 상기 제2의 기판에 접합하는 복수의 제2의 배선과,
전원 공급 신호를 수신하는 적어도 하나의 제3의 배선, 및
상기 적어도 하나의 제3의 배선을 상기 복수의 제2의 배선에 접속하는 복수의 제4의 배선을 포함하며,
상기 적어도 하나의 제3의 배선은 상기 복수의 제2의 배선 및 상기 복수의 제4의 배선보다 더 넓고,
상기 복수의 제2의 배선, 상기 적어도 하나의 제3의 배선, 및 상기 복수의 제4의 배선은, 상기 제1의 배선보다 화소 영역의 적어도 일부에 더 가깝게 위치하는 것을 특징으로 하는 촬상 장치.
(22) 상기 제1의 배선에 접합된 제5의 배선과, 상기 복수의 제2의 배선에 접합된 복수의 제6의 배선을 포함하는 제2의 다층 배선층 및 상기 전기 신호를 처리하는 로직 회로를 포함하는 제2의 기판을 더 포함하며,
상기 복수의 제2의 배선, 상기 적어도 하나의 제3의 배선, 및 상기 복수의 제4의 배선은 상기 화소 영역의 일부와 겹치는 것을 특징으로 하는 (21)에 기재된 촬상 장치.
(23) 상기 제2의 다층 배선층은, 상기 복수의 제6의 배선보다 상기 제2의 다층 배선층에서 상이한 레벨에 위치하는 복수의 제7의 배선과, 상기 복수의 제7의 배선과 상기 복수의 제6의 배선 사이에 접속된 복수의 제8의 배선을 포함하는 것을 특징으로 하는 (22)에 기재된 촬상 장치.
(24) 상기 복수의 제7의 배선은 상기 복수의 제8의 배선보다 넓은 것을 특징으로 하는 (21) 내지 (23)에 기재된 촬상 장치.
(25) 상기 제5의 배선과 상기 제1의 배선은 상기 복수의 제2의 배선 및 상기 복수의 제6의 배선보다 상기 제1 및 제2의 기판의 가장자리에 더 가까운 것을 특징으로 하는 (21) 내지 (24)에 기재된 촬상 장치.
(26) 상기 제1 배선은 제1의 도전성 비아에 접속되며, 제5의 배선은 제2의 도전성 비아에 접속되는 것을 특징으로 하는 (21) 내지 (25)에 기재된 촬상 장치.
(27) 메모리를 포함하며 상기 제2의 기판에 접합된 제3의 기판을 더 포함하는 것을 특징으로 하는 (21) 내지 (26)에 기재된 촬상 장치.
(28) 적어도 하나의 광전 변환부에 의해 생성된 전하에 의거한 전기 신호를 수신하는 제1의 배선과, 복수의 제2의 배선을 포함하는 제1의 다층 배선층 및 화소 어레이를 포함하는 제1의 기판과,
상기 제1의 배선에 접합된 제3의 배선과, 상기 복수의 제2의 배선에 접합된 복수의 제4의 배선을 포함하는 제2의 다층 배선층 및 상기 전기 신호를 처리하는 로직 회로를 포함하는 제2의 기판을 포함하며,
상기 제1의 배선 및 상기 제3의 배선은 상기 복수의 제2의 배선, 상기 복수의 제4의 배선 및 적어도 하나의 제5의 배선보다 상기 제1 및 제2의 기판의 가장자리에 더 가깝고,
평면으로 보아, 상기 복수의 제4의 배선 및 상기 복수의 제2의 배선은 상기 화소 어레이의 화소 영역의 적어도 일부와 겹치는 것을 특징으로 하는 촬상 장치.
(29) 상기 제2 다층 배선층은 전원 공급 신호를 수신하며 상기 복수의 제4의 배선에 접속되는 적어도 하나의 제5의 배선을 포함하는 것을 특징으로 하는 (28)에 기재된 촬상 장치.
(30) 상기 제2의 기판은 상기 적어도 하나의 제5의 배선을 상기 복수의 제4의 배선에 접속하는 복수의 제6의 배선을 포함하는 것을 특징으로 하는 (29)에 기재된 촬상 장치.
100 : 고체 촬상 장치
200 : 제1의 반도체 기판
300 : 제2의 반도체 기판
400 : 제3의 반도체 기판
201, 301 : 전극
20 2∼204, 302∼304 : 중간 배선
209, 309 : 배선
210 : 화소 어레이
211 : 옵티컬 블랙 영역
212 : 유효 화소 어레이
221 : 컬러 필터
222 : 온 칩 렌즈
231 : 차광막
232 : 평탄화막
240 : 절연막
250, 350 : 반도체 기판
252, 352 : 게이트 전극
253 : N형 반도체 영역
254 : P형 반도체 영역
256, 356 : 소스·드레인 영역
257, 357 : 소자 분리 영역
260, 360 : 층간 절연막
261, 262, 361 : 도전 비아
268 : 개구부
269, 369 : 접속 배선
270, 370 : 다층 배선층
271, 371, 471 : 배선
272, 372 : 접속 배선
273∼275, 373∼375 : 절연막
276, 277, 376, 377 : 개구부
278, 378 : 비아구멍
280 : 접합면 배선
290, 390 : 절연성 박막
299, 399 : 접합면
310 : 로직 회로
363 : 중간 배선
391 : 배선

Claims (1)

  1. 적어도 하나의 광전 변환부에 의해 생성된 전하에 의거한 전기 신호를 수신하는 제1의 배선과, 복수의 제2의 배선을 포함하는 제1의 다층 배선층 및 화소 어레이를 포함하는 제1의 기판과,
    상기 제1의 배선에 접합된 제3의 배선과, 그 적어도 하나가 상기 복수의 제2의 배선 중 적어도 하나에 접합되는 복수의 제4의 배선을 포함하는 제2의 다층 배선층 및 상기 전기 신호를 처리하는 로직 회로를 포함하는 제2의 기판을 포함하며,
    상기 제2의 다층 배선층은 상기 복수의 제4의 배선에 접속되어 전원 신호를 수신하는 적어도 하나의 제5의 배선을 포함하고,
    상기 제1의 배선 및 상기 제3의 배선은 상기 복수의 제2의 배선, 상기 복수의 제4의 배선 및 상기 적어도 하나의 제5의 배선보다 상기 제1 및 제2의 기판의 가장자리에 더 가깝고,
    상기 제2의 다층 배선층은 그 하나가 상기 적어도 하나의 제5의 배선과 상기 복수의 제2의 배선의 하나 또는 상기 복수의 제4의 배선 사이에 접속되는 복수의 제6의 배선을 더 포함하고,
    상기 제1의 다층 배선층은, 상기 복수의 제2의 배선의 각각의 하나에 접속된 제1의 단(end)을 각각 구비하는 복수의 제7의 배선을 더 포함하는 것을 특징으로 하는 촬상 장치.
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