JP2013073988A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2013073988A
JP2013073988A JP2011210142A JP2011210142A JP2013073988A JP 2013073988 A JP2013073988 A JP 2013073988A JP 2011210142 A JP2011210142 A JP 2011210142A JP 2011210142 A JP2011210142 A JP 2011210142A JP 2013073988 A JP2013073988 A JP 2013073988A
Authority
JP
Japan
Prior art keywords
substrate
thin film
semiconductor device
film
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011210142A
Other languages
English (en)
Other versions
JP6127360B2 (ja
Inventor
Masaya Hagimoto
賢哉 萩本
Nobutoshi Fujii
藤井　　宣年
Kenichi Aoyanagi
健一 青柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2011210142A priority Critical patent/JP6127360B2/ja
Priority to TW101121190A priority patent/TWI495041B/zh
Priority to US13/533,526 priority patent/US8896125B2/en
Priority to KR1020120069684A priority patent/KR102030852B1/ko
Priority to CN201210233277.XA priority patent/CN102867847B/zh
Publication of JP2013073988A publication Critical patent/JP2013073988A/ja
Priority to US14/467,852 priority patent/US9111763B2/en
Priority to US14/718,942 priority patent/US9443802B2/en
Priority to US15/228,894 priority patent/US9911778B2/en
Priority to US15/228,860 priority patent/US10038024B2/en
Application granted granted Critical
Publication of JP6127360B2 publication Critical patent/JP6127360B2/ja
Priority to US15/992,908 priority patent/US10431621B2/en
Priority to US16/410,877 priority patent/US10985102B2/en
Priority to KR1020190069266A priority patent/KR20190071647A/ko
Priority to KR1020200069977A priority patent/KR102298787B1/ko
Priority to US17/194,641 priority patent/US11569123B2/en
Priority to KR1020210112763A priority patent/KR102439964B1/ko
Priority to KR1020220109225A priority patent/KR102673911B1/ko
Priority to KR1020240073260A priority patent/KR20240085908A/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08137—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)

Abstract

【課題】基板間の接合性を改善してボイドの発生を抑制することにより、信頼性の向上が図られた３次元構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１を、第１電極３３および第１絶縁膜３５を含むと共に、これらの第１電極３３および第１絶縁膜３５を露出させた貼合せ面４１を有する第１基板２と、第１電極３３に電気的に接続された第２電極６７および第２絶縁膜６９を含むと共に、これらの第２電極６７および第２絶縁膜６９を露出させた貼合せ面７１を有し、第１基板２に貼り合わされて設けられた第２基板７と、各基板の貼合せ面４１，７１の間に狭持された絶縁性薄膜１２とを備えた構成とする。
【選択図】図２

Description

本技術は、半導体装置および半導体装置の製造方法に関する。より詳細には、電極同士が電気的に接合された状態で２枚の基板を貼り合わせてなる半導体装置、およびその半導体装置の製造方法に関する。
従来、２次元構造の半導体装置の高集化は、微細プロセスの導入と実装密度の向上によって実現されてきたが、これらによる２次元構造の高集化には物理的な限界がある。そこで、さらなる半導体装置の小型化および画素の高密度化を実現するため、３次元構造の半導体装置が開発されている。例えば、特許文献１には、光電変換部を有するセンサ基板と周辺回路部を有する回路基板とを積層させて貼り合わせてなる３次元構造の半導体装置が提案されている。
上述の３次元構造の半導体装置は、Ｃｕ電極と絶縁膜とを露出させた貼合せ面を有する基板を２枚用いて、貼合せ面を対向させた状態でＣｕ電極同士を位置合わせし、さらに熱処理をすることにより、基板同士を貼り合わせて作製される。このようにＣｕ電極を直接接合（Ｃｕ−Ｃｕ接合）することによって、基板を積層して貼り合わせてなる３次元構造の半導体装置がある。
特開２００６−１９１０８１号公報
しかしながら、上述した３次元構造の半導体装置は、製造工程中のＣｕ電極同士の位置合わせにおいて生じるズレや、またはＣｕ電極の形状や大きさの違い等により、Ｃｕ電極と絶縁膜との接合面が形成される。このＣｕ電極と絶縁膜が接合される接合面おいては、ボイドが発生する。そのため、接合面の貼合せ強度の低下による基板間の剥がれ等の問題点が生じる。
そこで本技術は、２枚の基板を貼り合わせて電極同士を接合させた構成において、基板の接合面でのボイドの発生を防止して、基板間の貼合せ強度の向上が図られた３次元構造の半導体装置を提供することを目的とする。また本技術は、この半導体装置の製造方法を提供することを目的とする。
上記課題を解決するため、本技術の半導体装置は、第１基板と、絶縁性薄膜と、第２基板とを備えている。まず、第１基板は、第１電極および第１絶縁膜を露出させた貼合せ面を有する。一方、第２基板は、第２電極および第２絶縁膜を露出させた貼合せ面を有しており、この第２基板の貼合せ面と第１基板の貼合せ面とで絶縁性薄膜を挟持している。そして、第１電極と第２電極が絶縁性薄膜を介して電気的に接続された状態で、第１基板と第２基板とが貼り合わせられている。
また本技術は、上述した構成の半導体装置の製造方法でもあり、次の手順を含む。まず電極および絶縁膜を露出させた貼合せ面を有する２枚の基板を用意する。次に、この２枚の基板のうち少なくとも一方の貼合せ面を覆う状態で、絶縁性薄膜を成膜する。その後、この絶縁性薄膜を介して２枚の基板の貼合せ面同士を対向配置し、２枚の基板の電極同士が絶縁性薄膜を介して電気的に接続される状態に位置合わせをして、２枚の基板を貼り合わせる。以上の手順により、上述した構成の半導体装置が得られる。
以上のような構成の半導体装置およびその製造方法では、絶縁性薄膜を介して第１基板と第２基板とが貼り合わせられたことにより、第１基板の貼合せ面と第２基板の貼合せ面とが直接接合されることがない。したがって、これらの貼合せ面が直接接合された構成において接合界面に生じていたボイドの発生が防止される。
以上の結果、本技術によれば、２枚の基板を貼り合わせて電極同士を接続させた構成において、接合界面におけるボイドの発生を防止でき、これにより２枚の基板間の接合強度が増して信頼性の向上が図られた半導体装置を得ることが可能になる。
本技術が適用される半導体装置の一例を示す概略構成図である。 本実施形態の半導体装置の構成を示す要部断面図である。 本実施形態の半導体装置の製造における第１基板（センサ基板）の作製手順（その１）を示す断面工程図である。 本実施形態の半導体装置の製造における第１基板（センサ基板）の作製手順（その２）を示す断面工程図である。 本実施形態の半導体装置の製造における第２基板（回路基板）の作製手順を示す断面工程図である。 本実施形態の半導体装置の製造における貼り合わせを示す断面図（その１）である。 本実施形態の半導体装置の製造における貼り合わせを示す断面図（その２）である。 本技術を適用して得られた半導体装置を用いた電子機器の構成図である。
以下、本技術の実施の形態を、図面に基づいて次に示す順に説明する。
１．本実施形態の半導体装置の概略構成例
２．本実施形態の半導体装置の構成
３．本実施形態の半導体装置の製造における第１基板（センサ基板）の作製手順
４．本実施形態の半導体装置の製造における第２基板（回路基板）の作製手順
５．本実施形態の半導体装置の製造における基板の貼り合わせ手順
６．本実施形態の半導体装置を用いた電子機器の一例
≪１．本実施形態の半導体装置の概略構成例≫
図１に、本技術が適用される半導体装置の一例として、固体撮像装置の概略構成を示す。
この図１に示す半導体装置１は、センサ基板としての第１基板２と、この第１基板２に対して積層された状態で貼り合せらされた回路基板としての第２基板７とを含む、いわゆる３次元構造の半導体装置（固体撮像装置）である。
このうち、第１基板２には、光電変換部を含む複数の画素３が規則的に２次元配列された画素領域４が設けられている。この画素領域４には、複数の画素駆動線５が行方向に配線され、複数の垂直信号線６が列方向に配線されており、１つの画素３が１本の画素駆動線５と１本の垂直信号線６とに接続される状態で配置されている。これらの各画素３には、光電変換部と、フローティングディフュージョンと、複数のトランジスタ（いわゆるＭＯＳトランジスタ）および容量素子等で構成された画素回路とが設けられている。なお、複数の画素で画素回路の一部を共有している場合もある。
また、第２基板７には、第１基板２に設けられた各画素３を駆動するための垂直駆動回路８、カラム信号処理回路９、水平駆動回路１０、およびシステム制御回路１１などの周辺回路が設けられている。
≪２．本実施形態の半導体装置の構成≫
図２は、本実施形態の半導体装置の構成を示す要部断面図であり、図１における３画素分の断面図である。以下、この要部断面図に基づいて、本実施形態の半導体装置の詳細な構成を説明する。
図２に示す半導体装置１は、絶縁性薄膜１２を挟持する状態で第１基板２の貼合せ面４１と第２基板７の貼合せ面７１が対向配置されて、第１基板２と第２基板７とが貼り合わせられた３次元構造の固体撮像装置である。本実施形態においては、絶縁性薄膜１２を介して第１基板２と第２基板７とが貼り合わせられた構造が特徴的である。
ここで、第１基板２は、半導体層２ａ、配線層２ｂ、および電極層２ｃが、第２基板７とは反対側から順に積層されており、さらに電極層２ｃの表面が第２基板７に対する貼合せ面４１として構成されている。一方、第２基板７は、半導体層７ａ、配線層７ｂ、および電極層７ｃが、第１基板２の反対側から順に積層されており、さらに電極層７ｃの表面が第１基板２に対する貼合せ面７１として構成されている。
また、第１基板２における第２基板７と反対側の面には、保護膜１５、カラーフィルタ層１７、およびオンチップレンズ１９が図示される順に積層されている。
次に、第１基板２および第２基板７を構成する各層、および絶縁性薄膜１２の詳細な構成を順次説明し、さらに、保護膜１５、カラーフィルタ層１７、およびオンチップレンズ１９の構成を順次説明する。
［半導体層２ａ（第１基板２側）］
第１基板２側の半導体層２ａは、例えば単結晶シリコンからなる半導体基板２０を薄膜化したものである。この半導体層２ａにおいて、カラーフィルタ層１７やオンチップレンズ１９等が配置されている第１面側には、例えばｎ型不純物層（またはｐ型不純物層）からなる光電変換部２１が画素毎に設けられている。一方、半導体層２ａの第２面側には、ｎ＋型不純物層からなるフローティングディフュージョンＦＤおよびトランジスタＴｒのソース／ドレイン２３、さらにはここでの図示を省略した他の不純物層などが設けられている。
[配線層２ｂ（第１基板２側）］
第１基板２において半導体層２ａ上に設けられた配線層２ｂは、半導体層２ａとの界面側に、ゲート絶縁膜２５を介して設けられた転送ゲートＴＧおよびトランジスタＴｒのゲート電極２７、さらにはここでの図示を省略した他の電極を有している。これらの転送ゲートＴＧおよびゲート電極２７は、層間絶縁膜２９で覆われており、層間絶縁膜２９に形成された溝パターン内には埋込配線３１が設けられている。この埋込配線３１は、溝パターンの内壁を覆うバリアメタル層３１ａと、バリアメタル層３１ａを介して溝パターンに埋め込まれた銅（Ｃｕ）からなる配線層３１ｂとにより構成されている。
なお、以上のような配線層２ｂは、さらに積層された多層配線層として構成されていてもよい。
［電極層２ｃ（第１基板２側）］
第１基板２において配線層２ｂ上に設けられた電極層２ｃは、配線層２ｂとの界面側に、銅（Ｃｕ）に対する拡散防止絶縁膜３２と、これに積層された第１絶縁膜３５とを備えている。第１絶縁膜３５は、例えばＴＥＯＳ膜からなり、第１絶縁膜３５に形成された溝パターン内には、埋込電極として第１電極３３が設けられている。なおＴＥＯＳ膜とは、ＴＥＯＳガス（Tetra Ethoxy Silaneガス：組成Ｓｉ（ＯＣ２Ｈ５）４）を原料ガスとする化学気相成長法（Chemical Vapor Deposition：以下ＣＶＤ法）により成膜された酸化シリコン膜である。そして、第１電極３３は、溝パターンの内壁を覆うバリアメタル層３３ａと、バリアメタル層３３ａを介して溝パターンに埋め込まれた銅（Ｃｕ）からなる第１電極膜３３ｂとにより構成されている。
このような構成の電極層２ｃの表面が、第２基板７に対する第１基板２側の貼合せ面４１となっている。貼合せ面４１は、第１電極３３および第１絶縁膜３５が露出して構成されており、例えば化学的機械研磨（Chemical Mechanical Polishing：以下ＣＭＰ）によって平坦化された状態となっている。
なお、ここでの図示は省略したが、第１絶縁膜３５に設けられた溝パターンの一部は、配線層２ｂに設けた埋込配線３１に達しており、この溝パターン内部に埋め込まれた第１電極３３が必要に応じて埋込配線３１に接続された状態となっている。
［半導体層７ａ（第２基板７側）］
一方、第２基板７側の半導体層７ａは、例えば単結晶シリコンからなる半導体基板５０を薄膜化したものである。この半導体層７ａにおいて、第１基板２側の表面層には、トランジスタＴｒのソース／ドレイン５１、さらにはここでの図示を省略した不純物層などが設けられている。
[配線層７ｂ（第２基板７側）］
第２基板７において半導体層７ａ上に設けられた配線層７ｂは、半導体層７ａとの界面側に、ゲート絶縁膜５３を介して設けられたゲート電極５５、さらにはここでの図示を省略した他の電極を有している。これらのゲート電極５５および他の電極は、層間絶縁膜５７で覆われており、層間絶縁膜５７に形成された溝パターン内には埋込配線５９が設けられている。埋込配線５９は、溝パターンの内壁を覆うバリアメタル層５９ａと、バリアメタル層５９ａを介して溝パターンに埋め込まれた銅（Ｃｕ）からなる配線層５９ｂとにより構成されている。
なお、以上のような配線層７ｂは、多層配線層構造としてもよい。
［電極層７ｃ（第２基板７側）］
第２基板７において配線層７ｂ上に設けられた電極層７ｃは、配線層７ｂとの界面側に、銅（Ｃｕ）に対する拡散防止絶縁膜６１と、この上部に積層された第２絶縁膜６９とを備えている。第２絶縁膜６９は例えばＴＥＯＳ膜からなり、第２絶縁膜６９に形成された溝パターン内には、埋込電極として第２電極６７が設けられている。第２電極６７は、溝パターンの内壁を覆うバリアメタル層６７ａと、バリアメタル層６７ａを介して溝パターンに埋め込まれた銅（Ｃｕ）からなる第２電極膜６７ｂとにより構成されている。この第２電極６７は、第１基板２側の第１電極３３と対応するように配置され、絶縁性薄膜１２を介した状態で第１基板２側の第１電極３３と電気的に接続されている。
このような電極層７ｃの表面が、第１基板２に対する第２基板７側の貼合せ面７１となっている。貼合せ面７１は、第２電極６７および第２絶縁膜６９が露出して構成されており、例えばＣＭＰによって平坦化された状態となっている。
［絶縁性薄膜１２］
絶縁性薄膜１２は、第１基板２側の貼合せ面４１と第２基板７側の貼合せ面７１との間に狭持されており、貼合せ面４１および貼合せ面７１の全面を覆っている。すなわち、第１基板２と第２基板７とは、この絶縁性薄膜１２を介して貼り合わせられている。
上述のような絶縁性薄膜１２は、例えば、酸化膜および窒化膜からなり、半導体に一般的に使用されている酸化膜および窒化膜が用いられる。以下に、絶縁性薄膜１２の構成材料について詳しく説明する。
絶縁性薄膜１２が酸化膜からなる場合は、例えば、酸化シリコン（ＳｉＯ２）、ハフニア（ＨｆＯ２）を用いる。絶縁性薄膜１２が酸化膜からなり、第１電極３３および第２電極６７が銅（Ｃｕ）からなる場合は、これら電極材料である銅（Ｃｕ）が絶縁性薄膜１２中に拡散しやすい。このような銅（Ｃｕ）の拡散によって絶縁性薄膜１２の電気抵抗が下がるので、絶縁性薄膜１２を介した第１電極３３と第２電極６７との間の導電性が向上する。それゆえ、絶縁性薄膜１２が酸化膜からなる場合には、絶縁性薄膜１２を多少厚く成膜してもよい。
絶縁性薄膜１２が窒化膜からなる場合は、例えば、窒化シリコン（ＳｉＮ）を用いる。窒化膜からなる絶縁性薄膜１２は、第１電極３３および第２電極６７に対する拡散防止性を有する。
これにより、同一基板内においては、絶縁性薄膜１２を介して同一基板の電極間に生じるリーク電流を防止できる。すなわち、第１基板２においては、絶縁性薄膜１２を介して生じる隣接する第１電極３３間のリーク電流を防止できる。これと同様に、第２基板７においては、絶縁性薄膜１２を介して生じる隣接する第２電極６７間のリーク電流を防止できる。
一方、異なる基板間においては、電極材料が対向する基板側の絶縁膜に拡散することを防止できる。すなわち、第１基板２側の第１電極３３が、対向する第２基板７側の第２絶縁膜６９に拡散することを防止できる。同様に、第２基板７側の第２電極６７が、対向する第１基板２側の第１絶縁膜３５に拡散することを防止できる。それゆえ、各基板の貼合せ面における絶縁膜が露出している部分に、対向する基板側の電極に対する拡散防止材料からなるバリア膜を設ける必要がない。
また特に本実施形態では、絶縁性薄膜１２を介した状態で、第１基板２側の第１電極３３と第２基板７側の第２電極６７とが電気的に接続されていることが重要である。そのため、絶縁性薄膜１２の膜厚は極めて薄い。その膜厚は、絶縁性薄膜１２の材料により異なるものの、例えば、酸化シリコン（ＳｉＯ２）、ハフニア（ＨｆＯ２）等の酸化物や、その他のほとんどの材料において、およそ２ｎｍ以下である。ただし、絶縁性薄膜１２の膜質によっては、さらに厚い膜を用いた場合もある。このような絶縁性薄膜１２を介して対向配置された第１電極３３と第２電極６７との間には、トンネル電流が流れる。また、一定以上の電圧を印加して絶縁破壊を起こすことにより、これら第１電極３３と第２電極６７との間は完全な導通状態となり電流が流れる。
なお、本実施形態の半導体装置１において、絶縁性薄膜１２は、上述の一層の構造に限らず、同じ材料による積層構造であってもよく、また異なる材料による積層構造であってもよい。
［保護膜１５、カラーフィルタ層１７、オンチップレンズ１９］
保護膜１５は、第１基板２の光電変換部２１を覆って設けられている。この保護膜１５は、パッシベーション性を有する材料膜で構成され、例えば酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜などが用いられる。
カラーフィルタ層１７は、各光電変換部２１に対応して１対１で設けられた各色のカラーフィルタで構成されている。各色のカラーフィルタの配列が限定されることはない。
オンチップレンズ１９は、各光電変換部２１およびカラーフィルタ層１７を構成する各色のカラーフィルタに対応して１対１で設けられ、各光電変換部２１に入射光が集光されるように構成されている。
［本実施形態の半導体装置の構成による効果］
上述のように構成された本実施形態の半導体装置１は、図２に示すように、絶縁性薄膜１２を介して第１基板２と第２基板７とが貼り合わせられたことにより、第１基板２の貼合せ面４１と第２基板７の貼合せ面７１とが直接接することはない。したがって、これらの貼合せ面が直接接合された構成において接合界面に生じていたボイドの発生が防止される。これにより、２枚の基板間の接合強度が増して信頼性の向上が図られた半導体装置を得ることが可能になる。
特に第１絶縁膜３５および第２絶縁膜６９がＴＥＯＳ膜からなる場合には、ＴＥＯＳ膜表面にＯＨ基が多く存在するため、ＴＥＯＳ膜からなる絶縁膜同士が直接接合する接合界面において、脱水縮合によるボイドが発生する。このように絶縁膜がＴＥＯＳ膜である場合においても、本実施形態の半導体装置１では、絶縁性薄膜１２を介して基板を貼り合わせるので、ＴＥＯＳ膜同士が直接接合することはなく、脱水縮合によるボイドの発生を防止できる。これにより、２枚の基板間の接合強度が増して信頼性の向上が図られた半導体装置を得ることが可能になる。
≪３．本実施形態の半導体装置の製造における第１基板（センサ基板）の作製手順≫
図３は上述した本実施形態の半導体装置の製造に用いる第１基板２の作製手順を示す断面工程図（その１）であり、図４はこの図３に続く断面工程図（その２）である。以下、これらの図に基づいて本実施形態に用いる第１基板２（センサ基板）の作製手順を説明する。
図３Ａに示すように、例えば単結晶シリコンからなる半導体基板２０を用意する。この半導体基板２０の所定深さにｎ型不純物層からなる光電変換部２１を形成し、さらに光電変換部２１の表面層に、ｎ＋型不純物層からなる電荷転送部やｐ＋型不純物層からなる正孔用の電荷蓄積部を形成する。また半導体基板２０の表面層に、ｎ＋型不純物層からなるフローティングディフュージョンＦＤ、およびソース／ドレイン２３、さらにはここでの図示を省略した他の不純物層を形成する。
次に、半導体基板２０上に、ゲート絶縁膜２５を成膜し、さらにこの上部に転送ゲートＴＧおよびゲート電極２７を形成する。ここで、転送ゲートＴＧはフローティングディフュージョンＦＤと光電変換部２１との間に形成され、ゲート電極２７は、ソース／ドレイン２３間に形成される。またこれと同一工程により、ここでの図示を省略した他の電極を形成する。
なお、ここまでの工程は、通常の作製手順を適宜選択して行なってもよい。
その後、ゲート絶縁膜２５上に、転送ゲートＴＧおよびゲート電極２７を覆う状態で、例えば酸化シリコンからなる層間絶縁膜２９を成膜する。さらに層間絶縁膜２９に溝パターンを形成し、この溝パターン内にバリアメタル層３１ａを介して配線層３１ｂを埋め込んでなる埋込配線３１を形成する。この埋込配線３１は、必要箇所で転送ゲートＴＧに接続して形成される。またここでの図示は省略したが、一部の埋込配線３１は、必要箇所でソース／ドレイン２３に接続して形成される。以上により、埋込配線３１を備えた配線層２ｂを得る。なお、この埋込配線３１の形成には、図３Ｂ以下を用いて説明する埋込配線技術を適用する。
続いて、配線層２ｂ上に、拡散防止絶縁膜３２を成膜し、さらにこの上に第１絶縁膜３５を成膜する。例えばＴＥＯＳガスを用いたＣＶＤ法により、ＴＥＯＳ膜からなる第１絶縁膜３５を成膜する。その後、この第１絶縁膜３５に、以下に説明する埋込配線技術を適用して、第１電極３３を形成する。
図３Ｂに示すように、第１絶縁膜３５に溝パターン３５ａを形成する。ここでの図示は省略したが、溝パターン３５ａは、必要な箇所では埋込配線３１に達する形状で形成される。
図３Ｃに示すように、溝パターン３５ａの内壁を覆う状態でバリアメタル層３３ａを成膜し、この上部に溝パターン３５ａを埋め込む状態で第１電極膜３３ｂを成膜する。バリアメタル層３３ａは、第１電極膜３３ｂが第１絶縁膜３５に拡散することを防ぐようなバリア性のある材料で構成され、一方、第１電極膜３３ｂは銅（Ｃｕ）からなるが、これに限らず、導電性のある材料により構成される。
図４Ｄに示すように、ＣＭＰ法により、バリアメタル層３３ａが露出するまで第１電極膜３３ｂを平坦化除去し、さらに、第１絶縁膜３５が露出するまでバリアメタル層３３ａを平坦化除去する。これにより、溝パターン３５ａ内にバリアメタル層３３ａを介して第１電極膜３３ｂを埋め込んでなる第１電極３３を形成する。以上により、第１電極３３を備えた電極層２ｃを得る。
以上の工程により、第１電極３３と第１絶縁膜３５とが露出された平坦な貼合せ面４１を有する第１基板２が、センサ基板として作製される。なお、必要に応じて、貼合せ面４１に対して、ウェット処理またはプラズマ処理による前処理を施しておく。
ここまでの工程は、通常の工程手順で行えばよく、また特に工程手順が限定されることはなく、適宜の手順で行うことができる。本技術では、次の絶縁性薄膜の成膜が特徴的な工程となる。
［絶縁性薄膜の成膜手順］
図４Ｅに示すように、第１基板２における貼合せ面４１の全面を覆う状態で、原子層堆積法（Atomic Layer Deposition：以下ＡＬＤ法）によって絶縁性薄膜１２ａを成膜する。
ＡＬＤ法の手順について、概略を説明する。
まず、成膜される薄膜の構成元素を含有する第１反応物と第２反応物とを準備する。成膜工程として、基板上に、第１反応物を含むガスを供給して吸着反応させる第１工程と、第２反応物を含むガス供給して吸着反応させる第２工程とがあり、この工程の間には不活性ガスを流して、未吸着の反応物をパージする。この成膜工程を１サイクル行なうことで原子層１層を堆積させ、繰り返すことにより所望膜厚の成膜をする。なお、第１工程と第２工程は、どちらを先に行なってもよい。
以上のような成膜方法がＡＬＤ法であり、次のような特徴がある。
ＡＬＤ法は、上述のように、成膜工程のサイクルを繰り返して成膜する方法であり、このサイクル数の調整によって、成膜する膜厚を原子層単位で高精度に制御した成膜が可能である。このようなＡＬＤ法を絶縁性薄膜１２ａの成膜に適用すると、極めて薄い絶縁性薄膜１２ａであっても膜厚制御性よく成膜できる。
ＡＬＤ法は、さらに約５００℃以下の低温プロセスでの成膜が可能な方法である。絶縁性薄膜１２ａの成膜時には、すでに電極層２ｃが形成されているため、電極層２ｃを構成する金属への耐熱性を考慮する必要があり、絶縁性薄膜１２ａの成膜には低温プロセスが要求される。そこで、このようなＡＬＤ法を絶縁性薄膜１２ａの成膜に適用すると、低温プロセスにより電極層２ｃを劣化させることなく絶縁性薄膜１２ａを成膜できる。
ＡＬＤ法は、上述のように、原子層を１層ずつ堆積させて成膜する方法である。このようなＡＬＤ法を絶縁性薄膜１２ａの成膜に適用すると、ＣＭＰにより超平坦化された基板表面の凹凸を悪化させることなく、平坦かつ均一な絶縁性薄膜１２で貼合せ面４１の全面を覆うことができる。
以下に、一例として、酸化膜または窒化膜からなる絶縁性薄膜１２ａのＡＬＤ法による成膜条件について、具体的に説明する。
絶縁性薄膜１２ａが酸化膜（ＳｉＯ２、ＨｆＯ２等）からなる場合、上述のＡＬＤ法において、第１反応物をＳｉ含有反応物またはＨｆ含有反応物とし、第２反応物をＯ含有反応物とする。これらの反応物を供給して吸着反応させる工程を交互に繰り返すことによって、酸化膜（ＳｉＯ２またはＨｆＯ２）からなる絶縁性薄膜１２ａを貼合せ面４１上に成膜する。ここで、Ｓｉ含有反応物は、例えば、シラン（ＳｉＨ４）、ジクロロシラン（Ｈ２ＳｉＣｌ２）等のガス状で供給可能な物質を用いる。Ｈｆ含有反応物は、テトラキスジメチルアミノハフニウム（Ｈｆ［Ｎ（ＣＨ３）２］４等を用いる。Ｏ含有反応物は、水蒸気ガス、オゾンガス等を用いる。
一方、絶縁性薄膜１２ａが窒化膜（ＳｉＮ等）からなる場合、上述のＡＬＤ法において、第１反応物をＳｉ含有反応物とし、第２反応物をＮ含有反応物とする。これらの反応物を供給して吸着反応させる工程を交互に繰り返すことによって、窒化膜（ＳｉＮ）からなる絶縁性薄膜１２ａを貼合せ面４１上に成膜する。ここで、Ｎ含有反応物は、例えば、窒素ガスやアンモニアガス等を用いる。Ｏ含有反応物は、水蒸気ガス、オゾンガス等を用いる。
以上により、第１基板２上に、貼合せ面４１の全面を覆う状態で、極めて薄い均一な絶縁性薄膜１２ａを成膜する。
≪４．本実施形態の半導体装置の製造における第２基板（回路基板）の作製手順≫
図５は、上述した本実施形態の半導体装置の製造に用いる第２基板７の作製手順を説明するための断面工程図である。以下、この図に基づいて本実施形態に用いる第２基板７（回路基板）の作製手順を説明する。
図５Ａに示すように、例えば単結晶シリコンからなる半導体基板５０を用意する。この半導体基板５０の表面層に、各導電型のソース／ドレイン５１、およびここでの図示を省略した他の不純物層を形成する。これにより、半導体層７ａを得る。
次に、半導体層７ａの上に、ゲート絶縁膜５３を成膜し、さらにこの上部にゲート電極５５を形成する。ゲート電極５５は、ソース／ドレイン５１間に形成される。また、これと同一工程で、ここでの図示を省略した他の電極を形成する。
続いて、ゲート絶縁膜５３の上に、ゲート電極５５を覆う状態で、例えば酸化シリコンからなる層間絶縁膜５７を成膜する。この層間絶縁膜５７の溝パターン内にバリアメタル層５９ａを介して配線層５９ｂを埋め込んでなる埋込配線５９を形成し、埋込配線５９を備えた配線層７ｂを得る。ここでの埋込配線５９の形成は、上述した第１電極３３の形成と同様に、埋込配線技術を適用して行なう。
その後、配線層７ｂ上に拡散防止絶縁膜６１を介して、例えばＴＥＯＳ膜からなる第２絶縁膜６９を積層させて成膜する。これにより、第２絶縁膜６９の溝パターン内にバリアメタル層６７ａを介して第２電極膜６７ｂを埋め込んでなる第２電極６７を形成し、第２電極６７を備えた電極層７ｃを得る。ここでの第２電極６７の形成は、上述した第１電極３３の形成と同様にして行なう。
以上の工程により、第２電極６７と第２絶縁膜６９とが露出された平坦な貼合せ面７１を有する第２基板７が、回路基板として作製される。
ここまでの工程は、通常の工程手順で行えばよく、また特に工程手順が限定されることはなく、適宜の手順で行うことができる。本技術では、次の絶縁性薄膜の成膜、および基板の貼り合わせが特徴的な工程となる。
図５Ｂに示すように、第１基板２側の絶縁性薄膜１２ａと同様にして、貼合せ面７１の上に、ＡＬＤ法により絶縁性薄膜１２ｂを成膜する。
これにより、第２基板７上に、貼合せ面７１の全面を覆う状態で、極めて薄い均一な絶縁性薄膜１２ｂを成膜する。なお、絶縁性薄膜１２ｂは、第１基板２側の絶縁性薄膜１２ａと異なる膜でもよいが、同じ膜でもよい。
≪５．本実施形態の半導体装置の製造における基板の貼り合わせ手順≫
図６および図７を用いて、貼合せ面４１上に絶縁性薄膜１２ａを成膜した第１基板２と、貼合せ面７１上に絶縁性薄膜１２ｂを成膜した第２基板７との貼り合わせ手順を説明する。
図６に示すように、絶縁性薄膜を介した状態で第１基板２の貼合せ面４１と第２基板７の貼合せ面７１とを対向配置させ、さらに、第１基板２の第１電極３３と、第２基板７の第２電極６７とが対応するように位置合わせする。図示した例では、第１電極３３と第２電極６７とが１：１で対応している状態を示したが、対応状態はこれに限定されることはない。
図７に示すように、第１基板２上の絶縁性薄膜１２ａと、第２基板７上の絶縁性薄膜１２ｂとを対向させた状態で熱処理を行うことにより、絶縁性薄膜１２ａと絶縁性薄膜１２ｂとの間の接合をする。このような熱処理は、第１基板２および第２基板７に形成された素子や配線に影響のない範囲で、絶縁性薄膜１２同士が十分に接合する温度および時間で行われる。
例えば、第１電極３３および第２電極６７が、銅（Ｃｕ）を主とする材料で構成される場合、２００℃〜６００℃で１〜５時間程度の熱処理が行われる。このような熱処理は、加圧雰囲気下で行ってもよく、または、第１基板２と第２基板７とを両面側から押圧した状態で行ってもよい。一例として、４００℃で４時間の熱処理を行うことで、絶縁性薄膜１２を介した第１電極３３と第２電極６７との間の接続を行なう。これにより、絶縁性薄膜１２ａと絶縁性薄膜１２ｂとの間が接合され、第１基板２と第２基板７とが貼り合わせられる。
ここで、上述のように第１基板２および第２基板７の両方の貼合せ面４１，７１上に絶縁性薄膜１２ａ，１２ｂが成膜される場合は、その絶縁性薄膜１２ａ，１２ｂが同じ材料であっても、異なる材料であってもよい。
なお、本実施形態の半導体装置の製造方法では、第１基板２および第２基板７のうちどちらか一方の基板の貼合せ面のみに絶縁性薄膜を成膜してもよい。例えば、第１基板２の貼合せ面４１上のみに絶縁性薄膜１２ａを成膜して、第１基板２側の絶縁性薄膜１２ａと第２基板７側の貼合せ面７１との間の接合により、第１基板２と第２基板７を貼り合わせてもよい。
以上のように、第１基板２と第２基板７とを貼り合わせた後、第１基板２側の半導体基板２０を薄膜化して半導体層２ａとし、光電変換部２１を露出させる。また必要に応じて、第２基板７側の半導体層７ａにおいて、半導体基板５０を薄膜化してもよい。
その後は図２に示すように、第１基板２における光電変換部２１の露出面上に保護膜１５を成膜し、さらに保護膜１５上にカラーフィルタ層１７およびオンチップレンズ１９を形成し、半導体装置（固体撮像装置）１を完成させる。
［本実施形態の半導体装置の製造方法による効果］
上述のような本実施形態の半導体装置の製造方法では、第１基板２および第２基板７の上にそれぞれ絶縁性薄膜１２ａ，１２ｂを成膜し、この絶縁性薄膜１２ａ，１２ｂが成膜された面同士を接合することにより、第１基板２と第２基板７を貼り合わせている。このため、ＣＭＰにより平坦化処理された貼合せ面４１，７１同士を直接接合する場合と比較して、絶縁性薄膜１２ａ，１２ｂが成膜された面同士の接合によって、第１基板２と第２基板７を貼り合わせる本実施形態の半導体装置１は接合性がよい。なお、第１基板２の貼合せ面４１上にのみ絶縁性薄膜１２ａを成膜した場合であっても、第１基板２側の絶縁性薄膜１２ａと第２基板７側の貼合せ面７１との間の接合になり、貼合せ面４１，７１同士を直接接合する場合よりも基板の接合性がよい。
例えば、ＣＭＰにより平坦化処理された貼合せ面４１，７１は、ＣＭＰの工程において貼合せ面４１，７１を構成する第１絶縁膜３５および第２絶縁膜６９が含水する可能性がある。また、この貼合せ面４１，７１を構成する第１絶縁膜３５および第２絶縁膜６９がＴＥＯＳ膜からなる場合であれば、そのＴＥＯＳ膜の成膜条件ゆえに、もともと含水率の高い膜として第１絶縁膜３５および第２絶縁膜６９が形成される。したがって、このような含水している貼合せ面４１，７１同士を直接接合する場合、貼合せ後の熱処理において、脱ガスが接合界面に集中しボイドを形成する。しかしながら、本実施形態では、貼合せ面４１，７１の全面を絶縁性薄膜１２ａ，１２ｂで覆うことにより、脱ガスが接合界面に集中することを防止しボイドの発生を抑えることが可能である。
特に、第１基板２の貼合せ面４１上の絶縁性薄膜１２ａと第２基板７の貼合せ面７１上の絶縁性薄膜１２ｂが、同一材料膜で構成されている場合は、同一材料膜同士の接合となるので、より強固な接合が可能になる。これにより、基板の接合強度が増して信頼性の向上が図られた半導体装置を得ることができる。
さらには、絶縁性薄膜１２ａ，１２ｂの成膜をＡＬＤ法により行なったことにより、次のような効果もある。
まず、ＡＬＤ法は原子層単位の成膜により膜厚制御性のよい方法なので、極めて薄い絶縁性薄膜を成膜できる。これにより、第１基板２側の第１電極３３と第２基板７側の第２電極６７とが絶縁性薄膜１２を介して対向配置された構造であっても、この絶縁性薄膜１２が極めて薄い膜厚であるので、第１電極３３と第２電極６７との間の電気的な接続が可能となる。
次に、ＡＬＤ法は原子層単位の成膜により膜厚均一性のよい方法なので、ＣＭＰにより平坦化された貼合せ面４１，７１の平坦性を維持して、均一な絶縁性薄膜１２ａ，１２ｂを第１基板２および第２基板７の上に成膜する。このような絶縁性薄膜１２ａ，１２ｂの成膜された平坦な接合面同士によって接合が図られるので、密着性に優れた接合が行なわれ、接合強度の向上した基板の接合が可能となる。
続いて、ＡＬＤ法は低温プロセスでの成膜をする方法なので、第１基板２側の電極層２ｃおよび第２基板７側の電極層７ｃを構成する金属が高熱により劣化することなく、第１基板２および第２基板７の上に絶縁性薄膜１２ａ，１２ｂを成膜できる。
最後に、ＡＬＤ法は原子層単位の成膜方法なので、成膜された絶縁性薄膜１２ａ，１２ｂは緻密な膜であって含水率が極めて低い。含水率の低い絶縁性薄膜１２ａ，１２ｂの成膜された接合面同士による接合となるので、接合面にボイドの発生する虞は全くない。
以上により、基板の接合強度が増して信頼性の向上が図られた半導体装置が得られる。
≪６．本実施形態の半導体装置を用いた電子機器の一例≫
上述の本実施形態で説明した本技術に係る半導体装置（固体撮像装置）は、例えばデジタルカメラやビデオカメラ等のカメラシステム、さらには撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器などの電子機器に適用することができる。
図８は、本技術に係る電子機器の一例として、固体撮像装置を用いたカメラの構成図を示す。本実施形態に係るカメラ９１は、静止画像又は動画撮影可能なビデオカメラを例としたものである。このカメラ９１は、固体撮像装置９２と、固体撮像装置９２の光電変換部に入射光を導く光学系９３と、シャッタ装置９４と、固体撮像装置９２を駆動する駆動回路９５と、固体撮像装置９２の出力信号を処理する信号処理回路９６とを有する。
固体撮像装置９２は、上述した本実施形態で説明した構成の半導体装置（１）が適用される。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像装置９２の撮像面上に結像させる。これにより、固体撮像装置９２内に、一定期間信号電荷が蓄積される。このような光学系９３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置９４は、固体撮像装置９２への光照射期間および遮光期間を制御する。駆動回路９５は、固体撮像装置９２およびシャッタ装置９４に駆動信号を供給し、供給した駆動信号（タイミング信号）により、固体撮像装置９２の信号処理回路９６への信号出力動作の制御、およびシャッタ装置９４のシャッタ動作を制御する。すなわち、駆動回路９５は、駆動信号（タイミング信号）の供給により、固体撮像装置９２から信号処理回路９６への信号転送動作を行う。信号処理回路９６は、固体撮像装置９２から転送された信号に対して、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
以上説明した本実施形態に係る電子機器によれば、センサ基板と回路基板とを積層させた信頼性の高い３次元構造の半導体装置１を固体撮像装置として用いたことにより、撮像機能を有する電子機器の小型化および信頼性の向上を図ることが可能になる。
なお、本技術は以下のような構成も取ることができる。
（１）
第１電極および第１絶縁膜を露出させた貼合せ面を有する第１基板と、
前記第１基板の貼合せ面を覆う絶縁性薄膜と、
第２電極および第２絶縁膜を露出させた貼合せ面を有し、当該貼合せ面と前記第１基板の貼合せ面との間で前記絶縁性薄膜を挟持すると共に、前記第１電極と当該第２電極が前記絶縁性薄膜を介して電気的に接続された状態で前記第１基板に貼り合わせられた第２基板と
を備える半導体装置。
（２）
前記絶縁性薄膜は酸化膜である
（１）記載の半導体装置。
（３）
前記絶縁性薄膜は窒化膜である
（１）記載の半導体装置。
（４）
前記絶縁性薄膜は、積層構造である
（１）〜（３）の何れかに記載の半導体装置。
（５）
前記絶縁性薄膜は、前記各貼合せ面の全面を覆う状態で設けられた
（１）〜（４）の何れかに記載の半導体装置。
（６）
前記第１基板の貼合せ面、および前記第２基板の貼合せ面は、平坦化面である
（１）〜（５）の何れかに記載の半導体装置。
（７）
電極および絶縁膜が露出された貼合せ面を有する２枚の基板を用意することと、
前記２枚の基板のうち少なくとも一方の貼合せ面を覆う状態で、絶縁性薄膜を成膜することと、
前記絶縁性薄膜を介して前記２枚の基板の貼合せ面同士を対向配置し、前記２枚の基板の電極同士が前記絶縁性薄膜を介して電気的に接続される状態に位置合わせをして、前記２枚の基板を貼り合わせることとを行なう
半導体装置の製造方法。
（８）
前記２枚の基板の両方に、前記絶縁性薄膜を成膜する
（７）記載の半導体装置の製造方法。
（９）
前記２枚の基板の両方に、同じ材料からなる前記絶縁性薄膜を成膜する
（７）または（８）記載の半導体装置の製造方法。
（１０）
原子層蒸着法により前記絶縁性薄膜を成膜する
（７）〜（９）の何れかに記載の半導体装置の製造方法。
（１１）
前記２枚の基板の貼合せ面は、平坦化処理によって形成されている
（７）〜（１０）の何れかに記載の半導体装置の製造方法。
１…半導体装置、２…第１基板（センサ基板）、７…第２基板（回路基板）、１２…絶縁性薄膜、３３…第１電極、３５…第１絶縁膜、４１，７１…貼合せ面、６７…第２電極、６９…第２絶縁膜

Claims (11)

  1. 第１電極および第１絶縁膜を露出させた貼合せ面を有する第１基板と、
    前記第１基板の貼合せ面を覆う絶縁性薄膜と、
    第２電極および第２絶縁膜を露出させた貼合せ面を有し、当該貼合せ面と前記第１基板の貼合せ面との間で前記絶縁性薄膜を挟持すると共に、前記第１電極と当該第２電極が前記絶縁性薄膜を介して電気的に接続された状態で前記第１基板に貼り合わせられた第２基板と
    を備える半導体装置。
  2. 前記絶縁性薄膜は酸化膜である
    請求項１記載の半導体装置。
  3. 前記絶縁性薄膜は窒化膜である
    請求項１記載の半導体装置。
  4. 前記絶縁性薄膜は、積層構造である
    請求項１記載の半導体装置。
  5. 前記絶縁性薄膜は、前記各貼合せ面の全面を覆う状態で設けられた
    請求項１記載の半導体装置。
  6. 前記第１基板の貼合せ面、および前記第２基板の貼合せ面は、平坦化面である
    請求項１記載の半導体装置。
  7. 電極および絶縁膜が露出された貼合せ面を有する２枚の基板を用意することと、
    前記２枚の基板のうち少なくとも一方の貼合せ面を覆う状態で、絶縁性薄膜を成膜することと、
    前記絶縁性薄膜を介して前記２枚の基板の貼合せ面同士を対向配置し、前記２枚の基板の電極同士が前記絶縁性薄膜を介して電気的に接続される状態に位置合わせをして、前記２枚の基板を貼り合わせることとを行なう
    半導体装置の製造方法。
  8. 前記２枚の基板の両方に、前記絶縁性薄膜を成膜する
    請求項７記載の半導体装置の製造方法。
  9. 前記２枚の基板の両方に、同じ材料からなる前記絶縁性薄膜を成膜する
    請求項７記載の半導体装置の製造方法。
  10. 原子層蒸着法により前記絶縁性薄膜を成膜する
    請求項７記載の半導体装置の製造方法。
  11. 前記２枚の基板の貼合せ面は、平坦化処理によって形成されている
    請求項７記載の半導体装置の製造方法。
JP2011210142A 2011-07-05 2011-09-27 半導体装置および半導体装置の製造方法 Active JP6127360B2 (ja)

Priority Applications (17)

Application Number Priority Date Filing Date Title
JP2011210142A JP6127360B2 (ja) 2011-09-27 2011-09-27 半導体装置および半導体装置の製造方法
TW101121190A TWI495041B (zh) 2011-07-05 2012-06-13 半導體裝置、用於半導體裝置之製造方法及電子設備
US13/533,526 US8896125B2 (en) 2011-07-05 2012-06-26 Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
KR1020120069684A KR102030852B1 (ko) 2011-07-05 2012-06-28 반도체 장치, 반도체 장치의 제조 방법 및 전자 기기
CN201210233277.XA CN102867847B (zh) 2011-07-05 2012-07-05 半导体器件、半导体器件制造方法及电子装置
US14/467,852 US9111763B2 (en) 2011-07-05 2014-08-25 Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US14/718,942 US9443802B2 (en) 2011-07-05 2015-05-21 Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US15/228,860 US10038024B2 (en) 2011-07-05 2016-08-04 Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US15/228,894 US9911778B2 (en) 2011-07-05 2016-08-04 Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US15/992,908 US10431621B2 (en) 2011-07-05 2018-05-30 Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US16/410,877 US10985102B2 (en) 2011-07-05 2019-05-13 Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
KR1020190069266A KR20190071647A (ko) 2011-07-05 2019-06-12 반도체 장치, 반도체 장치의 제조 방법 및 전자 기기
KR1020200069977A KR102298787B1 (ko) 2011-07-05 2020-06-10 반도체 장치, 반도체 장치의 제조 방법 및 전자 기기
US17/194,641 US11569123B2 (en) 2011-07-05 2021-03-08 Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
KR1020210112763A KR102439964B1 (ko) 2011-07-05 2021-08-26 반도체 장치, 반도체 장치의 제조 방법 및 전자 기기
KR1020220109225A KR102673911B1 (ko) 2011-07-05 2022-08-30 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치
KR1020240073260A KR20240085908A (ko) 2011-07-05 2024-06-04 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011210142A JP6127360B2 (ja) 2011-09-27 2011-09-27 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013073988A true JP2013073988A (ja) 2013-04-22
JP6127360B2 JP6127360B2 (ja) 2017-05-17

Family

ID=48478273

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011210142A Active JP6127360B2 (ja) 2011-07-05 2011-09-27 半導体装置および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6127360B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232473A (ja) * 2012-04-27 2013-11-14 Nikon Corp 撮像素子およびチップ積層構造
JP2017216480A (ja) * 2017-09-01 2017-12-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2018216442A1 (en) 2017-05-26 2018-11-29 Sony Semiconductor Solutions Corporation Imaging device and electronic device
WO2019004276A1 (en) 2017-06-29 2019-01-03 Sony Semiconductor Solutions Corporation BACKLIT IMAGEER LINKED TO A SLICER
WO2020044943A1 (ja) 2018-08-31 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置
WO2020235234A1 (ja) * 2019-05-20 2020-11-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US20230026052A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices
US11742374B2 (en) 2018-10-05 2023-08-29 Sony Semiconductor Solutions Corporation Semiconductor device, method of manufacturing semiconductor device, and imaging element
US12125867B2 (en) 2017-05-26 2024-10-22 Sony Semiconductor Solutions Corporation Imaging device and electronic device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102481648B1 (ko) 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120262A (ja) * 1992-10-06 1994-04-28 Matsushita Electric Ind Co Ltd 電荷転送装置
JPH08227980A (ja) * 1995-02-21 1996-09-03 Toshiba Corp 半導体装置及びその製造方法
JP2006191081A (ja) * 2004-12-30 2006-07-20 Magnachip Semiconductor Ltd 受光領域が拡張されたイメージセンサ及びその製造方法
JP2008187165A (ja) * 2007-01-04 2008-08-14 Covalent Materials Corp 半導体基板の製造方法
JP2010219339A (ja) * 2009-03-17 2010-09-30 Sony Corp 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP2011009489A (ja) * 2009-06-26 2011-01-13 Sony Corp 半導体装置の製造方法、半導体装置及び固体撮像装置
JP2011507303A (ja) * 2007-12-18 2011-03-03 ティ． ミハレヴィチュ，マレク 量子トンネル効果光検出器アレイ
JP2011049270A (ja) * 2009-08-26 2011-03-10 Sony Corp 半導体装置の製造方法および半導体装置
JP2011071958A (ja) * 2009-08-28 2011-04-07 Sony Corp 撮像素子およびカメラシステム
WO2011077580A1 (ja) * 2009-12-26 2011-06-30 キヤノン株式会社 固体撮像装置および撮像システム

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120262A (ja) * 1992-10-06 1994-04-28 Matsushita Electric Ind Co Ltd 電荷転送装置
JPH08227980A (ja) * 1995-02-21 1996-09-03 Toshiba Corp 半導体装置及びその製造方法
JP2006191081A (ja) * 2004-12-30 2006-07-20 Magnachip Semiconductor Ltd 受光領域が拡張されたイメージセンサ及びその製造方法
JP2008187165A (ja) * 2007-01-04 2008-08-14 Covalent Materials Corp 半導体基板の製造方法
JP2011507303A (ja) * 2007-12-18 2011-03-03 ティ． ミハレヴィチュ，マレク 量子トンネル効果光検出器アレイ
JP2010219339A (ja) * 2009-03-17 2010-09-30 Sony Corp 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP2011009489A (ja) * 2009-06-26 2011-01-13 Sony Corp 半導体装置の製造方法、半導体装置及び固体撮像装置
JP2011049270A (ja) * 2009-08-26 2011-03-10 Sony Corp 半導体装置の製造方法および半導体装置
JP2011071958A (ja) * 2009-08-28 2011-04-07 Sony Corp 撮像素子およびカメラシステム
WO2011077580A1 (ja) * 2009-12-26 2011-06-30 キヤノン株式会社 固体撮像装置および撮像システム

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232473A (ja) * 2012-04-27 2013-11-14 Nikon Corp 撮像素子およびチップ積層構造
US11133343B2 (en) 2017-05-26 2021-09-28 Sony Semiconductor Solutions Corporation Imaging device and electronic device configured by bonding a plurality of semiconductor substrates including a first multilayer having a first vertical signal line formed in a differrent layer than the layer of a first wiring of a first connection region
US12125867B2 (en) 2017-05-26 2024-10-22 Sony Semiconductor Solutions Corporation Imaging device and electronic device
WO2018216442A1 (en) 2017-05-26 2018-11-29 Sony Semiconductor Solutions Corporation Imaging device and electronic device
US11817471B2 (en) 2017-05-26 2023-11-14 Sony Semiconductor Solutions Corporation Imaging device and electronic device configured by bonding a plurality of semiconductor substrates
KR20200011414A (ko) 2017-05-26 2020-02-03 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 장치 및 전자 기기
US11244980B2 (en) 2017-06-29 2022-02-08 Sony Semiconductor Solutions Corporation Semiconductor device
WO2019004276A1 (en) 2017-06-29 2019-01-03 Sony Semiconductor Solutions Corporation BACKLIT IMAGEER LINKED TO A SLICER
KR20240125693A (ko) 2017-06-29 2024-08-19 소니 세미컨덕터 솔루션즈 가부시키가이샤 웨이퍼 접합 이면 조사형 이미저
KR20200018465A (ko) 2017-06-29 2020-02-19 소니 세미컨덕터 솔루션즈 가부시키가이샤 웨이퍼 접합 이면 조사형 이미저
US11908879B2 (en) 2017-06-29 2024-02-20 Sony Semiconductor Solutions Corporation Semiconductor device
KR20230119268A (ko) 2017-06-29 2023-08-16 소니 세미컨덕터 솔루션즈 가부시키가이샤 웨이퍼 접합 이면 조사형 이미저
JP2017216480A (ja) * 2017-09-01 2017-12-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US12002831B2 (en) 2018-08-31 2024-06-04 Sony Semiconductor Solutions Corporation Semiconductor device
KR20240122587A (ko) 2018-08-31 2024-08-12 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치
WO2020044943A1 (ja) 2018-08-31 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置
KR20210046657A (ko) 2018-08-31 2021-04-28 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치
US11742374B2 (en) 2018-10-05 2023-08-29 Sony Semiconductor Solutions Corporation Semiconductor device, method of manufacturing semiconductor device, and imaging element
WO2020235234A1 (ja) * 2019-05-20 2020-11-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US12087795B2 (en) 2019-05-20 2024-09-10 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
US20230026052A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices
US12094849B2 (en) * 2021-07-22 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices

Also Published As

Publication number Publication date
JP6127360B2 (ja) 2017-05-17

Similar Documents

Publication Publication Date Title
JP5939184B2 (ja) 半導体装置の製造方法
JP6127360B2 (ja) 半導体装置および半導体装置の製造方法
US11569123B2 (en) Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
JP5994274B2 (ja) 半導体装置、半導体装置の製造方法、及び、電子機器
TWI595637B (zh) 半導體裝置及電子機器
KR102673911B1 (ko) 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치
JP6031765B2 (ja) 半導体装置、電子機器、及び、半導体装置の製造方法
JP2013033786A (ja) 半導体装置および半導体装置の製造方法
KR20150032373A (ko) 적층형 이미지 센서 및 그 제조방법
JP2013084693A (ja) 固体撮像装置およびその製造方法ならびにカメラ
US10998370B2 (en) Semiconductor device with insulating layers forming a bonding plane between first and second circuit components, method of manufacturing the same, and electronic device
KR20110070076A (ko) 이미지 센서의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140917

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160719

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161109

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20161117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170327

R151 Written notification of patent or utility model registration

Ref document number: 6127360

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250