TWI595637B - 半導體裝置及電子機器 - Google Patents

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TWI595637B
TWI595637B TW102130478A TW102130478A TWI595637B TW I595637 B TWI595637 B TW I595637B TW 102130478 A TW102130478 A TW 102130478A TW 102130478 A TW102130478 A TW 102130478A TW I595637 B TWI595637 B TW I595637B
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Koichi Baba
Takashi Kubodera
Toshihiko Miyazaki
Hiroaki Ammo
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Sony Corp
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Description

半導體裝置及電子機器
本技術係關於半導體裝置及電子機器，尤其是關於在積層半導體基板而構成之裝置中，可提高信號之輸出特性，且維持細微電晶體之可靠性之半導體裝置及電子機器。
在先前之固體攝像元件中，於CCD或CMOS圖像感測器中，重要的是減少成為畫質劣化之主要原因之半導體基板表面之暗電流或改善像素電晶體之閃爍雜訊或隨機電報雜訊特性。
因固體攝像元件之製造過程之電漿處理(CVD或乾蝕刻)中之充電或UV照射等之電漿損傷等而半導體基板之界面態位增大，成為暗電流之主要原因之一。
為減少該暗電流以改善圖像感測器之像素特性，而採用以氫或氟等原子終止裝置界面之懸鍵之技術。
例如，有一種技術，其促使氫自鈍化膜(SiN膜)脫離而與半導體基板之受光元件即光電二極體之表面之懸鍵結合，以降低表面之暗電流。
然而，在先前之構成中，因對包含像素部與其周邊電路部之整個半導體基板供給氫，故若欲確保像素部中之氫供給量，則會導致對其周邊電路部之細微電晶體之氫供給量過剩，而有在半導體基板表面側殘留氫，使NBTI(Negative Bias Temperature Instability：負偏壓溫度不穩定性)產生劣化之問題。
因此，有人提出一種技術，其將成為氫供給源之鈍化膜設定成在像素部上與周邊電路部上為不同之殘留氫量，而可分別控制燒結處理中像素部與周邊電路部中自鈍化膜至半導體表面部之氫供給量(例如，參照專利文獻1)。
再者，近年來，已提出各種將形成有排列複數個像素之像素區域之半導體晶片、與形成有進行信號處理之邏輯電路之半導體晶片電性連接而構成為1個裝置之固體攝像裝置。例如，有人提出藉由微凸塊連接有背面照射型之圖像感測器晶片、與形成有信號處理電路之信號處理晶片之半導體模組等。
即，已開發出眾多積層半導體晶片(半導體基板)而構成之圖像感測器等。
亦有人提出一種半導體裝置之製造方法，其係在如此般積層有半導體晶片之圖像感測器中，貼合分別具備半成品狀態之像素陣列及邏輯電路之第1半導體晶圓與第2半導體晶圓，且進行第1半導體晶圓之薄膜化、及像素陣列與邏輯電路間之電性連接，此後，使其成為成品狀態而進行晶片化，從而構成為背面照射型之固體攝像裝置(例如，參照專利文獻2)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2009-188068號公報
[專利文獻2]日本專利特開2010-245506號公報
然而，在先前技術中，製造積層半導體基板而構成之圖像感測器等時，較難恰當地控制像素部與周邊電路中之氫濃度。例如，若如引用文獻1般藉由燒結處理提高像素區域之氫濃度，則例如周邊電路 所使用之細微電晶體中NBTI、HCI等要素之可靠性會劣化。
尤其，積層半導體基板而構成之圖像感測器之情形時，積層之基板中必然存在含有氫之膜，在貼合基板之步驟之後，以積層有基板之狀態實施200℃至400℃之熱處理。因此，因導致積層基板整體之氫濃度均一化，而難以在提高像素特性之同時維持細微電晶體之可靠性。
本技術係鑑於如此之狀況而揭示者，其係在積層半導體基板而構成之裝置中，可提高信號之輸出特性且維持細微電晶體之可靠性者。
本技術之第1態樣係一種半導體裝置，其包含：第1半導體基板；第2半導體基板，其提供與上述第1半導體基板所提供之功能不同之功能；及防擴散膜，其防止用以減少上述第1半導體基板及上述第2半導體基板之界面態位之懸鍵終止原子之擴散；且積層至少2片半導體基板，並電性連接各半導體基板；以將上述防擴散膜插入於上述第1半導體基板之界面、與上述第2半導體基板之界面之間之狀態，積層上述第1半導體基板與上述第2半導體基板。
可使上述第1半導體基板之界面態位較上述第2半導體基板之界面態位更少。
可於上述第1半導體基板與上述防擴散膜之間進而插入供給上述懸鍵終止原子之原子供給膜。
可使上述懸鍵終止原子為氫；且將由氮化矽薄膜構成之上述第1半導體基板內之絕緣薄膜使用為上述原子供給膜。
可以於上述防擴散膜與上述第2半導體基板之間進而插入有吸著上述懸鍵終止原子之原子吸著膜之狀態，積層上述第1半導體基板與上述第2半導體基板。
可使上述懸鍵終止原子為氫；且將由鈦構成之覆蓋上述第2半導體基板內之多層配線層、或引出電極之障壁金屬使用為上述原子吸著膜。
可構成為固體攝像裝置，於上述第1半導體基板上形成像素部，於上述第2半導體基板上形成邏輯電路。
可進而包含形成記憶電路之第3半導體基板，於上述第1半導體基板與上述第3半導體基板之間配置上述第2半導體基板，以於上述第2半導體基板之界面、與上述第3半導體基板之界面之間進而插入有防止上述懸鍵終止原子擴散之防擴散膜之狀態，積層上述第1半導體基板至上述第3半導體基板。
上述防擴散膜可設為藉由電漿CVD所形成之SiN膜。
可藉由600℃以上之成膜處理將上述防擴散膜成膜於支持基板上；接合成膜於上述支持基板上之上述防擴散膜與上述第2半導體基板，且研磨除去上述支持基板；以於上述第1半導體基板之界面與上述第2半導體基板之界面之間插入有上述防擴散膜之狀態，積層上述第1半導體基板與上述第2半導體基板。
上述防擴散膜可設為藉由LP-CVD所形成之SiN膜。
上述防擴散膜之膜密度可設為2.7g/cm至3.5g/cm。
上述防擴散膜之厚度可設為150nm以下。
上述防擴散膜可設為藉由ALD-CVD所形成之SiN膜。
上述第1半導體基板與上述第2半導體基板之多層配線層彼此可對向積層。
上述第1半導體基板與上述第2半導體基板之多層配線層彼此可以不對向之方式積層。
本技術之第2態樣係一種電子機器，其包含一種半導體裝置，該半導體裝置包含：第1半導體基板；第2半導體基板，其提供與上述第 1半導體基板所提供之功能不同之功能；及防擴散膜，其防止用以減少上述第1半導體基板及上述第2半導體基板之界面態位之懸鍵終止原子之擴散；且積層至少2片半導體基板，並電性連接各半導體基板；以將上述防擴散膜插入於上述第1半導體基板之界面、與上述第2半導體基板之界面之間之狀態，積層上述第1半導體基板與上述第2半導體基板。
在本技術之第1態樣及第2態樣中，積層至少2片半導體基板，並電性連接各半導體基板；以將上述防擴散膜插入於上述第1半導體基板之界面、與上述第2半導體基板之界面之間之狀態，積層上述第1半導體基板與上述第2半導體基板。
根據本技術，在積層半導體基板而構成之裝置中，可提高信號之輸出特性，且維持細微電晶體之可靠性。
1‧‧‧固體攝像裝置
2‧‧‧像素
3‧‧‧像素區域(像素陣列)
4‧‧‧垂直驅動電路
5‧‧‧行信號處理電路
6‧‧‧水平驅動電路
7‧‧‧輸出電路
8‧‧‧控制電路
9‧‧‧垂直信號線
10‧‧‧水平信號線
11‧‧‧半導體基板
12‧‧‧輸入輸出端子
22‧‧‧第1半導體晶片部
23‧‧‧像素區域
24‧‧‧控制區域
25‧‧‧邏輯電路
26‧‧‧第2半導體晶片部
30‧‧‧單位像素
31‧‧‧第1半導體基板
32‧‧‧半導體井區域
33‧‧‧源極/汲極區域
34‧‧‧n型半導體區域
35‧‧‧p型半導體區域
36‧‧‧閘極電極
38‧‧‧元件分離區域
39‧‧‧第1層層間絕緣膜
40‧‧‧金屬配線
41‧‧‧多層配線層
42‧‧‧保護膜
43a‧‧‧第1絕緣薄膜
43b‧‧‧第2絕緣薄膜
43z‧‧‧第2絕緣薄膜
44‧‧‧連接導體
45‧‧‧第2半導體基板(半導體晶片)
46‧‧‧p型半導體井區域
47‧‧‧源極/汲極區域
48‧‧‧閘極電極
49‧‧‧第1層層間絕緣膜
50‧‧‧元件分離區域
51‧‧‧連接導體
52‧‧‧絕緣膜
53‧‧‧金屬配線
54‧‧‧連接導體
55‧‧‧多層配線層
56‧‧‧保護膜
57‧‧‧膜
59‧‧‧層間絕緣膜
61‧‧‧貫通連接孔
62‧‧‧連接孔
63‧‧‧絕緣膜
64‧‧‧貫通連接導體
65‧‧‧連接導體
66‧‧‧絕緣保護膜
67‧‧‧遮光膜
68‧‧‧鈍化膜
69‧‧‧連接孔
71‧‧‧障壁金屬膜
72‧‧‧連接用配線
73‧‧‧平坦化膜
74‧‧‧晶載彩色濾光片
75‧‧‧晶載微透鏡
75a‧‧‧透鏡材料膜
76‧‧‧鈍化膜
77‧‧‧開口
78‧‧‧電極凸塊
99‧‧‧防擴散膜
99a‧‧‧防擴散膜
99b‧‧‧防擴散膜
101‧‧‧基板
102‧‧‧層間膜
105‧‧‧多層配線層
107‧‧‧閘極氧化膜
106‧‧‧閘極電極
103‧‧‧源極電極
104‧‧‧汲極電極
108‧‧‧通道
151‧‧‧固體攝像裝置
152‧‧‧半導體晶片
153‧‧‧像素區域
154‧‧‧控制電路
155‧‧‧邏輯電路
156‧‧‧圖像感測器
200‧‧‧固體攝像裝置
201‧‧‧裝置層(像素部)
202‧‧‧裝置層(邏輯電路)
203‧‧‧防擴散膜
204‧‧‧原子供給膜
220‧‧‧固體攝像裝置
221‧‧‧裝置層(像素部)
222‧‧‧裝置層(邏輯電路)
223‧‧‧防擴散膜
224‧‧‧原子供給膜
225‧‧‧原子吸著膜
240‧‧‧固體攝像裝置
241‧‧‧裝置層(像素區域+控制電路)
242‧‧‧裝置層(邏輯電路)
243‧‧‧裝置層(記憶電路)
244‧‧‧防擴散膜
245‧‧‧原子供給膜
246‧‧‧防擴散膜
247‧‧‧原子供給膜
260‧‧‧固體攝像裝置
261‧‧‧裝置層(像素區域+控制電路)
262‧‧‧裝置層(邏輯電路)
263‧‧‧裝置層(記憶電路)
264‧‧‧防擴散膜
266‧‧‧防擴散膜
280‧‧‧雙極性裝置
281‧‧‧裝置層(雙極性元件)
282‧‧‧裝置層(邏輯電路)
283‧‧‧防擴散膜
284‧‧‧原子供給膜
301‧‧‧裝置層
301a‧‧‧配線層
302‧‧‧支持基板
303‧‧‧高溫膜
304‧‧‧高溫膜
305‧‧‧裝置層
305a‧‧‧配線層
307‧‧‧裝置層
307a‧‧‧配線層
600‧‧‧照相機裝置
601‧‧‧光學部
602‧‧‧固體攝像裝置(攝像裝置)
603‧‧‧DSP電路
604‧‧‧幀記憶體
605‧‧‧顯示部
606‧‧‧記錄部
607‧‧‧操作部
608‧‧‧電源部
609‧‧‧匯流排線
A‧‧‧主動元件層
B‧‧‧主動元件層
C‧‧‧主動元件層
D‧‧‧虛設元件層
FD‧‧‧浮動擴散區
PD‧‧‧光電二極體
Tr1‧‧‧像素電晶體
Tr2‧‧‧像素電晶體
Tr3‧‧‧MOS電晶體
Tr4‧‧‧MOS電晶體
Tr6‧‧‧MOS電晶體
Tr7‧‧‧MOS電晶體
Tr8‧‧‧MOS電晶體
圖1係表示MOSFET之半導體基板之一般構成例之圖。
圖2係表示應用本技術之固體攝像裝置之概略構成之圖。
圖3A-C表示本技術之一實施形態之固體攝像裝置之基本概略構成。
圖4係表示應用本技術之固體攝像裝置之一實施形態之構成例的剖面圖。
圖5係說明圖4之固體攝像裝置之製造方式之圖。
圖6係說明圖4之固體攝像裝置之製造方式之圖。
圖7係說明圖4之固體攝像裝置之製造方式之圖。
圖8係表示應用本技術之固體攝像裝置之另一實施形態之構成例的剖面圖。
圖9係更簡略地表示應用本技術之固體攝像裝置之構成例之圖。
圖10係簡略表示應用本技術之固體攝像裝置之另一構成例之圖。
圖11係簡略表示應用本技術之固體攝像裝置之進而另一構成例之圖。
圖12係簡略表示應用本技術之固體攝像裝置之進而另一構成例之圖。
圖13係簡略表示應用本技術之雙極性裝置之構成例之圖。
圖14係說明將LP-SiN使用為防擴散膜之情形之固體攝像裝置之製造步驟的圖。
圖15係說明將LP-SiN使用為防擴散膜之情形之固體攝像裝置之製造步驟的圖。
圖16係說明將LP-SiN使用為防擴散膜之情形之固體攝像裝置之製造步驟的圖。
圖17係說明將LP-SiN使用為防擴散膜之情形之固體攝像裝置之製造步驟的圖。
圖18係表示積層2個半導體基板而構成固體攝像裝置之情形之另一例之圖。
圖19係表示積層2個半導體基板而構成固體攝像裝置之情形之進而另一例之圖。
圖20係表示積層3個半導體基板而構成固體攝像裝置之情形之例之圖。
圖21係表示積層3個半導體基板而構成固體攝像裝置之情形之另一例之圖。
圖22係表示應用本技術之電子機器之構成例之方塊圖。
以下，參照圖式，對此處所揭示之技術之實施形態進行說明。
首先，對先前技術之問題點進行說明。
例如，構成MOSFET之情形時，於通常以矽(Si)構成之半導體基板(半導體晶圓)上，對源極與汲極連接金屬電極。
此時，於矽(Si)之表面氧化而形成二氧化矽(SiO2)膜。另，SiO2膜亦稱為閘極氧化膜。
在Si與SiO2之邊界，因原子之結合鍵之數量不十分匹配，而出現Si或氧未結合之結合鍵(懸鍵)。在如此之部分中，易於捕獲Si中之電子或電洞。
如此般，已知出現在異種物質之界面且具有捕獲電子或電洞之功能之懸鍵會對稱為界面態位之半導體元件特性造成影響。
若如上述之界面態位存在於例如像素電晶體之閘極氧化膜與Si基板界面，則會導致上述像素電晶體中閃爍雜訊或隨機電報雜訊之特性劣化。
再者，若如上述之界面態位存在於形成有例如PD之Si基板之表面，則電流經由上述界面態位流動，而利用上述PD之固體攝像裝置之暗電流特性劣化。
例如，因固體攝像元件之製造過程之電漿處理(CVD或乾蝕刻)中之充電或UV照射等之電漿損傷等，半導體基板之界面態位增大。暗電流或像素電晶體之閃爍雜訊或隨機電報雜訊之產生使圖像感測器等之固體攝像元件之畫質劣化。
為減少該暗電流或像素電晶體之閃爍雜訊或隨機電報雜訊以改善圖像感測器之像素特性，而採用以氫或氟等原子終止裝置界面之懸鍵之技術。
例如，有一種技術，其使氫自鈍化膜(SiN膜)脫離而與半導體基板之受光元件即光電二極體之表面之懸鍵結合，以降低表面之暗電流。亦有一種技術，其藉由使像素電晶體之閘極氧化膜及其與半導體 基板之界面之懸鍵結合，而降低閃爍雜訊或隨機電報雜訊。
圖1係表示構成像素部之半導體基板之一般構成例之圖。如同圖所示，該半導體基板乃於以矽構成之基板101上形成層間膜102，且在層間膜上形成有多層配線層105。
再者，在同圖中，於圖中中央形成有電晶體，於基板上形成有閘極氧化膜107，且於閘極氧化膜上形成有閘極電極106。且，於基板表面形成有源極電極103、通道108、汲極電極104、及PD(光電二極體)。
在圖1中，×標記所示之部分成為該半導體基板之界面。即，將與閘極氧化膜與通道之邊界面平行之圖中水平方向之面設為界面。如上所述，藉由在該界面終止懸鍵以減少界面態位，可抑制暗電流或像素電晶體之閃爍雜訊或隨機電報雜訊。
然而，例如，使用氫等終止懸鍵之情形時，有時會產生有別於暗電流、像素電晶體之閃爍雜訊或隨機電報雜訊之問題。
例如，若對包含像素部與其周邊電路部之整個半導體基板供給氫，則會導致對周邊電路部之細微電晶體之氫供給量過剩，而有NBTI(Negative Bias Temperature Instability：負偏壓溫度不穩定性)產生劣化之問題。
雖SiO2-Si界面之懸鍵因氫而惰性化，從而作為Si-H存在，但因存在高溫、高偏壓之應力與孔，有時會引起電性化學反應而釋放出氫。此時，懸鍵(Si+)成為界面態位，氫持續擴散於閘極氧化膜中。
如此，擴散於閘極氧化膜中之氫之一部分形成捕集體。可認為，因如此之界面態位之增加、及氧化膜中之捕集體而引起NBTI惡化。
再者，可認為，當界面中所釋放之氫擴散至閘極氧化膜中時，加速熱載子劣化(CHI)，而產生由懸鍵所致之閃爍雜訊。
另一方面，近年來，已提出各種將形成有排列複數個像素之像 素區域之半導體晶片、與形成有進行信號處理之邏輯電路之半導體晶片電性連接而構成為1個裝置之固體攝像裝置。例如，有人提出藉由微凸塊連接有背面照射型之圖像感測器、與形成有信號處理電路之信號處理晶片之半導體模組等。
即，已開發出眾多積層半導體晶片(半導體基板)而構成之圖像感測器等。
在先前技術中，製造積層半導體基板而構成之圖像感測器等時，較難恰當地控制像素部與周邊電路中之氫濃度。例如，若藉由燒結處理提高像素區域之氫濃度，則例如周邊電路所使用之細微電晶體中NBTI、HCI之要素之可靠性會劣化。
尤其，積層半導體基板而構成之圖像感測器之情形時，積層之基板中必然存在含有氫之膜，於貼合基板之步驟之後，以積層有基板之狀態實施200℃至400℃之熱處理。因此，使積層基板整體之氫濃度均一化。
如此，在先前技術中，在積層型之固體攝像裝置等中，提高畫質與維持細微電晶體之可靠性存在取捨關係，難以並存。
因此，例如，期望一種可僅減少具有像素部之半導體基板之界面態位之技術。
因此，根據本技術，例如可僅減少具有像素部之半導體基板之界面態位，而提高畫質且維持細微電晶體之可靠性。
圖2係表示應用本技術之固體攝像裝置之概略構成之圖。該固體攝像裝置1係例如構成為CMOS圖像感測器。
圖2之固體攝像裝置1構成為包含：於半導體基板11例如矽基板上將包含複數個光電轉換部之像素2有規則地排列成二維陣列狀之像素區域(所謂像素陣列)3、及周邊電路部。
像素2包含成為光電轉換部之例如光電二極體、及複數個像素電 晶體(所謂MOS電晶體)。複數個像素電晶體例如可由傳送電晶體、重設電晶體及放大電晶體之3個電晶體構成。此外，亦可追加選擇電晶體而由4個電晶體構成。像素2可構成為1個單位像素。
再者，像素2亦可設為共有像素構造。該像素共有構造包含複數個光電二極體、複數個傳送電晶體、共有之1個浮動擴散區、及共有之逐個之其他像素電晶體。即，在共有像素中，構成複數個單位像素之光電二極體及傳送電晶體乃共有其他逐個之像素電晶體而構成。
周邊電路部包含垂直驅動電路4、行信號處理電路5、水平驅動電路6、輸出電路7、及控制電路8等。
控制電路8接收指示輸入時脈、動作模式等之資料，且輸出固體攝像裝置之內部資訊等之資訊。即，在控制電路8中，基於垂直同步信號、水平同步信號及主時脈，而產生成為垂直驅動電路4、行信號處理電路5及水平驅動電路6等之動作基準之時脈信號或控制信號。接著，將該等信號輸入於垂直驅動電路4、行信號處理電路5及水平驅動電路6等。
垂直驅動電路4係由例如移位暫存器構成，選擇像素驅動配線，並對所選擇之像素驅動配線供給用以驅動像素之脈衝，以列為單位驅動像素。即，垂直驅動電路4以列為單位沿垂直方向依序選擇掃描像素區域3之各像素2，經由垂直信號線9，將基於成為各像素2之光電轉換部之例如光電二極體中根據受光量所產生之信號電荷之像素信號供給於行信號處理電路5。
行信號處理電路5例如配置於像素2之每行上，在每個像素行對自一列像素2輸出之信號進行雜訊除去等之信號處理。即，行信號處理電路5進行用以除去像素2固有之固定圖案雜訊之CDS、或信號放大、及AD轉換等之信號處理。在行信號處理電路5之輸出段，水平選擇開關(未圖示)係連接於其與水平信號線10之間而設置。
水平驅動電路6係由例如移位暫存器構成，藉由依序輸出水平掃描脈衝而依序選擇行信號處理電路5之各者，並使像素信號自行信號處理電路5之各者輸出至水平信號線10。
輸出電路7對自行信號處理電路5之各者經由水平信號線10而依序供給之信號，進行信號處理而輸出。例如，既有進行緩衝之情形，亦有進行黑位準調整、行不均修正、及各種數位信號處理等之情形。輸入輸出端子12係與外部進行信號交換。
圖3表示本技術之一實施形態之固體攝像裝置之基本概略構成。
如圖3A所示，先前之固體攝像裝置151係於1個半導體晶片152內搭載像素區域153、控制電路154、及用以進行信號處理之邏輯電路155而構成。通常，以像素區域153與控制電路154構成圖像感測器156。
與此相對，如圖3B所示，本技術之一實施形態之固體攝像裝置係於第1半導體晶片部22搭載像素區域23與控制區域24，並於第2半導體晶片部26搭載包含用以進行信號處理之信號處理電路之邏輯電路25。
或者，又，如圖3C所示，本技術之一實施形態之固體攝像裝置係於第1半導體晶片部22搭載像素區域23，並於第2半導體晶片部26搭載控制區域24、及包含信號處理電路之邏輯電路25。
接著，將第1及第2半導體晶片部22及26彼此電性連接而作為1個半導體晶片構成固體攝像裝置。
即，本技術之一實施形態之固體攝像裝置係積層半導體晶片(半導體基板)而構成。
接著，對積層半導體基板而構成之固體攝像裝置之製造方法進行說明。
圖4係表示應用本技術之固體攝像裝置之一實施形態之構成例的 剖面圖。該固體攝像裝置乃構成為積層第1半導體基板與第2半導體基板而構成之背面照射型CMOS圖像感測器。
如圖4所示，於第1半導體基板31之各區域中，形成半成品狀態之圖像感測器，即像素陣列(以下，稱為像素區域)23與控制區域24。
即，於半導體基板(例如矽基板)31之各區域中，形成成為各像素之光電轉換部之光電二極體(PD)，於其半導體井區域32形成各像素電晶體之源極/汲極區域33。
半導體井區域32為導入第1導電型，例如p型雜質而形成；源極/汲極區域33為導入第2導電型，例如n型雜質而形成。光電二極體(PD)及各像素電晶體之源極/汲極區域33係以來自基板表面之離子注入而形成。
光電二極體(PD)係包含n型半導體區域34與基板表面側之p型半導體區域35而形成。
於構成像素之基板表面上介隔閘極絕緣膜而形成閘極電極36，藉由與閘極電極36成對之源極/汲極區域33形成像素電晶體Tr1、及像素電晶體Tr2。另，此處，以2個像素電晶體(Tr1、Tr2)為代表表示複數個像素電晶體。
鄰接於光電二極體(PD)之像素電晶體Tr1相當於傳送電晶體，其源極/汲極區域相當於浮動擴散區(FD)。
各單位像素30係由元件分離區域38分離。元件分離區域38係以將半導體基板31進行氧化處理而形成氧化矽膜之所謂LOCOS、或於半導體基板31內開設槽並於該槽內埋入氧化矽膜之STI(Shallow Trench Isolation：淺渠溝隔離區)、或與成為節點之擴散層不同導電型之雜質擴散層形成。
另一方面，在控制區域24側，於半導體基板31上形成構成控制電路之MOS電晶體。在圖5中，以MOS電晶體Tr3、MOS電晶體Tr4為 代表，表示構成控制區域24之MOS電晶體。
各MOS電晶體係由n型源極/汲極區域33、與介隔閘極絕緣膜所形成之閘極電極36形成。
接著，於第1半導體基板31之表面上形成第1層層間絕緣膜39，其後，於層間絕緣膜39上形成連接孔，並形成連接於所需電晶體之連接導體44。
在形成高度不同之連接導體44時，於包含電晶體上表面之整面上積層第1絕緣薄膜43a(例如，氧化矽膜)、及成為用以形成連接於閘極電極36或源極/汲極區域33之接觸開口(其後以連接導體44填埋)之蝕刻之蝕刻阻止層之第2絕緣薄膜43b。
在本技術中，將氮化矽薄膜使用為第2絕緣薄膜43b，例如使用膜厚為35至150nm左右之SiCN。藉此，第2絕緣薄膜43b亦作為氫供給膜發揮功能。即，設置於第1半導體基板31之第2絕緣薄膜43b為較後述之第2絕緣薄膜43z氫濃度更高者。
於第2絕緣薄膜43b上形成第1層層間絕緣膜39。且，於第1層層間絕緣膜39上選擇性地形成深度不同之連接孔直到成為蝕刻阻止層之第2絕緣薄膜43b。接著，以於各連接孔連續之方式，選擇蝕刻各部中相同膜厚之第1絕緣薄膜43a及第2絕緣薄膜43b而形成連接孔。
且，於各連接孔中埋入連接導體44。
接著，為連接於各連接導體44，介隔層間絕緣膜39形成複數層(在該例中為3層)金屬配線40而形成多層配線層41。金屬配線40係以銅(Cu)配線形成。通常，各銅配線係以防止Cu擴散之障壁金屬膜覆蓋。因此，於多層配線層41上形成銅配線40之罩膜、所謂保護膜42。
再者，例如，亦根據需要，以障壁金屬膜覆蓋構成使用於與外部之信號之輸入輸出之引出電極之金屬墊等。
接著，於保護膜42上，例如形成氫等之適於半導體表面之懸鍵 終止之原子、分子之防擴散膜99a。對防擴散膜99a，例如使用藉由膜厚為500至1500μm左右之電漿CVD所形成之例如SiN膜。
此處，43b與99a雖皆為氮化矽薄膜，但可藉由改變製法而控制薄膜中之含氫量，藉由改變含氫量，可使含氫量較多之膜作為氫供給膜發揮功能，使含氫量較少之膜作為防氫擴散膜發揮功能。
藉由此前之步驟，形成具有半成品狀態之像素區域23及控制區域24之第1半導體基板31。
另一方面，如圖6所示，於第2半導體基板(半導體晶片)45之各區域中，形成包含半成品狀態之用以進行信號處理之信號處理電路之邏輯電路25。即，於半導體基板(例如矽基板)45之表面側之p型半導體井區域46中，以藉由元件分離區域50分離之方式，形成構成邏輯電路之複數個MOS電晶體。此處，以MOS電晶體Tr6、MOS電晶體Tr7、MOS電晶體Tr8代表複數個MOS電晶體。
各MOS電晶體Tr6、Tr7及Tr8分別包含1對n型源極/汲極區域47、及介隔閘極絕緣膜所形成之閘極電極48。在邏輯電路25中，可以CMOS電晶體構成。
接著，於第2半導體基板45之表面上形成第1層層間絕緣膜49，其後，於層間絕緣膜49上形成連接孔，並形成連接於所需之電晶體之連接導體54。
在形成高度不同之連接導體54時，於包含電晶體上表面之整面上積層第1絕緣薄膜43a(例如，氧化矽膜)、及成為蝕刻阻止層之第2絕緣薄膜43z。
在本技術中，設置於第2半導體基板45上之第2絕緣薄膜43z係以與第2絕緣薄膜43b不同之成膜條件成膜，藉此形成為較第2絕緣薄膜43b氫濃度更低之膜。
於該第2絕緣薄膜43z上形成第1層層間絕緣膜49。且，於第1層層 間絕緣膜49上選擇性地形成深度不同之連接孔直到成為蝕刻阻止層之第2絕緣薄膜43z。接著，以於各連接孔連續之方式，選擇蝕刻各部中相同膜厚之第1絕緣薄膜43a及第2絕緣薄膜43z而形成連接孔。接著，於各連接孔中埋入連接導體54。
另一方面，於各區域之所需位置，自第1層層間絕緣膜49之表面到達半導體基板45內之所需之深度位置形成連接孔，並於該連接孔內埋入引出電極用之連接導體51。作為該連接導體51，可以例如銅(Cu)、鎢(W)、多晶矽等形成。
另，在埋入連接導體51之前，先於連接孔之內壁面上形成用以使連接導體51與半導體基板45絕緣之絕緣膜52。
接著，以連接於各連接導體54及電極引出用之連接導體51之方式，介隔層間絕緣膜49形成複數層、本例中為3層之金屬配線53而形成多層配線層55。
金屬配線53係以銅(Cu)配線形成。與上述相同，於多層配線層55上形成銅配線(金屬配線)53之罩膜、所謂保護膜56。
接著，於保護膜56上例如形成氫等之適於半導體表面之懸鍵終止之原子、分子之防擴散膜99b。對防擴散膜99b，例如使用藉由膜厚為300至1500μm左右之電漿CVD所形成之例如SiN膜。
藉由此前之步驟，形成具有半成品狀態之邏輯電路25之第2半導體基板45。
接著，如圖7所示，以彼此之多層配線層41及55對向之方式，貼合第1半導體基板31與第2半導體基板45。貼合有例如電漿接合、與使用黏接劑之接合。
電漿接合之情形時，於第1半導體基板31與第2半導體基板45之接合面上，分別形成電漿TEOS膜、藉由電漿CVD所形成之例如SiN膜、SiON膜(阻擋膜)，或SiC膜等之膜57。將形成有該膜57之接合面 進行電漿處理而重合，此後進行退火處理而接合兩者。貼合處理較佳為以不會對配線等造成影響之400℃以下之低溫製程進行。
藉由貼合處理時之熱處理，自第2絕緣薄膜43b對第1半導體基板31之界面供給氫。
黏接劑接合之情形時，乃於第1半導體基板31及第2半導體基板45之接合面之一者上形成黏接劑層58，並介隔該黏接劑層58重合而接合兩者。
接著，自第1半導體基板31之背面31b側進行切削及研磨而使第1半導體基板31薄膜化。該薄膜化係以面對光電二極體(PD)之方式進行。在薄膜化之後，於光電二極體(PD)之背面形成用於抑制暗電流之p型半導體層。半導體基板31之厚度雖為例如600μm左右，但以成為例如1μm~10μm、較佳為1μm~5μm左右之方式進行薄膜化。
在薄膜化之後，於基板背面上形成由例如氧化矽膜等形成之層間絕緣膜59。該第1半導體基板31之背面31b為構成為背面照射型之固體攝像裝置時之光入射面。
對經薄膜化之第1半導體基板31，於所需之位置形成自背面31b側貫通第1半導體基板31而到達第2半導體基板45之最上層之配線53之貫通連接孔61。同時，於第1半導體基板31上，接近該貫通連接孔61而形成自背面31b側到達第1半導體基板31側之第1層配線40之連接孔62。
貫通連接孔61或連接孔62之接觸直徑可以1~5μm之尺寸形成。因貫通連接孔61及連接孔62係在將第1半導體基板31薄膜化之後形成，故縱橫比變小，而可形成為細微孔。貫通連接孔61或連接孔62之接觸深度可設為例如5μm~15μm左右之深度。接著，於貫通連接孔61及連接孔62之內壁面上，形成用以與半導體基板31電性絕緣之絕緣膜63。
接著，於貫通連接孔61及連接孔62內埋入貫通連接導體64及連接導體65。該等貫通連接導體64及連接導體65可使用例如銅(Cu)、鎢(W)等金屬。
其後，於第1半導體基板31之背面整面上形成絕緣保護膜66。作為絕緣保護膜66，可使用例如SiCN膜、電漿/氮化矽膜、及SiC膜等。
進而，於應遮光之區域上形成遮光膜67。作為遮光膜67，可使用例如鎢等之金屬膜。使該遮光膜67電性連接於設為接地電位之半導體井區域32，而可避免遮光膜67成為電性浮動狀態。又，藉由對電性連接於半導體井區域32之遮光膜67賦予接地電位，可避免半導體井區域32成為電性浮動狀態。
再者，以被覆遮光膜67之方式，於整面上形成鈍化膜68。作為鈍化膜68，使用例如電漿/氮化矽膜、及CVD-SiV膜等。
接著，形成鈍化膜68及絕緣保護膜66之貫通連接導體64，並於與連接導體65對應之部分形成連接孔69後，介隔障壁金屬膜71而形成由鋁膜形成之連接用配線72。障壁金屬膜71係以例如Ti(下)/TiN(上)之積層膜形成。
連接用配線72經由連接孔69而連接於貫通連接導體64與連接導體65。該連接用配線72使用於像素區域23及控制區域24、與邏輯電路25之連接，且發揮來自上表面之引出電極、所謂電極墊之作用。以下，將連接用配線72稱為電極墊。
因此，包含形成於第1半導體基板31之像素區域23及控制區域24之圖像感測器，與形成於第2半導體基板45上之邏輯電路25經由連接導體65、電極墊72、及貫通連接導體64而電性連接。
其後，形成平坦化膜73，且於平坦化膜73上與各像素對應而形成例如紅(R)、綠(G)、藍(B)之晶載彩色濾光片74，並於其上形成晶載微透鏡75。
各晶載彩色濾光片74及晶載微透鏡75係與像素陣列之各單位像素對應而形成。
接著，選擇性地蝕刻除去透鏡材料膜75a及平坦化膜73，而使電極墊72露出。另一方面，在第2半導體基板45側，對表面進行切削、研磨而使成為引出電極之連接導體51之面露出。
第2半導體基板45之連接導體51於露出面形成鈍化膜76後，形成與連接導體51對應之開口77，並形成經由開口77而與連接導體51電性連接之形成球狀之電極凸塊78。
藉此，於第1半導體基板31上，像素區域23、及控制區域24成為成品狀態，於第2半導體基板45上，邏輯電路25成為成品狀態。
接著，分割為各晶片而獲得圖4所示之背面照射型之固體攝像裝置。
如圖4所示，在應用本技術之固體攝像裝置中，於第1半導體基板31與第2半導體基板45之接合面上配置防擴散膜99a及防擴散膜99b。藉此，可抑制所積層之各半導體基板間之氫原子、分子之移動，從而抑制第1半導體基板31之氫濃度、與第2半導體基板45之氫濃度平均化。
再者，在應用本技術之固體攝像裝置中，設置於第1半導體基板31之第2絕緣薄膜43b係作為氫供給膜發揮功能。因此，無需進行燒結處理等，而可僅提高第1半導體基板31之氫濃度。
因此，根據本技術，於積層半導體基板而構成之固體攝像裝置中，可僅減少具有像素部之半導體基板之界面態位。
再者，近年來，考慮到成品之薄型化等，例如有時亦使用直接接合第1半導體基板31之金屬配線、與第2半導體基板45之金屬配線之稱為所謂Cu-Cu接合之技術。
圖8係應用本技術之固體攝像裝置之另一實施形態之構成例，係 表示藉由Cu-Cu接合所製造之固體攝像裝置之構成例之圖。該固體攝像裝置仍然構成為積層第1半導體晶片與第2半導體晶片而構成之背面照射型CMOS圖像感測器。
製造圖8所示之固體攝像裝置時，首先，於第1半導體基板31之各區域中，形成半成品狀態之圖像感測器、即像素區域23與控制區域24。因該形成步驟與參照圖4至圖7所上述之實施形態相同，故省略詳細說明。
但，圖8之構成之情形時，雖於第1半導體基板31上形成多層配線層41，但於形成最上層之配線40之時點結束。即，成為露出最上層之配線40之狀態，不於其上形成圖5所示之保護膜42。
再者，在形成最上層之配線40之前，於層間絕緣膜39上，例如形成氫等之適於半導體表面之懸鍵終止之原子、分子之防擴散膜99。對防擴散膜99，例如使用藉由膜厚為500至1500μm左右之電漿CVD所形成之例如SiN膜。
進而，亦於防擴散膜99上形成層間絕緣膜39。
再者，於第2半導體基板45之各區域中，形成半成品狀態之用於進行信號處理之邏輯電路25。因該形成步驟仍與參照圖4至圖7所上述之實施形態相同，故省略詳細說明。
但，圖8之構成之情形時，雖於第2半導體基板45上形成多層配線層55，但於形成最上層之配線53之時點結束。即，成為露出最上層之配線53之狀態，不於其上形成圖6所示之保護膜56。
又，對第1半導體基板31與第2半導體基板45，以多層配線層41及多層配線層55對向之方式，接合彼此之配線40與配線53，並接合彼此之層間絕緣膜39與層間絕緣膜49而貼合。
此處，配線40、及配線53設為銅(Cu)配線，層間絕緣膜39、及層間絕緣膜49設為氧化矽膜。
又，以彼此之配線40與配線53直接接觸之方式，使半導體基板31與半導體基板45重合，且一面施加所需之重量一面進行加熱，藉此直接接合配線40與配線53。同時，亦接合層間絕緣膜39與層間絕緣膜49。
另，將接合時之加熱溫度設為Cu配線不會受損之程度之溫度，例如設為200至400℃左右。
再者，藉由接合時之熱處理，自第2絕緣薄膜43b對第1半導體基板31之界面供給氫。
如圖8所示，在應用本技術之固體攝像裝置中，於第1半導體基板31之最上層之配線40之下方(圖中為上側)配置防擴散膜99。藉此，可抑制所積層之各半導體基板間之氫原子、分子之移動，從而抑制第1半導體基板31之氫濃度、與第2半導體基板45之氫濃度平均化。
再者，在圖8之固體攝像裝置中，設置於第1半導體基板31之第2絕緣薄膜43b仍作為氫供給膜發揮功能。因此，無需進行燒結處理等，而可僅提高第1半導體基板31之氫濃度。
如此，在藉由Cu-Cu接合所製造之固體攝像裝置中，根據本技術，在積層半導體基板而構成之固體攝像裝置中，亦可僅減少具有像素部之半導體基板之界面態位。
以上，雖就將第2絕緣薄膜43b作為氫供給膜之例進行說明，但亦可將其他構件作為氫供給膜。
圖9係更簡略地表示應用本技術之固體攝像裝置之構成例之圖。
如圖9所示，應用本技術之固體攝像裝置200構成為具有2個主動元件層之積層型之固體攝像裝置。
即，在圖9中，於成為固體攝像裝置200之受光面之上部配置裝置層201，於成為受光面之相反側之下部配置裝置層202。裝置層201係例如設為具有像素部之第1半導體基板，裝置層202係例如設為具有 邏輯電路之第2半導體基板。
再者，在圖9中，於裝置層201與裝置層202之間，插入有防擴散膜203。防擴散膜203採用以適於防止用以減少界面態位之物質(例如氫)擴散之素材構成之膜。
另，在圖9中，雖以於第1半導體基板與第2半導體基板之間插入防擴散膜203之方式圖示，但實際上，只要於第1半導體基板之界面、與第2半導體基板之界面之間插入防擴散膜203即可。例如，如參照圖8所上述般，亦可先於第1半導體基板31上形成多層配線層41之最上層之配線40，再於層間絕緣膜39上形成防擴散膜。
再者，在圖9中，於防擴散膜203與裝置層201之間插入有原子供給膜204。原子供給膜204係例如由上述第2絕緣薄膜43b等構成，且供給氫等作為懸鍵終止原子。
另，第2絕緣薄膜43b為原子供給膜204之一例，亦可由其他構件構成原子供給膜204。
即，可由裝置層201及原子供給膜204構成主動元件層A，由裝置層202構成主動元件層B，且於主動元件層A與主動元件層B之間插入防擴散膜203。
藉由採用如此之構成，可僅減少具有像素部之主動元件層之界面態位。
或者，亦可設法降低不具有像素部之主動元件層之懸鍵終止原子之濃度。
圖10係簡略表示應用本技術之固體攝像裝置之另一構成例之圖。
如圖10所示，應用本技術之固體攝像裝置220仍構成為具有2個主動元件層之積層型之固體攝像裝置。
即，在圖10中，於成為固體攝像裝置220之受光面之上部配置裝 置層221，於成為受光面之相反側之下部配置裝置層222。裝置層221例如設為具有像素部之第1半導體基板，裝置層222例如設為具有邏輯電路之第2半導體基板。
再者，在圖10中，於裝置層221與裝置層222之間插入有防擴散膜223。防擴散膜223採用以適於防止用以減少界面態位之物質(例如氫)擴散之素材所構成之膜。
另，在圖10中，雖以於第1半導體基板與第2半導體基板之間插入防擴散膜223之方式圖示，但實際上，只要於第1半導體基板之界面、與第2半導體基板之界面之間插入防擴散膜223即可。例如，如參照圖8所上述般，亦可先於第1半導體基板31上形成多層配線層41之最上層之配線40，再於層間絕緣膜39上形成防擴散膜。
再者，在圖10中，於防擴散膜223與裝置層221之間插入有原子供給膜224。原子供給膜224係例如由上述第2絕緣薄膜43b等構成，供給氫等作為懸鍵終止原子。
進而，在圖10中，於防擴散膜223與裝置層221之間插入有原子吸著膜225。原子吸著膜225乃由適於吸著懸鍵終止原子(例如氫)之素材構成。例如，可將覆蓋圖6所示之金屬配線53之障壁金屬使用為原子吸著膜225。
即，如參照圖6所上述般，以連接於各連接導體54及電極引出用之連接導體51之方式，介隔層間絕緣膜49形成複數層金屬配線53而形成多層配線層55。
金屬配線53係由銅(Cu)配線形成。此時，將各銅配線以防止Cu擴散之障壁金屬覆蓋。例如，將氫使用為懸鍵終止原子之情形時，對障壁金屬，例如可使用適於吸著氫之鈦等。
又，於多層配線層55上形成銅配線53之罩膜、所謂保護膜56。
藉此，可由覆蓋第2半導體基板之金屬配線之障壁金屬構成圖10 所示之原子吸著膜225。
另，障壁金屬為原子吸著膜225之一例，亦可由其他構件構成原子吸著膜225。
即，可由裝置層221及原子供給膜224構成主動元件層A，由裝置層222構成主動元件層B，且於主動元件層A與主動元件層B之間插入防擴散膜223及原子吸著膜225。
藉由採用如此之構成，可僅減少具有像素部之主動元件層之界面態位，進而，可降低不具有像素部之主動元件層之懸鍵終止原子之濃度。
至此，雖已就對具有2個主動元件層之積層型之固體攝像裝置應用本技術之例進行說明，但亦可對具有3個主動元件層之積層型之固體攝像裝置應用本技術。
圖11係簡略表示應用本技術之固體攝像裝置之進而另一構成例之圖。
如圖11所示，應用本技術之固體攝像裝置240構成為具有3個主動元件層之積層型之固體攝像裝置。
即，在圖11中，於成為固體攝像裝置240之受光面之上部配置裝置層241，於成為受光面之相反側之下部配置裝置層243，且於裝置層241與裝置層243之間配置裝置層242。裝置層241例如設為具有像素部之第1半導體基板，裝置層242例如設為具有邏輯電路之第2半導體基板，裝置層243例如設為具有記憶電路之第3半導體基板。
另，構成裝置層243之第3半導體基板採用與第1半導體基板或第2半導體基板同樣地製造，且取代像素部或邏輯電路之功能而圖案化有DRAM、SRAM等之記憶電路之功能之半導體基板。
已知在記憶電路中，因第3半導體基板之界面態位之增加，而產生閃爍雜訊、及RTN(Random Telegraph Noise：隨機電報雜訊)等，從 而使如DRAM之保持特性之記憶特性劣化。
即，在固體攝像裝置240中，期望與裝置層241相同，減少裝置層243之界面態位。
再者，在圖11中，於裝置層241與裝置層242之間插入有防擴散膜244。防擴散膜244採用以適於防止用以減少界面態位之物質(例如氫)擴散之素材所構成之膜。
另，在圖11中，雖以於第1半導體基板與第2半導體基板之間插入防擴散膜244之方式圖示，但實際上，只要於第1半導體基板之界面、與第2半導體基板之界面之間插入防擴散膜244即可。
再者，在圖11中，於防擴散膜244與裝置層241之間插入有原子供給膜245。原子供給膜245供給氫等作為懸鍵終止原子。
進而，在圖11中，於裝置層242與裝置層243之間插入有防擴散膜246。防擴散膜246採用以適於防止用以減少界面態位之物質(例如氫)擴散之素材所構成之膜。
另，在圖11中，雖以於第2半導體基板與第3半導體基板之間插入防擴散膜246之方式圖示，但實際上，只要於第2半導體基板之界面、與第3半導體基板之界面之間插入防擴散膜246即可。
再者，在圖11中，於防擴散膜246與裝置層243之間插入有原子供給膜247。原子供給膜247供給氫等作為懸鍵終止原子。
即，可由裝置層241及原子供給膜245構成主動元件層A，由裝置層242構成主動元件層B，由裝置層243及原子供給膜247構成主動元件層C，且於主動元件層A與主動元件層B之間插入防擴散膜244，於主動元件層B與主動元件層C之間插入防擴散膜246。
藉由採用如此之構成，可僅減少具有像素部之主動元件層及具有記憶電路之主動元件層之界面態位。
或者，亦可不設置原子供給膜而構成固體攝像裝置。
圖12係簡略表示應用本技術之固體攝像裝置之進而另一構成例之圖。
如圖12所示，應用本技術之固體攝像裝置260構成為具有3個主動元件層之積層型之固體攝像裝置。
即，在圖12中，於成為固體攝像裝置260之受光面之上部配置裝置層261，於成為受光面之相反側之下部配置裝置層263，於裝置層261與裝置層263之間配置裝置層262。裝置層261例如設為具有像素部之第1半導體基板，裝置層262例如設為具有邏輯電路之第2半導體基板，裝置層263例如設為具有記憶電路之第3半導體基板。
另，構成裝置層263之第3半導體基板採用與第1半導體基板或第2半導體基板同樣地製造，且取代像素部或邏輯電路之功能而圖案化有DRAM、SRAM等之記憶電路之功能之半導體基板。
已知在記憶電路中，因第3半導體基板之界面態位之增加，而產生閃爍雜訊、及RTN(Random Telegraph Noise：隨機電報雜訊)等，從而使如DRAM之保持特性之記憶特性劣化。
即，在固體攝像裝置260中，期望與裝置層261相同，減少裝置層263之界面態位。
再者，在圖12中，於裝置層261與裝置層262之間插入有防擴散膜264。防擴散膜264採用以適於防止用以減少界面態位之物質(例如氫)擴散之素材所構成之膜。
另，在圖12中，雖以於第1半導體基板與第2半導體基板之間插入防擴散膜264之方式圖示，但實際上，只要於第1半導體基板之界面、與第2半導體基板之界面之間插入防擴散膜264即可。
在圖12之構成中，不於防擴散膜264與裝置層261之間插入原子供給膜。
進而，在圖12中，於裝置層262與裝置層263之間插入有防擴散 膜266。防擴散膜266採用以適於防止用以減少界面態位之物質(例如氫)擴散之素材所構成之膜。
另，在圖12中，雖以於第2半導體基板與第3半導體基板之間插入防擴散膜266之方式圖示，但實際上，只要於第2半導體基板之界面、與第3半導體基板之界面之間插入防擴散膜266即可。
在圖12之構成中，不於防擴散膜266與裝置層263之間插入原子供給膜。
即，可由裝置層261構成主動元件層A，由裝置層262構成主動元件層B，由裝置層263構成主動元件層C，且於主動元件層A與主動元件層B之間插入防擴散膜264，於主動元件層B與主動元件層C之間插入防擴散膜266。
接著，例如，於分別貼合裝置層261、裝置層262、及裝置層263之後，進行200至400℃左右之氫燒結處理，以減少裝置層261及裝置層263之界面態位。此時，於防擴散膜264與防擴散膜266所夾持之裝置層262中，幾乎未侵入氫。
藉由採用如此之構成，可僅減少具有像素部之主動元件層及具有記憶電路之主動元件層之界面態位。
另，在具有2個主動元件層之積層型之固體攝像裝置中，亦可不插入原子供給膜。例如，在圖9所示之固體攝像裝置200中，亦可不插入原子供給膜204。
以上，雖已對將本技術應用於固體攝像裝置之例進行說明，但亦可將本技術應用於固體攝像裝置以外之裝置。例如，亦可將本技術應用於無線電收發機等之雙極性裝置。
圖13係簡略表示應用本技術之雙極性裝置之構成例之圖。
如圖13所示，應用本技術之雙極性裝置280係例如構成為具有2個主動元件層之積層型之無線電收發機。
即，在圖13中，於雙極性裝置280之上部配置裝置層281，於下部配置裝置層282。裝置層281例如設為具有雙極元件之第1半導體基板，裝置層282例如設為具有邏輯電路之第2半導體基板。
另，在雙極性裝置280中，期望僅減少裝置層281之界面態位。
再者，在圖13中，於裝置層281與裝置層282之間插入有防擴散膜283。防擴散膜283採用以適於防止用以減少界面態位之物質(例如氫)擴散之素材所構成之膜。
另，在圖13中，雖以於第1半導體基板與第2半導體基板之間插入防擴散膜283之方式圖示，但實際上，只要於第1半導體基板之界面、與第2半導體基板之界面之間插入防擴散膜283即可。
再者，在圖13中，於防擴散膜283與裝置層281之間插入有原子供給膜284。原子供給膜284例如供給氫等作為懸鍵終止原子。
即，可由裝置層281及原子供給膜284構成主動元件層A，由裝置層282構成主動元件層B，且於主動元件層A與主動元件層B之間插入防擴散膜283。
藉由採用如此之構成，可僅減少具有雙極元件之主動元件層之界面態位。
然而，在上述實施形態中，雖已對將防擴散膜設為藉由電漿CVD所形成之SiN(記為P-SiN)膜之情形之例進行說明。但，已知較P-SiN膜，藉由LP-CVD所形成之SiN(記為LP-SiN)膜之防止氫擴散之效果更高。
使用LP-SiN所形成之防擴散膜係膜密度較高，為2.7g/cm至3.5g/cm左右。
若可將LP-SiN膜使用為防擴散膜，則可進一步提高本技術之如下效果：可僅減少具有像素部之主動元件層之界面態位，進而降低不具有像素部之主動元件層之懸鍵終止原子之濃度。
然而，在LP-CVD中，與電漿CVD之情形比較，以更高溫進行成膜處理。例如，電漿CVD之情形時，以約400℃進行成膜處理，相對於此，在LP-CVD中，則以超過600℃之高溫進行成膜處理。
超過600℃之高溫下之成膜處理，會對半導體基板上形成為銅之薄膜等之金屬配線造成影響。即，擔憂銅因高溫而擴散等以致裝置特性劣化。
在上述實施形態中，已說明如下者：介隔層間絕緣膜39形成複數層金屬配線40而形成多層配線層41，並於多層配線層41上形成保護膜42後，於保護膜42上形成防擴散膜99a。期望防擴散膜係在形成金屬配線後成膜。其理由為，假設若欲在將防擴散膜成膜後形成金屬配線，則必須於防擴散膜上設置用於配線之孔等，從而導致氫經由如此之孔而擴散。
另一方面，如上所述，因在LP-CVD中係以高溫進行成膜處理，故無法於形成金屬配線之步驟(BEOL：Back End Of Line：後段製程)後將防擴散膜成膜。
因此，在本技術中，於將LP-SiN使用為防擴散膜之情形時，藉由如下步驟製造固體攝像裝置。圖14至圖17係說明將LP-SiN使用為防擴散膜之情形時之固體攝像裝置之製造步驟圖。該固體攝像裝置係積層半導體基板而構成。
首先，如圖14所示，製造構成主動元件層B之半導體基板即裝置層301。於裝置層301上已形成有具有金屬配線之配線層301a。另，配線層301a例如與圖6之多層配線層55對應。
另一方面，於支持基板302上將高溫膜303成膜。此處，高溫膜設為表示使用LP-SiN之防擴散膜者，支持基板302例如設為不包含金屬配線等之板狀之矽。如上所述，雖使用LP-SiN之防擴散膜乃藉由LP-CVD之高溫下之成膜處理而成膜，但因支持基板302不包含金屬配 線等，故即使以高溫進行成膜仍毫無問題。
將成膜有高溫膜303之支持基板302稱為虛設元件層D。
接著，如圖15所示，貼合主動元件層B與虛設元件層D。貼合係藉由例如上述電漿接合、及利用黏接劑進行之接合等進行。另，電漿接合之情形時，乃以不會對配線等造成影響之400℃以下之低溫製程進行。在圖15中，以配線層301a與高溫膜303之間成為接合面之方式，接合主動元件層B與虛設元件層D。
其後，研磨除去支持基板302。藉此，如圖16所示，成為於主動元件層B上形成有高溫膜303之狀態。
接著，如圖17所示，將主動元件層A貼合於高溫膜303上。主動元件層A係由半導體基板即裝置層305構成，於裝置層305上已形成有具有金屬配線之配線層305a。另，配線層305a例如與圖5之多層配線層41對應。
圖17中之貼合亦藉由例如上述電漿接合、及利用黏接劑進行之接合等進行。另，電漿接合之情形時，乃以不會對配線等造成影響之400℃以下之低溫製程進行。在圖17中，以配線層305a與高溫膜303之間成為接合面之方式，接合主動元件層A與高溫膜303。
另，此處，雖未圖示，但亦將原子供給膜插入於高溫膜303與裝置層301(或裝置層305)之間。
藉此，不會對金屬配線造成影響，而可將LP-SiN使用為防擴散膜。藉此，可進一步提高本技術之如下效果：可僅減少具有像素部之主動元件層之界面態位，進而降低不具有像素部之主動元件層之懸鍵終止原子之濃度。
再者，將P-SiN使用為防擴散膜之情形時，雖為獲得防擴散能力而需要500nm至1500nm左右之膜厚，但是，若防擴散膜較厚，則難以形成貫通連接孔。將LP-SiN使用為防擴散膜之情形時，由於若有20 nm至150nm左右之膜厚則可獲得防擴散能力，故容易形成貫通連接孔，從而例如提高固體攝像裝置之成品率。
另，在圖17之例中，雖已就在積層半導體基板而構成之固體攝像裝置中，夾著防擴散膜即高溫膜303而主動元件層A與主動元件層B之配線層彼此對向之構成進行說明，但亦可以有別於其之態樣積層半導體基板。
例如，亦可如圖18所示般積層半導體基板而構成固體攝像裝置。在圖18之例中，夾著防擴散膜即高溫膜303，主動元件層B之配線層301a與主動元件層A之位於配線層305a之相反側之面對向。
或者，亦可如圖19所示般積層半導體基板而構成固體攝像裝置。在圖19之例中，夾著防擴散膜即高溫膜303，主動元件層B之位於配線層301a之相反側之面與主動元件層A之位於配線層305a之相反側之面對向。
進而，在圖17至圖19中，雖已對積層2個半導體基板而構成固體攝像裝置之例進行說明，但亦可積層3個半導體基板而構成固體攝像裝置。
例如，亦可如圖20所示般積層3個半導體基板而構成固體攝像裝置。在圖20之例中，除了主動元件層A與主動元件層B之外，積層有包含形成有配線層307a之裝置層307之主動元件層C。此處，與圖17所示之情形相同，構成主動元件層A與主動元件層B，進而，以使主動元件層B之位於配線層301a之相反側之面與主動元件層C之配線層307a對向之方式進行貼合而構成。
或者，如圖21所示，亦可於主動元件層B與主動元件層C之間設置高溫膜。在圖21之例中，夾著防擴散膜即高溫膜303，主動元件層A與主動元件層B之配線層彼此對向，進而，夾著防擴散膜即高溫膜304，主動元件層B之位於配線層301a之相反側之面與主動元件層C之 配線層307a對向。
在圖14至圖21中，雖已對將本技術應用於固體攝像裝置者進行說明，但亦可將本技術應用於固體攝像裝置以外之裝置。例如，亦可將本技術應用於無線電收發機等之雙極性裝置。
再者，在參照圖14至圖21所上述之實施形態中，雖已對由藉由LP-CVD所形成之LP-SiN構成高溫膜之例進行說明，但亦可由藉由ALD(Atomic Layer Deposition：原子層沉積)-CVD所形成之SiN(記為ALD-SiN)構成高溫膜。
再者，本技術並非限於應用於例如圖像感測器之固體攝像裝置。即，本技術可應用於數位靜態照相機或視頻攝像機等攝像裝置、具有攝像功能之便攜式終端裝置、或於圖像讀取部使用固體攝像裝置之複印機等、於圖像取得部(光電轉換部)使用固體攝像裝置之所有電子機器。
圖22係表示作為應用本技術之電子機器之照相機裝置之構成例的方塊圖。
圖22之照相機裝置600包含：包含透鏡群等之光學部601、採用上述像素2之各構成之固體攝像裝置(攝像裝置)602、及行信號處理電路即DSP電路603。且，照相機裝置600亦具備幀記憶體604、顯示部605、記錄部606、操作部607、及電源部608。DSP電路603、幀記憶體604、顯示部605、記錄部606、操作部607及電源部608係經由匯流排線609而相互連接。
光學部601取得來自被攝體之入射光(像光)而於固體攝像裝置602之攝像面上成像。固體攝像裝置602將藉由光學部601成像於攝像面上之入射光之光量以像素為單位轉換為電性信號且輸出為像素信號。作為該固體攝像裝置602，可使用上述實施形態之固體攝像裝置。
顯示部605例如包含液晶面板或有機EL(Electro Luminescence： 電致發光)面板等之面板型顯示裝置，顯示固體攝像裝置602所攝像之動態圖像或靜止圖像。記錄部606將固體攝像裝置602所攝像之動態圖像或靜止圖像記錄於錄影帶或DVD(Digital Versatile Disk：數位多功能光碟)等之記錄媒體。
操作部607在使用者之操作下，對照相機裝置600所具有之各種功能發出操作指令。電源部608將成為DSP電路603、幀記憶體604、顯示部605、記錄部606及操作部607之動作電源之各種電源適當供給於該等供給對象。
再者，本技術並非限於應用於檢測可視光之入射光量之分佈而將其攝像為圖像之固體攝像元件，而可應用於將紅外線或X射線、或粒子等之入射量之分佈攝像為圖像之固體攝像元件，或廣義上檢測壓力或靜電電容等其他物理量之分佈而將其攝像為圖像之指紋檢測感測器等之所有固體攝像元件(物理量分佈檢測裝置)。
再者，本技術之實施形態並非限定於上述實施形態，而可在不脫離本技術之要旨之範圍內進行各種變更。
另，本技術亦可採取如以下之構成。
(1)一種半導體裝置，其包含：第1半導體基板；第2半導體基板，其提供與上述第1半導體基板所提供之功能不同之功能；及防擴散膜，其防止用以減少上述第1半導體基板及上述第2半導體基板之界面態位之懸鍵終止原子之擴散；且積層至少2片半導體基板，並電性連接各半導體基板；以將上述防擴散膜插入於上述第1半導體基板之界面、與上述第2半導體基板之界面之間之狀態，積層上述第1半導體基板與上述第2 半導體基板。
(2)如技術方案(1)之半導體裝置，其中上述第1半導體基板之界面態位較上述第2半導體基板之界面態位更少。
(3)如技術方案(2)之半導體裝置，其中於上述第1半導體基板與上述防擴散膜之間，進而插入供給上述懸鍵終止原子之原子供給膜。
(4)如技術方案(3)之半導體裝置，其中上述懸鍵終止原子為氫；將由氮化矽薄膜構成之上述第1半導體基板內之絕緣薄膜使用為上述原子供給膜。
(5)如技術方案(2)至(4)中任一項之半導體裝置，其中以於上述防擴散膜與上述第2半導體基板之間進而插入有吸著上述懸鍵終止原子之原子吸著膜之狀態，積層上述第1半導體基板與上述第2半導體基板。
(6)如技術方案(5)之半導體裝置，其中上述懸鍵終止原子為氫；將由鈦構成之覆蓋上述第2半導體基板內之多層配線層、或引出電極之障壁金屬使用為上述原子吸著膜。
(7)如技術方案(2)至(6)中任一項之半導體裝置，其構成為固體攝像裝置；於上述第1半導體基板上形成像素部，於上述第2半導體基板上形成邏輯電路。
(8)如技術方案(7)之半導體裝置，其中進而包含形成記憶電路之第3半導體基板；於上述第1半導體基板與上述第3半導體基板之間配置上述第2半導體基板；以於上述第2半導體基板之界面、與上述第3半導體基板之界面之間進而插入有防止上述懸鍵終止原子擴散之防擴散膜之狀態，積層上述第1半導體基板至上述第3半導體基板。
(9)如技術方案(1)之半導體裝置，其中上述防擴散膜設為藉由電漿CVD所形成之SiN膜。
(10)如技術方案(1)之半導體裝置，其中藉由600℃以上之成膜處理將上述防擴散膜成膜於支持基板上；接合成膜於上述支持基板上之上述防擴散膜與上述第2半導體基板，且研磨除去上述支持基板；以於上述第1半導體基板之界面與上述第2半導體基板之界面之間插入有上述防擴散膜之狀態，積層上述第1半導體基板與上述第2半導體基板。
(11)如技術方案(10)之半導體裝置，其中上述防擴散膜設為藉由LP-CVD所形成之SiN膜。
(12)如技術方案(10)之半導體裝置，其中上述防擴散膜之膜密度設為2.7g/cm至3.5g/cm。
(13)如技術方案(10)之半導體裝置，其中上述防擴散膜之厚度設為150nm以下。
(14)如技術方案(10)之半導體裝置，其中上述防擴散膜設為藉由ALD-CVD所形成之SiN膜。
(15)如技術方案(1)之半導體裝置，其中上述第1半導體基板與上述第2半導體基板之多層配線層彼此對向而積層。
(16)如技術方案(1)之半導體裝置，其中上述第1半導體基板與上述第 2半導體基板之多層配線層彼此以不對向之方式積層。
(17)一種電子機器，其包含一種半導體裝置，該半導體裝置包含：第1半導體基板；第2半導體基板，其提供與上述第1半導體基板所提供之功能不同之功能；及防擴散膜，其防止用以減少上述第1半導體基板及上述第2半導體基板之界面態位之懸鍵終止原子之擴散；且積層至少2片半導體基板，並電性連接各半導體基板；以將上述防擴散膜插入於上述第1半導體基板之界面、與上述第2半導體基板之界面之間之狀態，積層上述第1半導體基板與上述第2半導體基板。
PD‧‧‧光電二極體

Claims (16)

  1. 一種半導體裝置，其包含：第1半導體基板；第2半導體基板，其提供與上述第1半導體基板所提供之功能不同之功能；及防擴散膜，其防止用以減少上述第1半導體基板及上述第2半導體基板之界面態位之懸鍵終止原子之擴散，其中上述第1半導體基板之界面態位係較上述第2半導體基板之界面態位更少；且積層上述第1半導體基板及上述第2半導體基板，並電性連接上述第1半導體基板及上述第2半導體基板；以將上述防擴散膜插入於上述第1半導體基板之界面、與上述第2半導體基板之界面之間之狀態，積層上述第1半導體基板與上述第2半導體基板。
  2. 如請求項1之半導體裝置，其中於上述第1半導體基板與上述防擴散膜之間，進而插入供給上述懸鍵終止原子之原子供給膜。
  3. 如請求項2之半導體裝置，其中上述懸鍵終止原子為氫；且將由氮化矽薄膜構成之上述第1半導體基板內之絕緣薄膜使用為上述原子供給膜。
  4. 如請求項1之半導體裝置，其中以於上述防擴散膜與上述第2半導體基板之間進而插入有吸著上述懸鍵終止原子之原子吸著膜之狀態，積層上述第1半導體基板與上述第2半導體基板。
  5. 如請求項4之半導體裝置，其中上述懸鍵終止原子為氫；且將由鈦構成之覆蓋上述第2半導體基板內之多層配線層、或引出電極之障壁金屬使用為上述原子吸著膜。
  6. 如請求項1之半導體裝置，其構成為固體攝像裝置；且 於上述第1半導體基板上形成像素部，於上述第2半導體基板上形成邏輯電路。
  7. 如請求項6之半導體裝置，其中進而包含形成記憶電路之第3半導體基板；且於上述第1半導體基板與上述第3半導體基板之間配置上述第2半導體基板；以於上述第2半導體基板之界面、與上述第3半導體基板之界面之間進而插入有防止上述懸鍵終止原子擴散之防擴散膜之狀態，積層上述第1半導體基板至上述第3半導體基板。
  8. 如請求項1之半導體裝置，其中上述防擴散膜設為藉由電漿CVD所形成之SiN膜。
  9. 如請求項1之半導體裝置，其中以600℃以上之成膜處理將上述防擴散膜成膜於支持基板上；接合成膜於上述支持基板上之上述防擴散膜與上述第2半導體基板，且研磨除去上述支持基板；以於上述第1半導體基板之界面與上述第2半導體基板之界面之間插入有上述防擴散膜之狀態，積層上述第1半導體基板與上述第2半導體基板。
  10. 如請求項9之半導體裝置，其中上述防擴散膜設為藉由LP-CVD所形成之SiN膜。
  11. 如請求項9之半導體裝置，其中上述防擴散膜之膜密度設為2.7g/cm至3.5g/cm。
  12. 如請求項9之半導體裝置，其中上述防擴散膜之厚度設為150nm以下。
  13. 如請求項9之半導體裝置，其中上述防擴散膜設為藉由ALD-CVD所形成之SiN膜。
  14. 如請求項1之半導體裝置，其中上述第1半導體基板與上述第2半導體基板之多層配線層彼此對向而積層。
  15. 如請求項1之半導體裝置，其中上述第1半導體基板與上述第2半導體基板之多層配線層彼此以不對向之方式積層。
  16. 一種電子機器，其包含一種半導體裝置，該半導體裝置包含：第1半導體基板；第2半導體基板，其提供與上述第1半導體基板所提供之功能不同之功能；及防擴散膜，其防止用以減少上述第1半導體基板及上述第2半導體基板之界面態位之懸鍵終止原子之擴散，其中上述第1半導體基板之界面態位係較上述第2半導體基板之界面態位更少；且積層上述第1半導體基板及上述第2半導體基板，並電性連接上述第1半導體基板及上述第2半導體基板；以將上述防擴散膜插入於上述第1半導體基板之界面、與上述第2半導體基板之界面之間之狀態，積層上述第1半導體基板與上述第2半導體基板。
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