JP4497844B2 - 固体撮像装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置の製造方法に関する。
【０００２】
【発明の背景】
固体撮像装置として、ＣＣＤイメージセンサやＣＭＯＳイメージセンサが広く使用されている。固体撮像素子では、画素の高密度化の急激な進展に伴って各画素における配線やスイッチ用トランジスタの占有割合が増大し、受光面積の割合（開口率）の低下による受光感度の低下が生じている。このような問題を回避するために、各画素にマイクロレンズを搭載する技術や、微細線プロセスによって配線割合を低減する技術などが採用されている。
【０００３】
固体撮像素子の用途の１つとして網膜チップがある。このような用途では、各画素ごとに入力情報を処理するような高機能化や、高速処理が要求されるため、各画素にメモリや信号処理回路を付加することになり、開口率が更に減少してしまう。このような課題に対して、固体撮像素子と制御処理回路を積層するいわゆる三次元回路素子構成の採用が有望であると考えられる。
【０００４】
三次元回路素子に関連する先行技術文献として特許文献１がある。特許文献１に記載された三次元回路素子の製造方法は、半導体基板上に多孔質層を形成する工程と、多孔質層上に単結晶半導体層を形成する工程と、単結晶半導体層に第１の二次元回路素子を形成する工程と、第１の二次元回路素子を支持基板に張り合わせた後に張り合わせ体から半導体基板を取り除き、これにより半導体基板から支持基板に第１の二次元回路素子を転写する工程と、第１の二次元回路素子が転写された支持基板を第２の二次元回路素子を有する基板と張り合わせる工程を含む。
【０００５】
以下、特許文献１に記載された三次元回路素子の製造方法を説明する。
【０００６】
まず、図５Ａに示すように、半導体基板上に陽極化成により多孔質層２を形成し、更に、その多孔質層２上に単結晶シリコン層３を形成する。
【０００７】
次に、図５Ｂに示すように、多孔質層２上に形成された単結晶シリコン層３に一層目の二次元ＬＳＩ４を形成する。二次元ＬＳＩ４には、素子分離用酸化膜５、ＭＯＳＦＥＴ６、多結晶シリコン配線７、層間絶縁膜８、ビアホール８ａ、表面金属配線９、層間絶縁膜１０が含まれる。
【０００８】
次に、図５Ｃに示すように、二次元ＬＳＩ４の表面にポリイミド１１をコーティングし、その上に支持基板１２を接着する。
【０００９】
次に、図５Ｄに示すように、単結晶シリコン基板１から、支持基板１２によって支持された二次元ＬＳＩ４を分離する。
【００１０】
次に、図５Ｅに示すように、剥離した二次元ＬＳＩ４の裏面（下面）側の単結晶シリコン層３及び素子分離用酸化膜５に、多結晶シリコン配線７に達するスルーホール１３を形成し、このスルーホール１３内に酸化膜１４を形成する。そして、酸化膜１４を部分的にエッチング除去して多結晶シリコン配線７を再び露出させ、多結晶シリコン配線７とコンタクトする裏面金属配線１５を形成し、更にポリイミド１６をコーティングした後、スルーホール１３内の裏面金属配線１５の凹部にＡｕ／Ｉｎプール１７を形成する。
【００１１】
一方、図５Ｆに示すように、別の単結晶シリコン基板２１上に上述と同様にして多孔質シリコン層２２および単結晶シリコン層２３を形成し、更に、単結晶シリコン層２３に二次元ＬＳＩ２４を形成する。二次元ＬＳＩ２４には、素子分離用酸化膜２５、ＭＯＳＦＥＴ２６、多結晶シリコン配線２７、層間絶縁膜２８、ビアホール２８ａ、表面金属配線２９、層間絶縁膜３０、ビアホール３０ａ、タングステンプラグ３１が含まれる。
【００１２】
次に、図５Ｇに示すように、図５Ｆに示す二次元ＬＳＩ２４の表面（上面）に図５Ｅに示す二次元ＬＳＩ４の裏面をポリイミド１６、３０により接着し、張り合わせる。
【００１３】
次に、図５Dと同様にして、単結晶シリコン基板２１から二次元ＬＳＩ４、２４を分離する。
【００１４】
このようにして、単結晶シリコン層に形成された薄膜状の二次元ＬＳＩを必要な層数だけ順次張り合わせることで、目的とする三次元超ＬＳＩを完成させることができる。
【００１５】
【特許文献１】
特開平11-17107号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、上述の三次元ＬＳＩの製造方法では、多孔質層２上に形成された二次元ＬＳＩ４を支持基板１２に接着した後に、支持基板１２によって支持された二次元ＬＳＩ４を単結晶シリコン基板１から分離し、その分離面に半導体プロセスを施して、裏面金属配線１５を形成し、これに別の単結晶シリコン基板２１に形成された二次元ＬＳＩ２４の表面を張り合わせ、その後、支持基板１２を研磨またはエッチングにより除去する工程となっており、積層プロセスが複雑である。
【００１７】
本発明は、上記の背景に鑑みてなされたものであり、例えば、固体撮像装置の製造プロセスを簡略化することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の固体撮像装置の製造方法は、第１面及び第２面を有する第１部材の前記第１面に形成された分離層上に光電変換素子群を有する第１の回路素子群を形成する第１工程と、第３面及び第４面を有する第２部材の前記第３面に第２の回路素子群を形成する第２工程と、前記第１の回路素子群と前記第２の回路素子群とが接続されるように、前記第１部材の前記第１面側と前記第２部材の前記第３面側とを対面させて配置し、前記第１部材と前記第２部材との結合体を形成する第３工程と、前記結合体が形成された後に、前記第１部材を前記分離層において分割する第４の工程とを含み、前記第２の回路素子群は、前記光電変換素子群を制御するための回路素子群及び／又は前記光電変換素子群から得られる信号を処理するための回路素子群を含む。
【００２５】
本発明の好適な実施の形態によれば、前記第１部材の前記第２面側に反射防止膜及び／又はカラーフィルタを形成する工程を更に含むことが好ましい。
【００２６】
本発明の好適な実施の形態によれば、前記第１工程は、前記第１部材の前記第１面側に、光を遮蔽し又は減衰させる膜を形成する工程を含むことが好ましい。
【００２７】
本発明の好適な実施の形態によれば、前記第２工程は、前記第２部材の前記第３面側に、光を遮蔽し又は減衰させる膜を形成する工程を含むことが好ましい。
【００２９】
【発明の実施の形態】
図１Ａ〜図１Ｆは、本発明の好適な実施の形態の三次元半導体装置の製造方法を工程順に示している。
【００３０】
まず、図１Ｅ及び図１Ｆを参照しながら本発明の好適な実施の形態の三次元半導体装置の構造を説明する。本発明の好適な実施の形態の三次元半導体装置は、第１部材（例えば、単結晶シリコン等の半導体）１０４と第２部材（例えば、単結晶シリコン等の半導体）１０８を接合して形成されている。第１部材１０４は、第１部材１０４と第２部材１０８との接合面側に第１面を有し、該接合面の反対側に第２面を有する。第２部材１０８は、該接合面側に第３面を有し、該接合面の反対側に第４面を有する。第１部材１０４は、第１部材１０４と第２部材１０８との接合前において、該第１面に形成された回路素子群（例えば、例えば、アレイ上に配列された受光部群）１０５を含み、第２部材１０８は、第１部材１０４と第２部材１０８との接合前において、該第３面に形成された回路素子群（例えば、受光部群を制御するための回路素子群及び／又は受光部群から得られる信号を記憶及び／又は処理するための回路素子群等）１０６を含む。
【００３１】
以下、図１Ａ〜図１Ｆを順に参照しながら本発明の好適な実施の形態の三次元半導体装置及びその製造方法を説明する。
【００３２】
まず、図１Ａに示すように、第１半導体基板としての単結晶シリコン基板１０１上に陽極化成法などにより分離層として１又は複数の多孔質シリコン層を形成する。以下では、単結晶シリコン基板１０１上に２層の多孔質シリコン層１０２、１０３を形成するものとして説明する。陽極化成法を適用した場合、多孔質層は、表面から深部に向かって形成される。２層以上の多孔質層を形成する場合、まず、多孔率の小さい多孔質層１０３を形成し、続いて、多孔率の大きい多孔質層１０２を形成することが好ましい。これにより、表面側には多孔率の小さい多孔質層１０３が形成され、その下に多孔率の大きな多孔質層１０２が形成される。このように特徴付けられた多層構造によれば、エピタキシャル成長前において基板の表面に存在する穴を塞ぐ工程を容易にするとともに、２枚の半導体基板を接合した後における単結晶シリコン基板１０１の分割を容易にすることができる。
【００３３】
ここで、多孔質シリコン層を形成する代わりに、第１半導体基板（第１部材）１０１の所定深さの領域に水素等のイオンを注入することによりイオン注入層を形成してもよい。このようなイオン注入層も分離層として機能しうる。
【００３４】
次に、高温水素アニール及びＳｉＨ４、ＳｉＣｌ４などを原料ガスとするＣＶＤ法により、多孔質シリコン層１０３の表面に存在する穴を塞いで下地となる多孔質シリコン層１０３の表面に良好な結晶面を形成するとともに、図１Ｂに示すように、多孔質シリコン層１０３上に単結晶シリコン層（半導体層）１０４をエピタキシャル成長させる。
【００３５】
エピタキシャル成長層である単結晶シリコン層１０４の不純物濃度や厚さは、形成すべきデバイス（回路素子）の設計に依存するが、典型的には、不純物濃度は1014〜1017／cm3、厚さは10μm以下である。エピタキシャル成長層の厚さの制御性は非常に高いので、デバイスに最適な厚さの単結晶シリコン層１０４を容易に得ることができる。
【００３６】
続いて、図１Ｃに示すように、単結晶シリコン層１０４に、通常の半導体プロセスにより、固体撮像装置（例えば、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ）の受光部１０５を形成する。ここで、受光部１０５は２次元に配列された回路素子群から成り、
ＣＣＤやＣＭＯＳ構造の光電変換素子を含む。
【００３７】
一方、図１Ｄに示すように、別の第２半導体基板１０８の表面にも、通常の半導体プロセスにより、固体撮像装置の受光部１０５を制御し及び／又は受光部１０５から得られる信号を記憶及び／又は処理する機能を有する回路（例えば、受光部の制御回路、画像信号の処理回路、メモリ等）１０６を形成する。そして、第２半導体基板１０８の表面に、第１半導体基板１０１上に形成された受光部１０５をフェイスダウンで接合する。この接合は、受光部１０５を構成する回路素子群と第２半導体基板１０８側の回路１０６を構成する回路素子群との電気的な接続を伴うものである。また、この接合は、例えば350℃以下の比較的低温で実施可能であるため、それぞれの基板に形成されている回路素子群のプロセスの最高温度以下であり、素子特性の劣化は生じない。受光部１０５を構成する回路素子群と第２半導体基板１０８側の回路１０６を構成する回路素子群とは、それぞれに設けられた電極同士を接合することにより電気的に接続されうる。この場合、従来例のような層間の電気接続のためのプラグは不要である。
【００３８】
ここで、第１半導体基板１０１上に、受光部１０５の他に、受光部１０５を制御し受光部１０５から得られる信号を記憶・処理する機能回路の一部を形成することもでき、第１半導体基板１、第２半導体基板１０８上に形成すべき回路素子の分配は、デバイス設計、プロセス設計、回路設計等に応じて最適化されうる。
【００３９】
受光部１０５をＣＭＯＳセンサ構造として形成し、第２半導体基板１０８の表面に、各ピクセルごとに信号を記憶・処理する機能を有する回路を形成し、該回路に対する二次元の入力信号を並列で処理する構成とすることにより、高速動作・フィードバック制御が可能になり、高性能の網膜チップを実現することができる。
【００４０】
次に、接合した２枚の半導体基板１０１、１０８を第１半導体基板１０１に形成されている多孔質層１０２、１０３付近で分離或いは分割する。多孔質層には大きな応力が加わっており、しかも密度が低いためにエッチング速度が速い。したがって、多孔質層１０２、１０３を側方からエッチングする方法や、多孔質層１０２、１０３に外部から応力を印加する方法などにより、第１半導体基板１０１を分割しうる。しかしながら、図１Ｅに示すように、多孔質シリコン層１０２、１０３付近に細く絞った高圧水流（ウォータジェット）等の流体を打ち込んで分離或いは分割する方法は、より信頼性が高く優れた方法である。
【００４１】
第１半導体基板１０１を多孔質層の部分で分割した面は、必要に応じて、多孔質シリコン層のエッチングによる除去、化学的機械的研磨（ＣＭＰ）等による平坦化、パッシベーション膜の形成が行われうる。
【００４２】
更に、固体撮像装置をカラー化する場合には、光を入射させる面にカラーフィルタを形成する工程が追加されうる。
【００４３】
第２半導体基板１０８に形成された回路１０６によって記憶され又は処理された信号は、該回路１０６に接続された電極パッド１０７を通して取り出すことができる。電極パッド１０７からの信号の取り出しは、例えば、図１Ｆに示すように、電極パッド１０７が露出するように単結晶シリコン層１０４の一部（受光部１０５が形成された領域以外の不要な領域）を除去し、露出した電極パッド１０７にワイヤーボンディングを行うことによりなされうる。或いは、図２に示すように、単結晶シリコン層１０４の表面側（分離面側）に電極パッド１１０を形成し、電極パッド１１０と電極パッド１０７とをプラグ１０９によって接続することにより、電極パッド１１０を介して信号を取り出すこともできる。
【００４４】
以上のようにして作製されうる三次元構造の半導体装置は、受光部５が形成された第１半導体基板１０１（単結晶シリコン層１０４）の表面（第１面）側が第２半導体基板１０８の表面（第３面）側に接合され、第１半導体基板１０１の単結晶シリコン層１０４の裏面（第２面；多結晶シリコン層との界面）側が第１半導体基板１０１と第２半導体基板１０２との接合面の反対側（すなわち、光の入射面側）に配置される。
【００４５】
一方、多孔質シリコン層１０２において分割された後の第１半導体基板１０１は、表面に残る多孔質シリコン層を除去した後、表面研磨を施すことにより、その厚さを除けば、プロセス前の状態と同様の状態になるので、繰り返して使うことが可能であり、その分だけ製造コストが低減される。
【００４６】
第２半導体基板としては、シリコン基板の他、例えば、ゲルマニウム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、などの基板を採用してもよく、また、第１半導体基板と第２半導体基板とが異なる素材からなるものであれば、異種素材から成るデバイスを実現することができる。
【００４７】
また、第１半導体基板は、ポーラス層の形成、及び、ポーラス層上に単結晶層ができればよく、シリコン基板以外に、ゲルマニウム基板の使用も可能である。
【００４８】
更に、多孔質層上に形成されるエピタキシャル層は、格子定数が近ければ、基板の結晶に制限されない。例えば、基板をシリコン基板とし、多孔質層上のエピタキシャル層をゲルマニウム層、または、シリコン・ゲルマニウム混晶層としたり、基板をゲルマニウム基板とし、エピタキシャル層を砒化ガリウム層としたりすることができる。
【００４９】
図３は、図１Ｆ及び図２に示す三次元半導体装置の変形例を示す図である。図３に示すように、単結晶シリコン層１０４と第２半導体基板１０８との間には、第２半導体基板１０８に形成された回路１０６に光が進入することを防止するために、光を遮蔽し又は減衰させる膜１１１が配置されることが好ましい。このような膜１１１を設けることにより、回路１０６の誤動作を防止することができる。ここで、膜１１１は、第２半導体基板１０８の全面に設けられてもよいし、一部にのみ設けられてもよい。膜１１１は、例えば、第１半導体基板１０１上に受光部５を形成した後であって第１半導体基板１を第２半導体基板１０８に接合する前に単結晶シリコン層１０４上に形成することができる。或いは、膜１１１は、第２半導体基板１０８に回路１０６を形成した後であって第１半導体基板１０１を第２半導体基板１０８に接合する前に第２半導体基板１０８の表面に形成されてもよい。
【００５０】
図４は、三次元半導体装置の他の変形例を示す図である。図４に示すように、三次元半導体装置の表面には、反射防止膜及び／又はカラーフィルタ１１２が設けられうる。
【００５１】
上記のような固体撮像素子を含む集積回路として構成された半導体装置は、例えば、デジタルスチルカメラ、デジタルムービーカメラ等の電子カメラを含む画像処理装置、又は、そのような画像処理装置による処理結果に応じて動作する自立システム又は自立ロボットの構成部品として好適である。
【００５２】
【実施例】
以下、本発明の具体的な実施例として、図１Ａ〜図１Ｆを参照しながらＣＭＯＳイメージセンサ（固体撮像素子）の製造方法を説明する。
【００５３】
まず、図１Ａに示すように、第１半導体基板としての単結晶シリコン基板１０１上に陽極化成法により２層の多孔質シリコン層１０２、１０３を形成する。この際、まず、多孔率の小さい多孔質層１０３を形成し、続いて、多孔率の大きい多孔質１０２を形成する。これにより、エピタキシャル成長前において基板の表面に存在する穴を塞ぐ工程を容易にするとともに、２枚の半導体基板を接合した後の単結晶シリコン基板１０１の分離を容易にすることができる。
【００５４】
次に、高温水素アニール及びＳｉＨ４、ＳｉＣｌ４を原料ガスとするＣＶＤ法により、多孔質シリコン層の表面に存在する穴を塞いで下地である多孔質シリコン層１０３の表面に良好な結晶面を形成するとともに、図１Ｂに示すように、単結晶シリコン層１０４をエピタキシャル成長させる。
【００５５】
エピタキシャル成長層１０４の厚さは、ＣＭＯＳイメージセンサの個別の設計に依存するが、厚さは10μm以下程度である。
【００５６】
続いて、図１Ｃに示すように、エピタキシャル層１０４に、通常の半導体プロセスを用いて、CMOSイメージセンサのセンサー部１０５を形成する。
【００５７】
一方、第２半導体基板としての別の単結晶シリコン基板１０８の表面には、通常の半導体プロセスにより、CMOSイメージセンサのセンサー部１０５を構成する各素子を制御し、各素子から得られる画像信号を処理するために、各素子に１対１に対応する回路から成る回路群１０６及び電極パッド１０７を形成する。また、回路群１０６の周囲には、センサー部１０５を構成する各素子には対応せず、イメージセンサの制御・信号出力等に必要な周辺回路が形成される。そして、第２半導体基板１０８の表面に、図１Ｄに示すように、第１半導体基板１０１に形成されたCMOSイメージセンサのセンサー部１０５を第２半導体基板の表面に形成された回路群１０６にフェイスダウンで接合する。
【００５８】
ここで、CMOSイメージセンサのセンサー部１０５の電極と制御・処理などを行なうための回路群１０６の対応する電極を直接接続するために、それぞれの電極（不示図）を凸状に形成することが好ましい。また、CMOSイメージセンサのセンサー部１０５を透過した入射光が、回路群１０６の内部で雑音源となることを避けるために、第１半導体基板１０１と第２半導体基板１０８との接合に先立って又は接合の際に、図３又は図４に示すような遮蔽膜１１１をセンサー部１０５の表面又は第２半導体基板１０８（回路群１０６）の表面に設けることが好ましい。
【００５９】
次に、図１Ｅに示すように、細く絞った高圧水流（ウォータジェット）を接合した２枚の半導体基板の多孔質層１０２、１０３付近に打ち込むことにより、第１半導体基板１０１を多孔質層１０２、１０３の部分において分離或いは分割する。
【００６０】
次いで、分離面に残った多孔質シリコンをエッチングにより除去した後、図１Ｆに示すように、電極パッド１０７の上部を単結晶シリコン層１０４から除去する。
【００６１】
その後、図４に示すようなカラーフィルタ及び／又は反射防止膜１１２を形成し、次いで、基板をチップ化する。
【００６２】
本発明の好適な応用例に係る三次元構造の固体撮像装置によれば、開口率及び入射立体角を大幅に改善することができ、これにより、画素の高密度化を容易にすることができる。また、第２半導体基板側には、画素サイズ内であれば回路規模に制限がないので、画素毎のメモリの搭載や二次元並列信号処理回路などを配置することができ、イメージセンサを多機能化することができる。
【００６３】
また、本発明の好適な実施の形態の製造方法によれば、第１半導体基板を第２半導体基板に接合する前に第１半導体基板を支持基板に接合する工程、及び、支持基板に接合した第１半導体基板を第２半導体基板に接合した後に、該支持基板を取り除く工程が不要であるので、製造工程が大幅に簡略化され、低コストで三次元半導体装置を製造することができる。
【００６４】
【発明の効果】
本発明によれば、例えば、固体撮像素子の製造プロセスを簡略化することができる。
【図面の簡単な説明】
【図１Ａ】、
【図１Ｂ】、
【図１Ｃ】、
【図１Ｄ】、
【図１Ｅ】、
【図１Ｆ】本発明の好適な実施の形態の三次元半導体装置の製造方法を工程順に示す図である。
【図２】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図３】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図４】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図５Ａ】、
【図５Ｂ】、
【図５Ｃ】、
【図５Ｄ】、
【図５Ｅ】、
【図５Ｆ】、
【図５Ｇ】特開平11-17107号公報に記載された三次元回路素子の製造方法を示す図である。
【発明の属する技術分野】
本発明は、固体撮像装置の製造方法に関する。
【０００２】
【発明の背景】
固体撮像装置として、ＣＣＤイメージセンサやＣＭＯＳイメージセンサが広く使用されている。固体撮像素子では、画素の高密度化の急激な進展に伴って各画素における配線やスイッチ用トランジスタの占有割合が増大し、受光面積の割合（開口率）の低下による受光感度の低下が生じている。このような問題を回避するために、各画素にマイクロレンズを搭載する技術や、微細線プロセスによって配線割合を低減する技術などが採用されている。
【０００３】
固体撮像素子の用途の１つとして網膜チップがある。このような用途では、各画素ごとに入力情報を処理するような高機能化や、高速処理が要求されるため、各画素にメモリや信号処理回路を付加することになり、開口率が更に減少してしまう。このような課題に対して、固体撮像素子と制御処理回路を積層するいわゆる三次元回路素子構成の採用が有望であると考えられる。
【０００４】
三次元回路素子に関連する先行技術文献として特許文献１がある。特許文献１に記載された三次元回路素子の製造方法は、半導体基板上に多孔質層を形成する工程と、多孔質層上に単結晶半導体層を形成する工程と、単結晶半導体層に第１の二次元回路素子を形成する工程と、第１の二次元回路素子を支持基板に張り合わせた後に張り合わせ体から半導体基板を取り除き、これにより半導体基板から支持基板に第１の二次元回路素子を転写する工程と、第１の二次元回路素子が転写された支持基板を第２の二次元回路素子を有する基板と張り合わせる工程を含む。
【０００５】
以下、特許文献１に記載された三次元回路素子の製造方法を説明する。
【０００６】
まず、図５Ａに示すように、半導体基板上に陽極化成により多孔質層２を形成し、更に、その多孔質層２上に単結晶シリコン層３を形成する。
【０００７】
次に、図５Ｂに示すように、多孔質層２上に形成された単結晶シリコン層３に一層目の二次元ＬＳＩ４を形成する。二次元ＬＳＩ４には、素子分離用酸化膜５、ＭＯＳＦＥＴ６、多結晶シリコン配線７、層間絶縁膜８、ビアホール８ａ、表面金属配線９、層間絶縁膜１０が含まれる。
【０００８】
次に、図５Ｃに示すように、二次元ＬＳＩ４の表面にポリイミド１１をコーティングし、その上に支持基板１２を接着する。
【０００９】
次に、図５Ｄに示すように、単結晶シリコン基板１から、支持基板１２によって支持された二次元ＬＳＩ４を分離する。
【００１０】
次に、図５Ｅに示すように、剥離した二次元ＬＳＩ４の裏面（下面）側の単結晶シリコン層３及び素子分離用酸化膜５に、多結晶シリコン配線７に達するスルーホール１３を形成し、このスルーホール１３内に酸化膜１４を形成する。そして、酸化膜１４を部分的にエッチング除去して多結晶シリコン配線７を再び露出させ、多結晶シリコン配線７とコンタクトする裏面金属配線１５を形成し、更にポリイミド１６をコーティングした後、スルーホール１３内の裏面金属配線１５の凹部にＡｕ／Ｉｎプール１７を形成する。
【００１１】
一方、図５Ｆに示すように、別の単結晶シリコン基板２１上に上述と同様にして多孔質シリコン層２２および単結晶シリコン層２３を形成し、更に、単結晶シリコン層２３に二次元ＬＳＩ２４を形成する。二次元ＬＳＩ２４には、素子分離用酸化膜２５、ＭＯＳＦＥＴ２６、多結晶シリコン配線２７、層間絶縁膜２８、ビアホール２８ａ、表面金属配線２９、層間絶縁膜３０、ビアホール３０ａ、タングステンプラグ３１が含まれる。
【００１２】
次に、図５Ｇに示すように、図５Ｆに示す二次元ＬＳＩ２４の表面（上面）に図５Ｅに示す二次元ＬＳＩ４の裏面をポリイミド１６、３０により接着し、張り合わせる。
【００１３】
次に、図５Dと同様にして、単結晶シリコン基板２１から二次元ＬＳＩ４、２４を分離する。
【００１４】
このようにして、単結晶シリコン層に形成された薄膜状の二次元ＬＳＩを必要な層数だけ順次張り合わせることで、目的とする三次元超ＬＳＩを完成させることができる。
【００１５】
【特許文献１】
特開平11-17107号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、上述の三次元ＬＳＩの製造方法では、多孔質層２上に形成された二次元ＬＳＩ４を支持基板１２に接着した後に、支持基板１２によって支持された二次元ＬＳＩ４を単結晶シリコン基板１から分離し、その分離面に半導体プロセスを施して、裏面金属配線１５を形成し、これに別の単結晶シリコン基板２１に形成された二次元ＬＳＩ２４の表面を張り合わせ、その後、支持基板１２を研磨またはエッチングにより除去する工程となっており、積層プロセスが複雑である。
【００１７】
本発明は、上記の背景に鑑みてなされたものであり、例えば、固体撮像装置の製造プロセスを簡略化することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の固体撮像装置の製造方法は、第１面及び第２面を有する第１部材の前記第１面に形成された分離層上に光電変換素子群を有する第１の回路素子群を形成する第１工程と、第３面及び第４面を有する第２部材の前記第３面に第２の回路素子群を形成する第２工程と、前記第１の回路素子群と前記第２の回路素子群とが接続されるように、前記第１部材の前記第１面側と前記第２部材の前記第３面側とを対面させて配置し、前記第１部材と前記第２部材との結合体を形成する第３工程と、前記結合体が形成された後に、前記第１部材を前記分離層において分割する第４の工程とを含み、前記第２の回路素子群は、前記光電変換素子群を制御するための回路素子群及び／又は前記光電変換素子群から得られる信号を処理するための回路素子群を含む。
【００２５】
本発明の好適な実施の形態によれば、前記第１部材の前記第２面側に反射防止膜及び／又はカラーフィルタを形成する工程を更に含むことが好ましい。
【００２６】
本発明の好適な実施の形態によれば、前記第１工程は、前記第１部材の前記第１面側に、光を遮蔽し又は減衰させる膜を形成する工程を含むことが好ましい。
【００２７】
本発明の好適な実施の形態によれば、前記第２工程は、前記第２部材の前記第３面側に、光を遮蔽し又は減衰させる膜を形成する工程を含むことが好ましい。
【００２９】
【発明の実施の形態】
図１Ａ〜図１Ｆは、本発明の好適な実施の形態の三次元半導体装置の製造方法を工程順に示している。
【００３０】
まず、図１Ｅ及び図１Ｆを参照しながら本発明の好適な実施の形態の三次元半導体装置の構造を説明する。本発明の好適な実施の形態の三次元半導体装置は、第１部材（例えば、単結晶シリコン等の半導体）１０４と第２部材（例えば、単結晶シリコン等の半導体）１０８を接合して形成されている。第１部材１０４は、第１部材１０４と第２部材１０８との接合面側に第１面を有し、該接合面の反対側に第２面を有する。第２部材１０８は、該接合面側に第３面を有し、該接合面の反対側に第４面を有する。第１部材１０４は、第１部材１０４と第２部材１０８との接合前において、該第１面に形成された回路素子群（例えば、例えば、アレイ上に配列された受光部群）１０５を含み、第２部材１０８は、第１部材１０４と第２部材１０８との接合前において、該第３面に形成された回路素子群（例えば、受光部群を制御するための回路素子群及び／又は受光部群から得られる信号を記憶及び／又は処理するための回路素子群等）１０６を含む。
【００３１】
以下、図１Ａ〜図１Ｆを順に参照しながら本発明の好適な実施の形態の三次元半導体装置及びその製造方法を説明する。
【００３２】
まず、図１Ａに示すように、第１半導体基板としての単結晶シリコン基板１０１上に陽極化成法などにより分離層として１又は複数の多孔質シリコン層を形成する。以下では、単結晶シリコン基板１０１上に２層の多孔質シリコン層１０２、１０３を形成するものとして説明する。陽極化成法を適用した場合、多孔質層は、表面から深部に向かって形成される。２層以上の多孔質層を形成する場合、まず、多孔率の小さい多孔質層１０３を形成し、続いて、多孔率の大きい多孔質層１０２を形成することが好ましい。これにより、表面側には多孔率の小さい多孔質層１０３が形成され、その下に多孔率の大きな多孔質層１０２が形成される。このように特徴付けられた多層構造によれば、エピタキシャル成長前において基板の表面に存在する穴を塞ぐ工程を容易にするとともに、２枚の半導体基板を接合した後における単結晶シリコン基板１０１の分割を容易にすることができる。
【００３３】
ここで、多孔質シリコン層を形成する代わりに、第１半導体基板（第１部材）１０１の所定深さの領域に水素等のイオンを注入することによりイオン注入層を形成してもよい。このようなイオン注入層も分離層として機能しうる。
【００３４】
次に、高温水素アニール及びＳｉＨ４、ＳｉＣｌ４などを原料ガスとするＣＶＤ法により、多孔質シリコン層１０３の表面に存在する穴を塞いで下地となる多孔質シリコン層１０３の表面に良好な結晶面を形成するとともに、図１Ｂに示すように、多孔質シリコン層１０３上に単結晶シリコン層（半導体層）１０４をエピタキシャル成長させる。
【００３５】
エピタキシャル成長層である単結晶シリコン層１０４の不純物濃度や厚さは、形成すべきデバイス（回路素子）の設計に依存するが、典型的には、不純物濃度は1014〜1017／cm3、厚さは10μm以下である。エピタキシャル成長層の厚さの制御性は非常に高いので、デバイスに最適な厚さの単結晶シリコン層１０４を容易に得ることができる。
【００３６】
続いて、図１Ｃに示すように、単結晶シリコン層１０４に、通常の半導体プロセスにより、固体撮像装置（例えば、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ）の受光部１０５を形成する。ここで、受光部１０５は２次元に配列された回路素子群から成り、
ＣＣＤやＣＭＯＳ構造の光電変換素子を含む。
【００３７】
一方、図１Ｄに示すように、別の第２半導体基板１０８の表面にも、通常の半導体プロセスにより、固体撮像装置の受光部１０５を制御し及び／又は受光部１０５から得られる信号を記憶及び／又は処理する機能を有する回路（例えば、受光部の制御回路、画像信号の処理回路、メモリ等）１０６を形成する。そして、第２半導体基板１０８の表面に、第１半導体基板１０１上に形成された受光部１０５をフェイスダウンで接合する。この接合は、受光部１０５を構成する回路素子群と第２半導体基板１０８側の回路１０６を構成する回路素子群との電気的な接続を伴うものである。また、この接合は、例えば350℃以下の比較的低温で実施可能であるため、それぞれの基板に形成されている回路素子群のプロセスの最高温度以下であり、素子特性の劣化は生じない。受光部１０５を構成する回路素子群と第２半導体基板１０８側の回路１０６を構成する回路素子群とは、それぞれに設けられた電極同士を接合することにより電気的に接続されうる。この場合、従来例のような層間の電気接続のためのプラグは不要である。
【００３８】
ここで、第１半導体基板１０１上に、受光部１０５の他に、受光部１０５を制御し受光部１０５から得られる信号を記憶・処理する機能回路の一部を形成することもでき、第１半導体基板１、第２半導体基板１０８上に形成すべき回路素子の分配は、デバイス設計、プロセス設計、回路設計等に応じて最適化されうる。
【００３９】
受光部１０５をＣＭＯＳセンサ構造として形成し、第２半導体基板１０８の表面に、各ピクセルごとに信号を記憶・処理する機能を有する回路を形成し、該回路に対する二次元の入力信号を並列で処理する構成とすることにより、高速動作・フィードバック制御が可能になり、高性能の網膜チップを実現することができる。
【００４０】
次に、接合した２枚の半導体基板１０１、１０８を第１半導体基板１０１に形成されている多孔質層１０２、１０３付近で分離或いは分割する。多孔質層には大きな応力が加わっており、しかも密度が低いためにエッチング速度が速い。したがって、多孔質層１０２、１０３を側方からエッチングする方法や、多孔質層１０２、１０３に外部から応力を印加する方法などにより、第１半導体基板１０１を分割しうる。しかしながら、図１Ｅに示すように、多孔質シリコン層１０２、１０３付近に細く絞った高圧水流（ウォータジェット）等の流体を打ち込んで分離或いは分割する方法は、より信頼性が高く優れた方法である。
【００４１】
第１半導体基板１０１を多孔質層の部分で分割した面は、必要に応じて、多孔質シリコン層のエッチングによる除去、化学的機械的研磨（ＣＭＰ）等による平坦化、パッシベーション膜の形成が行われうる。
【００４２】
更に、固体撮像装置をカラー化する場合には、光を入射させる面にカラーフィルタを形成する工程が追加されうる。
【００４３】
第２半導体基板１０８に形成された回路１０６によって記憶され又は処理された信号は、該回路１０６に接続された電極パッド１０７を通して取り出すことができる。電極パッド１０７からの信号の取り出しは、例えば、図１Ｆに示すように、電極パッド１０７が露出するように単結晶シリコン層１０４の一部（受光部１０５が形成された領域以外の不要な領域）を除去し、露出した電極パッド１０７にワイヤーボンディングを行うことによりなされうる。或いは、図２に示すように、単結晶シリコン層１０４の表面側（分離面側）に電極パッド１１０を形成し、電極パッド１１０と電極パッド１０７とをプラグ１０９によって接続することにより、電極パッド１１０を介して信号を取り出すこともできる。
【００４４】
以上のようにして作製されうる三次元構造の半導体装置は、受光部５が形成された第１半導体基板１０１（単結晶シリコン層１０４）の表面（第１面）側が第２半導体基板１０８の表面（第３面）側に接合され、第１半導体基板１０１の単結晶シリコン層１０４の裏面（第２面；多結晶シリコン層との界面）側が第１半導体基板１０１と第２半導体基板１０２との接合面の反対側（すなわち、光の入射面側）に配置される。
【００４５】
一方、多孔質シリコン層１０２において分割された後の第１半導体基板１０１は、表面に残る多孔質シリコン層を除去した後、表面研磨を施すことにより、その厚さを除けば、プロセス前の状態と同様の状態になるので、繰り返して使うことが可能であり、その分だけ製造コストが低減される。
【００４６】
第２半導体基板としては、シリコン基板の他、例えば、ゲルマニウム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、などの基板を採用してもよく、また、第１半導体基板と第２半導体基板とが異なる素材からなるものであれば、異種素材から成るデバイスを実現することができる。
【００４７】
また、第１半導体基板は、ポーラス層の形成、及び、ポーラス層上に単結晶層ができればよく、シリコン基板以外に、ゲルマニウム基板の使用も可能である。
【００４８】
更に、多孔質層上に形成されるエピタキシャル層は、格子定数が近ければ、基板の結晶に制限されない。例えば、基板をシリコン基板とし、多孔質層上のエピタキシャル層をゲルマニウム層、または、シリコン・ゲルマニウム混晶層としたり、基板をゲルマニウム基板とし、エピタキシャル層を砒化ガリウム層としたりすることができる。
【００４９】
図３は、図１Ｆ及び図２に示す三次元半導体装置の変形例を示す図である。図３に示すように、単結晶シリコン層１０４と第２半導体基板１０８との間には、第２半導体基板１０８に形成された回路１０６に光が進入することを防止するために、光を遮蔽し又は減衰させる膜１１１が配置されることが好ましい。このような膜１１１を設けることにより、回路１０６の誤動作を防止することができる。ここで、膜１１１は、第２半導体基板１０８の全面に設けられてもよいし、一部にのみ設けられてもよい。膜１１１は、例えば、第１半導体基板１０１上に受光部５を形成した後であって第１半導体基板１を第２半導体基板１０８に接合する前に単結晶シリコン層１０４上に形成することができる。或いは、膜１１１は、第２半導体基板１０８に回路１０６を形成した後であって第１半導体基板１０１を第２半導体基板１０８に接合する前に第２半導体基板１０８の表面に形成されてもよい。
【００５０】
図４は、三次元半導体装置の他の変形例を示す図である。図４に示すように、三次元半導体装置の表面には、反射防止膜及び／又はカラーフィルタ１１２が設けられうる。
【００５１】
上記のような固体撮像素子を含む集積回路として構成された半導体装置は、例えば、デジタルスチルカメラ、デジタルムービーカメラ等の電子カメラを含む画像処理装置、又は、そのような画像処理装置による処理結果に応じて動作する自立システム又は自立ロボットの構成部品として好適である。
【００５２】
【実施例】
以下、本発明の具体的な実施例として、図１Ａ〜図１Ｆを参照しながらＣＭＯＳイメージセンサ（固体撮像素子）の製造方法を説明する。
【００５３】
まず、図１Ａに示すように、第１半導体基板としての単結晶シリコン基板１０１上に陽極化成法により２層の多孔質シリコン層１０２、１０３を形成する。この際、まず、多孔率の小さい多孔質層１０３を形成し、続いて、多孔率の大きい多孔質１０２を形成する。これにより、エピタキシャル成長前において基板の表面に存在する穴を塞ぐ工程を容易にするとともに、２枚の半導体基板を接合した後の単結晶シリコン基板１０１の分離を容易にすることができる。
【００５４】
次に、高温水素アニール及びＳｉＨ４、ＳｉＣｌ４を原料ガスとするＣＶＤ法により、多孔質シリコン層の表面に存在する穴を塞いで下地である多孔質シリコン層１０３の表面に良好な結晶面を形成するとともに、図１Ｂに示すように、単結晶シリコン層１０４をエピタキシャル成長させる。
【００５５】
エピタキシャル成長層１０４の厚さは、ＣＭＯＳイメージセンサの個別の設計に依存するが、厚さは10μm以下程度である。
【００５６】
続いて、図１Ｃに示すように、エピタキシャル層１０４に、通常の半導体プロセスを用いて、CMOSイメージセンサのセンサー部１０５を形成する。
【００５７】
一方、第２半導体基板としての別の単結晶シリコン基板１０８の表面には、通常の半導体プロセスにより、CMOSイメージセンサのセンサー部１０５を構成する各素子を制御し、各素子から得られる画像信号を処理するために、各素子に１対１に対応する回路から成る回路群１０６及び電極パッド１０７を形成する。また、回路群１０６の周囲には、センサー部１０５を構成する各素子には対応せず、イメージセンサの制御・信号出力等に必要な周辺回路が形成される。そして、第２半導体基板１０８の表面に、図１Ｄに示すように、第１半導体基板１０１に形成されたCMOSイメージセンサのセンサー部１０５を第２半導体基板の表面に形成された回路群１０６にフェイスダウンで接合する。
【００５８】
ここで、CMOSイメージセンサのセンサー部１０５の電極と制御・処理などを行なうための回路群１０６の対応する電極を直接接続するために、それぞれの電極（不示図）を凸状に形成することが好ましい。また、CMOSイメージセンサのセンサー部１０５を透過した入射光が、回路群１０６の内部で雑音源となることを避けるために、第１半導体基板１０１と第２半導体基板１０８との接合に先立って又は接合の際に、図３又は図４に示すような遮蔽膜１１１をセンサー部１０５の表面又は第２半導体基板１０８（回路群１０６）の表面に設けることが好ましい。
【００５９】
次に、図１Ｅに示すように、細く絞った高圧水流（ウォータジェット）を接合した２枚の半導体基板の多孔質層１０２、１０３付近に打ち込むことにより、第１半導体基板１０１を多孔質層１０２、１０３の部分において分離或いは分割する。
【００６０】
次いで、分離面に残った多孔質シリコンをエッチングにより除去した後、図１Ｆに示すように、電極パッド１０７の上部を単結晶シリコン層１０４から除去する。
【００６１】
その後、図４に示すようなカラーフィルタ及び／又は反射防止膜１１２を形成し、次いで、基板をチップ化する。
【００６２】
本発明の好適な応用例に係る三次元構造の固体撮像装置によれば、開口率及び入射立体角を大幅に改善することができ、これにより、画素の高密度化を容易にすることができる。また、第２半導体基板側には、画素サイズ内であれば回路規模に制限がないので、画素毎のメモリの搭載や二次元並列信号処理回路などを配置することができ、イメージセンサを多機能化することができる。
【００６３】
また、本発明の好適な実施の形態の製造方法によれば、第１半導体基板を第２半導体基板に接合する前に第１半導体基板を支持基板に接合する工程、及び、支持基板に接合した第１半導体基板を第２半導体基板に接合した後に、該支持基板を取り除く工程が不要であるので、製造工程が大幅に簡略化され、低コストで三次元半導体装置を製造することができる。
【００６４】
【発明の効果】
本発明によれば、例えば、固体撮像素子の製造プロセスを簡略化することができる。
【図面の簡単な説明】
【図１Ａ】、
【図１Ｂ】、
【図１Ｃ】、
【図１Ｄ】、
【図１Ｅ】、
【図１Ｆ】本発明の好適な実施の形態の三次元半導体装置の製造方法を工程順に示す図である。
【図２】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図３】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図４】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図５Ａ】、
【図５Ｂ】、
【図５Ｃ】、
【図５Ｄ】、
【図５Ｅ】、
【図５Ｆ】、
【図５Ｇ】特開平11-17107号公報に記載された三次元回路素子の製造方法を示す図である。
Claims (4)
- 固体撮像装置の製造方法であって、
第１面及び第２面を有する第１部材の前記第１面に形成された分離層上に光電変換素子群を有する第１の回路素子群を形成する第１工程と、
第３面及び第４面を有する第２部材の前記第３面に第２の回路素子群を形成する第２工程と、
前記第１の回路素子群と前記第２の回路素子群とが接続されるように、前記第１部材の前記第１面側と前記第２部材の前記第３面側とを対面させて配置し、前記第１部材と前記第２部材との結合体を形成する第３工程と、
前記結合体が形成された後に、前記第１部材を前記分離層において分割する第４の工程と、
を含み、
前記第２の回路素子群は、前記光電変換素子群を制御するための回路素子群及び／又は前記光電変換素子群から得られる信号を処理するための回路素子群を含むことを特徴とする固体撮像装置の製造方法。 - 前記第１部材の前記第２面側に反射防止膜及び／又はカラーフィルタを形成する工程を更に含むことを特徴とする請求項１に記載の固体撮像装置の製造方法。
- 前記第１工程は、前記第１部材の前記第１面側に、光を遮蔽し又は減衰させる膜を形成する工程を含むことを特徴とする請求項１に記載の固体撮像装置の製造方法。
- 前記第２工程は、前記第２部材の前記第３面側に、光を遮蔽し又は減衰させる膜を形成する工程を含むことを特徴とする請求項１に記載の固体撮像装置の製造方法。
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