KR100954927B1 - 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지 센서는, 회로를 포함하는 제1 기판; 제1 기판 상에 배치되고 상기 회로와 연결되는 제1 금속배선을 포함하는 제1 절연층; 상기 제1 절연층 상에 배치된 포토다이오드를 포함하는 결정형 반도체층; 상기 제1 금속배선과 연결되도록 상기 결정형 반도체층을 관통하는 비아 컨택; 및 상기 비아 컨택과 연결되도록 상기 결정형 반도체층 상에 배치된 제2 금속배선을 포함하는 제2 절연층을 포함한다.
이미지 센서, 포토다이오드, 콘택

Description

이미지 센서 및 그 제조방법{Image Sensor and Method for Manufacturing Thereof}
실시예에서는 이미지 센서 및 그 제조방법이 개시된다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)를 포함한다.
씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이다.
수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터가 기판 상에 상호 수평으로 인접하여 형성된다.
이에 따라, 포토다이오드 형성을 위한 추가적인 영역이 요구되며, 이에 의해 필 팩터(fill factor) 영역을 감소시키고 레졀루션(Resolution)의 가능성을 제한한다.
실시예는 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 레졀루션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지 센서는, 회로를 포함하는 제1 기판; 제1 기판 상에 배치되고 상기 회로와 연결되는 제1 금속배선을 포함하는 제1 절연층; 상기 제1 절연층 상에 배치된 포토다이오드를 포함하는 결정형 반도체층; 상기 제1 금속배선과 연결되도록 상기 결정형 반도체층을 관통하는 비아 컨택; 및 상기 비아 컨택과 연결되도록 상기 결정형 반도체층 상에 배치된 제2 금속배선을 포함하는 제2 절연층을 포함한다.
실시예에 따른 이미지 센서의 제조방법은, 회로를 포함하는 제1 기판 상에 제1 금속배선을 포함하는 제1 절연층을 형성하는 단계; 결정형 반도체층을 포함하는 제2 기판을 준비하는 단계; 상기 결정형 반도체층 내부에 포토다이오드를 형성하는 단계; 상기 제1 기판과 제2 기판을 본딩하는 단계; 상기 제1 기판 상에 상기 결정형 반도체층이 남아있도록 상기 제2 기판을 분리하는 단계; 상기 제1 금속배선 과 연결되도록 상기 결정형 반도체층을 관통하는 비아 컨택을 형성하는 단계; 및 상기 비아 컨택과 연결되도록 상기 결정형 반도체층 상에 제2 금속배선을 포함하는 제2 절연층을 형성하는 단계를 포함한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있다.
또한, 실시예에 의하면 수직형 포토다이오드를 채용하면서 소자의 집적화를 달성할 수 있다.
실시예에 따른 이미지 센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 9는 실시예에 따른 이미지 센서를 도시한 단면도이다.
도 9를 참조하여, 제1 기판(100)의 픽셀 영역에는 단위화소 별로 회로(110)가 배치된다.
상기 제1 기판(100)은 단결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 제1 기판(100)에는 액티브 영역 및 필드 영역을 정의하는 소자 분리막이 형성될 수 있다. 또한, 상기 액티브 영역 상에는 후술되는 포토다이오드와 연결되어 수광된 광전하를 전기신호로 변환하는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터등을 포함하는 트랜지스터 회로(110)가 단위픽셀 별로 배치될 수 있다. 이러한 트랜지스터 회로(110)는 3Tr, 4Tr 또는 5Tr 중 어느 하나일 수도 있다.
상기 제1 기판(100) 상에 콘택 플러그(130)를 포함하는 금속전 절연층(120)이 배치된다. 상기 콘택 플러그(130)는 단위화소 별로 배치된 상기 회로(110)와 전기적으로 각각 연결되어 있다.
상기 금속전 절연층(120) 상에 제1 금속배선(140)을 포함하는 제1 절연층(150)이 배치된다. 상기 제1 금속배선(140)은 상기 콘택 플러그(130)와 각각 연결되어 포토다이오드(210)의 광전하를 상기 회로(110)로 전달할 수 있다.
상기 제1 절연층(150) 상에 포토다이오드(210)를 포함하는 결정형 반도체층(200)이 배치된다. 상기 결정형 반도체층(200)은 상기 제1 기판(100)과 동일한 단결정의 실리콘 기판이다. 예를 들어, 상기 결정형 반도체층(200)은 p형 기판일 수 있다.
상기 결정형 반도체층(200)의 내부에는 상기 제1 기판(100)의 픽셀 영역에 대응하도록 포토다이오드(210)가 배치된다. 상기 포토다이오드(210)는 n형 불순물 및 p형 불순물로 이루어질 수 있다. 상기 포토다이오드(210)는 상기 제1 기판(100)의 픽셀 영역에 대응하도록 상기 결정형 반도체층(200)에 형성된다. 따라서, 상기 포토다이오드(210)를 제외한 상기 결정형 반도체층(200)에는 더미 영역(201)이 형성될 수 있다.
상기 결정형 반도체층(200)의 더미 영역(201)에는 비아 컨택(220)이 배치되어 상기 제1 금속배선(140)과 전기적으로 연결될 수 있다.
상기 비아 컨택(220)은 상기 제1 금속배선(140)을 노출시키도록 상기 결정형 반도체층(200)의 더미 영역(201)에 형성된 비아홀(205)에 금속물질을 매립하여 형 성할 수 있다.
또한, 상기 비아 컨택(220)은 상기 제1 금속배선(140)과 연결되도록 상기 결정형 반도체층(200)에 불순물을 이온주입하여 형성될 수 있다.
따라서, 상기 비아 컨택(220)은 상기 결정형 반도체층(200)의 더미 영역(201)을 관통하여 상기 제1 금속배선(140)과 전기적으로 연결될 수 있다.
상기 비아 컨택(220) 및 포토다이오드(210)를 포함하는 결정형 반도체층(200)에 제2 금속배선(240)을 포함하는 제2 절연층(250)이 배치된다. 상기 제2 금속배선(240)은 상기 비아 컨택(220) 상에 배치된다. 도시되지는 않았지만, 상기 제2 금속배선(240)은 상기 포토다이오드(210)와 연결되어 상기 포토다이오드(210)에서 생성된 광전하를 상기 비아컨택(220) 및 제1 금속배선(140)을 통해 상기 회로(110)로 전달할 수 있다.
상기 제2 금속배선(240)을 포함하는 제2 절연층(250)에 보호층(260)이 배치된다.
실시예에 따른 이미지 센서에 의하면 상기 회로를 포함하는 제1 기판 상에 상기 포토다이오드를 포함하는 결정형 반도체층이 형성되어 이미지 센서의 수직형 집적을 제공할 수 있다.
또한, 실시예에 따르면 결정형 반도체층 내부에 포토다이오드가 형성되어 포토다이오드의 디펙트를 감소시킬 수 있다.
또한, 실시예에 따르면 상기 포토다이오드의 광전하를 회로로 전달하는 비아컨택이 상기 포토다이오드가 형성된 결정형 반도체층에 형성되어 고집적화를 이룰 수 있다.
또한, 실시예에 따르면 컨택 플러그와 연결되는 제1 금속배선 상에 포토다이오드가 형성되므로 소자의 집적화를 달성할 수 있다.
도 1 내지 도 10을 참조하여 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 제1 기판(100)의 픽셀 영역 상에 제1 절연층(150) 및 제1 금속배선(140)이 형성된다.
상기 제1 기판(100)은 단결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 제1 기판(100)에는 액티브 영역 및 필드 영역을 정의하는 소자 분리막이 형성되어 있다. 또한, 상기 액티브 영역 상에는 후술되는 포토다이오드와 연결되어 수광된 광전하를 전기신호로 변환하는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터등을 포함하는 트랜지스터 회로(110)가 단위픽셀 별로 형성될 수 있다. 상기 회로(110)는 3Tr, 4Tr 또는 5Tr 중 어느 하나일 수도 있다.
상기 제1 기판(100)에는 콘택 플러그(130)를 포함하는 금속전 절연층(120)이 형성된다. 상기 금속전 절연층(120)은 산화막 또는 질화막으로 형성될 수 있다. 상기 콘택 플러그(130)는 상기 금속전 절연층(120)을 관통하여 단위픽셀 별로 형성된 회로와 각각 연결될 수 있다.
상기 콘택 플러그(130)를 포함하는 금속전 절연층(120) 상에 제1 금속배선(140)을 포함하는 제1 절연층(150)이 형성된다. 상기 제1 절연층(150)은 산화막 또는 질화막으로 형성될 수 있다. 상기 제1 금속배선(140)은 금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 제1 금속배선(140)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
상기 제1 절연층(150)에 형성된 제1 금속배선(140)은 단위픽셀 별로 형성되어 후술되는 포토다이오드(210)와 상기 회로(110)를 연결한다. 따라서, 상기 제1 금속배선(140)은 포토다이오드의 광전하를 전송하는 역할을 할 수 있다.
도 2를 참조하여, 결정형 반도체층(200)을 포함하는 제2 기판(20)을 준비한다.
상기 제2 기판(20)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다.
상기 제2 기판(20) 상부 또는 하부에는 결정형 반도체층(200)이 형성된다. 상기 결정형 반도체층(200)은 단결정 또는 다결정의 구조를 가지며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 실시예에서 상기 결정형 반도체층(200)은 상기 제2 기판(20)의 상부 영역일 수 있다. 또한 상기 결정형 반도체층(200)은 p형 기판일 수 있다.
상기 제2 기판(20)과 상기 결정형 반도체층(200)의 중간 영역에 희생층(30)이 형성된다. 상기 희생층(30)은 수소를 이온주입하여 형성될 수 있다.
상기 희생층(30)의 상부 영역인 상기 결정형 반도체층(200)에 포토다이오드(210)가 형성된다. 상기 포토다이오드(210)는 n형 불순물 영역 및 p형 불순물 영역을 포함한다. 예를 들어, 상기 포토다이오드(210)의 n형 불순물 영역은 상기 결 정형 반도체층(200)의 상부영역에 n형 불순물을 이온주입하여 형성될 수 있다. 또한, 상기 포토다이오드(210)의 p형 불순물 영역은 상기 결정형 반도체층의 n형 불순물 영역의 하부영역에 p형 불순물을 이온주입하여 형성될 수 있다. 그러면, 상기 포토다이오드(210)는 PN 접합의 구조를 가질 수 있다. 도시되지는 않았지만, 상기 포토다이오드의 n형 불순물 영역은 p형 불순물 영역보다 넓은 영역을 차지하도록 형성될 수 있다. 그러면 광전하 생성이 유리할 수 있다.
상기 포토다이오드(210)는 상기 제1 기판(100)의 픽셀 영역에 대응하도록 상기 결정형 반도체층(200) 내부에 형성된다. 따라서, 상기 결정형 반도체층(200)의 포토다이오드(210) 영역을 제외한 나머지 영역은 더미 영역(201)일 수 있다.
도 3을 참조하여, 상기 제1 금속배선(140) 및 제1 절연층(150)을 포함하는 제1 기판(100)과 상기 포토다이오드(210)를 포함하는 제2 기판(20)이 결합된다. 상기 제1 기판(100)과 상기 제2 기판(20)은 본딩공정(bonding)에 의하여 결합될 수 있다.
구체적으로, 상기 제1 기판(100)의 제1 절연층(150) 상부로 상기 제2 기판(20)의 상부면인 포토다이오드(210)의 표면을 위치시킨 후 본딩공정을 진행할 수 있다.
그러면 상기 제1 기판(100) 상부로 포토다이오드(210)를 포함하는 결정형 반도체층(200)이 결합될 수 있다. 따라서, 상기 제1 기판(100)과 상기 포토다이오드(210)를 포함하는 결정형 반도체층(200)은 수직 구조를 가질 있다,
도 4를 참조하여, 상기 제1 기판(100) 상에 포토다이오드(210)를 포함하는 결정형 반도체층(200)이 남아있도록 상기 제2 기판(20)이 제거된다. 이때, 상기 결정형 반도체층(200)과 상기 제2 기판(20) 사이에는 희생층(30)이 형성되어 있으므로 상기 제2 기판(20)은 상기 결정형 반도체층(200)에서 분리될 수 있다. 예를 들어, 상기 제2 기판(20)은 커팅 공정 또는 클리빙 공정에 의하여 상기 결정형 반도체층(200)에서 분리될 수 있다.
그러면, 상기 제1 기판(100) 상에는 포토다이오드(210) 및 더미 영역(201)을 포함하는 결정형 반도체층(200)이 남아있게 된다.
이후, 상기 포토다이오드(210)와 상기 제1 기판(100)의 회로를 연결시키기 위한 비아 컨택 공정을 진행한다. 상기 비아 컨택은 상기 제1 금속배선(140)과 연결되도록 금속물질 또는 불순물 영역에 의하여 형성될 수 있다. 실시예에서 상기 금속물질에 의하여 형성되는 비아 컨택를 제1 비아 컨택(220)라고 칭하고 상기 불순물에 의하여 형성되는 비아 컨택를 제2 비아 컨택(230)이라고 칭한다.
도 5 및 도 6을 참조하여, 상기 제1 비아 컨택(220)를 형성하는 방법에 대하여 설명한다.
도 5를 참조하여, 상기 제1 기판(100) 상의 결정형 반도체층(200) 및 상기 제1 절연층(150)에 비아홀(205)이 형성된다. 상기 비아홀(205)은 상기 결정형 반도체층(200)의 더미 영역(201) 및 상기 제1 절연층(150)을 선택적으로 제거하여 상기 제1 금속배선(140)을 노출시킬 수 있다.
상기 비아홀(205)을 형성하기 위해서는 상기 제1 금속배선(140)에 대응하는 상기 결정형 반도체층(200)의 더미 영역(201)이 선택적으로 노출되도록 제1 포토레 지스트 패턴(310) 또는 하드 마스크 패턴을 형성한다. 그리고, 상기 제1 포토레지스트 패턴(310) 또는 하드 마스크 패턴을 식각 마스크로 사용하여 상기 더미 영역(201) 및 상기 제1 절연층(150)을 식각한다. 그러면, 상기 결정형 반도체층(200) 및 상기 제1 절연층(150)에는 상기 제1 금속배선(140)을 노출시키는 비아홀(205)이 형성된다.
도 6을 참조하여, 상기 비아홀(205) 내부에 제1 비아 컨택(220)이 형성된다. 상기 제1 비아 컨택(220)은 상기 비아홀(205)에 내부에 금속물질을 채워서 형성할 수 있다.
상기 제1 비아 컨택(220)은 상기 비아홀(205)을 포함하는 결정형 반도체층(200)에 금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질을 증착한 후 CMP 공정을 진행하여 형성할 수 있다. 예를 들어, 상기 제1 비아 컨택(220)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
그러면, 상기 제1 비아 컨택(220)은 상기 제1 비아홀(205) 내부에 형성되어 상기 제1 금속배선(140)과 전기적으로 연결될 수 있다.
도 7을 참조하여, 상기 제2 비아 컨택(230)을 형성하는 방법을 설명한다.
도 7을 참조하여, 상기 제1 기판(100) 상의 결정형 반도체층(200) 상에 제2 포토레지스트 패턴(320)이 형성된다. 상기 제2 포토레지스트 패턴(320)은 상기 제1 금속배선(140)에 대응하도록 상기 결정형 반도체층(200)의 더미 영역(201)을 선택적으로 노출시킬 수 있다. 그리고, 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 도전성 불순물을 이온주입한다. 예를 들어, 상기 결정형 반도체층(200)에 주입되는 이온은 n형 또는 p형 불순물일 수 있다. 따라서, 상기 결정형 반도체층(200)의 더미 영역(201) 및 제1 절연층(150)에는 제2 비아 컨택(230)이 형성되어 상기 제1 금속배선(140)과 전기적으로 연결될 수 있다.
상기와 같이 제1 또는 제2 비아 컨택(230)이 상기 포토다이오드(210)가 형성된 결정형 반도체층(200)의 더미 영역(201)에 형성되므로 소자의 집적화를 이룰 수 있다.
이하 실시예에서는 금속물질로 형성된 제1 비아 컨택(220)을 예로 하여 설명하도록 한다.
도 8을 참조하여, 상기 제1 비아 컨택(220)을 포함하는 결정형 반도체층(200) 상에 제2 금속배선(240)을 포함하는 제2 절연층(250)이 형성된다. 상기 제2 금속배선(240)은 상기 제1 비아 컨택(220)과 상기 포토다이오드(210)를 연결하기 위한 것이다. 상기 제2 금속배선(240)은 금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 제2 금속배선(240)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
상기 제2 금속배선(240)은 상기 제1 비아 컨택(220)을 포함하는 결정형 반도체층(200)에 금속물질을 증착한 후 패터닝하여 상기 제1 비아 컨택(220)과 연결되도록 형성할 수 있다. 또한, 도시되지는 않았지만 상기 제2 금속배선(240)은 상기 포토다이오드(210)와 일부 영역에 연결되어 상기 포토다이오드(210)의 그라운트 컨택 역할을 하게 된다. 즉, 평면상에서 보았을 때 상기 포토다이오드(210)와 상기 제2 금속배선(240)은 연결된 상태일 수 있다.
따라서, 상기 포토다이오드(210)에서 생성된 광전자는 상기 제2 금속배선(240), 제1 비아 컨택(220) 및 제1 금속배선(140)을 통해 상기 회로로 전달될 수 있게 된다.
상기 제2 절연층(250)은 상기 제2 금속배선(240) 사이를 절연시키기 위한 것으로 산화막 또는 질화막으로 형성될 수 있다.
도 9를 참조하여, 상기 제2 금속배선(240)을 포함하는 제2 절연층(250) 상에 보호층(260)이 형성된다. 상기 보호층(260)은 상기 제2 금속배선(240) 및 포토다이오드(210)를 포함하는 소자를 보호하기 위한 것이다. 예를 들어, 상기 제2 금속배선(240)은 산화막 또는 질화막으로 형성되거나 상기 막들이 적층된 구조로 형성될 수 있다.
도시되지는 않았지만, 상기 보호층 상에 컬러필터 및 마이크로 렌즈가 형성될 수 있다.
실시예에 따른 이미지 센서의 제조방법에 의하면 회로를 포함하는 제1 기판과 포토다이오드를 포함하는 결정형 반도체층이 본딩공정에 의해 결합되어 수직형 집적을 이룰 수 있다.
또한, 실시예에 의하면 제1 기판의 상부에 포토다이오드가 형성되므로 상기 포토다이오드의 초점길이가 단축되어 수광율을 향상시킬 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 단결정의 기판에 이온주입에 의하여 포토다이오드가 형성되므로 상기 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 실시예에 의하면 상기 포토다이오드의 광전하를 전달하기 위한 비아 컨택이 상기 포토다이오드가 형성된 결정형 반도체층에 형성되어 있으므로 소자의 집적화를 이룰 수 있다.
또한, 실시예에 따르면 컨택 플러그와 연결되는 제1 금속배선 상에 포토다이오드가 형성되므로 소자의 집적화를 달성할 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 9는 실시예에 따른 이미지 센서의 제조 공정을 나타내는 단면도이다.

Claims (9)

  1. 회로를 포함하는 제1 기판;
    제1 기판 상에 배치되고 상기 회로와 연결되는 제1 금속배선을 포함하는 제1 절연층;
    상기 제1 절연층 상에 배치된 포토다이오드를 포함하는 결정형 반도체층;
    상기 제1 금속배선과 연결되도록 상기 결정형 반도체층을 관통하는 비아 컨택; 및
    상기 회로와 상기 포토다이오드가 전기적으로 연결되도록 상기 비아컨택 및 포토다이오드의 일부 영역 상에 배치된 제2 금속배선을 포함하는 제2 절연층을 포함하고,
    상기 비아 컨택은 n형 또는 p형 불순물로 형성된 이미지 센서.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 비아 컨택을 포함하는 제2 절연층 상에 배치된 보호층을 포함하는 이미지 센서.
  5. 회로를 포함하는 제1 기판 상에 제1 금속배선을 포함하는 제1 절연층을 형성하는 단계;
    결정형 반도체층을 포함하는 제2 기판을 준비하는 단계;
    상기 결정형 반도체층 내부에 포토다이오드를 형성하는 단계;
    상기 제1 기판과 제2 기판을 본딩하는 단계;
    상기 제1 기판 상에 상기 결정형 반도체층이 남아있도록 상기 제2 기판을 분리하는 단계;
    상기 제1 금속배선과 연결되도록 상기 결정형 반도체층을 관통하는 비아 컨택을 형성하는 단계; 및
    상기 회로 및 포토다이오드가 연결되도록 상기 비아컨택 및 포토다이오드의 일부 영역 상에 제2 금속배선을 포함하는 제2 절연층을 형성하는 단계를 포함하고,
    상기 비아컨택을 형성하는 단계는,
    상기 결정형 반도체층 상에 상기 제1 금속배선에 대응하는 상기 결정형 반도체층을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 결정형 반도체층에 도전성 불순물을 이온주입하는 단계를 포함하는 이미지 센서의 제조방법.
  6. 삭제
  7. 삭제
  8. 제5항에 있어서,
    상기 불순물은 n형 또는 p형 불순물인 것을 포함하는 이미지 센서의 제조방법.
  9. 제5항에 있어서,
    상기 제2 금속배선을 포함하는 제2 절연층 상에 보호층을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
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