WO2022149362A1 - 固体撮像装置及び電子機器 - Google Patents

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WO2022149362A1
WO2022149362A1 PCT/JP2021/042773 JP2021042773W WO2022149362A1 WO 2022149362 A1 WO2022149362 A1 WO 2022149362A1 JP 2021042773 W JP2021042773 W JP 2021042773W WO 2022149362 A1 WO2022149362 A1 WO 2022149362A1
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WO
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layer
contact portion
solid
photoelectric conversion
state image
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PCT/JP2021/042773
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English (en)
French (fr)
Inventor
賢治 藤本
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present technology (technology according to the present disclosure) relates to a solid-state image pickup device and an electronic device, and particularly to a solid-state image pickup device in which a photoelectric conversion element is provided in a compound semiconductor layer and an electronic device provided with the photoelectric conversion element. It is a thing.
  • Patent Document 1 describes a photoelectric conversion layer containing InGaAs, a cap layer laminated on the side opposite to the light incident surface side of the photoelectric conversion layer, and made of an n-type InP, and the photoelectric conversion layer side of the cap layer.
  • a solid-state image pickup device semiconductor device including a contact portion including a p-type impurity diffusion region extending from the opposite side toward the photoelectric conversion layer is disclosed.
  • Patent Document 1 includes a first semiconductor substrate (element substrate) provided with a photoelectric conversion layer, a cap layer, and a contact portion, and a second semiconductor provided with a readout circuit for reading a signal charge photoelectrically converted by the photoelectric conversion layer. Also disclosed is a three-dimensional structure in which a substrate (reading circuit board) is laminated and the element density is increased in the stacking direction.
  • the purpose of this technique is to suppress variations in photoelectric conversion characteristics.
  • the solid-state image sensor is A photoelectric conversion layer that photoelectrically converts the light incident from the light incident surface side,
  • the photoelectric conversion layer is provided with a first conductive type contact portion and a second conductive type cap layer provided adjacent to each other on the side opposite to the light incident surface side and formed by epitaxial growth different from each other. There is.
  • the solid-state image sensor is The first and second semiconductor substrates laminated in each thickness direction are provided.
  • the first semiconductor substrate is A photoelectric conversion layer that photoelectrically converts the light incident from the light incident surface side
  • the photoelectric conversion layer is provided with a first conductive type contact portion and a second conductive type cap layer provided adjacent to each other on the side opposite to the light incident surface side and composed of different epitaxial layers.
  • the second semiconductor substrate is Includes a readout circuit that is electrically connected to the contact section.
  • the electronic device includes the above-mentioned solid-state image sensor.
  • FIG. 3 is a cross-sectional view schematically showing a configuration example of a cross-sectional structure along the line II-II of FIG. 1A. It is a block diagram which shows one configuration example of the solid-state image pickup apparatus which concerns on 1st Embodiment of this technique. It is an equivalent circuit diagram which shows one structural example of the photoelectric conversion element and the readout circuit mounted on the solid-state image pickup apparatus which concerns on 1st Embodiment of this technique. It is sectional drawing of the main part schematically showing one structural example of the solid-state image pickup apparatus which concerns on 1st Embodiment of this technique.
  • FIG. 5 is an enlarged cross-sectional view of a part of FIG. 5A. It is a figure which shows the planar structure of a semiconductor wafer. It is a figure which enlarges the B region of FIG. 6A, and shows the structure of the chip formation region. It is a process sectional view schematically showing the manufacturing method of the solid-state image pickup apparatus which concerns on 1st Embodiment of this technique. It is a process sectional view following FIG. 7A. It is a process sectional view following FIG. 7B. It is a process sectional view following FIG. 7C. It is a process sectional view following FIG. 7D. It is a process sectional view following FIG.
  • FIG. 7E It is a process sectional view following FIG. 7F. It is a process sectional view following FIG. 7G. It is a process sectional view following FIG. 7H. It is a process sectional view following FIG. 7I. It is a process sectional view following FIG. 7J. It is a process sectional view following FIG. 7K. It is a process sectional view following FIG. 7L. It is a process sectional view schematically showing the manufacturing method of the solid-state image pickup apparatus which concerns on 2nd Embodiment of this technique. It is a process sectional view following FIG. 8A. It is a process sectional view following FIG. 8B. It is a process sectional view following FIG. 8C. It is a process sectional view following FIG. 8D. It is a figure which shows the schematic structure of the electronic device which concerns on 3rd Embodiment of this technique.
  • the definition of the vertical direction in the following description is merely a definition for convenience of explanation, and does not limit the technical idea of the present technology. For example, if the object is rotated by 90 ° and observed, the top and bottom are converted to left and right and read, and if the object is rotated by 180 ° and observed, the top and bottom are reversed and read.
  • the first direction and the second direction orthogonal to each other in the same plane are set to the X direction and the Y direction, respectively, and the first direction and the second direction are defined.
  • the third direction orthogonal to each of the second directions is defined as the Z direction.
  • the solid-state imaging device 1 As shown in FIG. 1A, the solid-state imaging device 1 according to the first embodiment of the present technology is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plan view. That is, the solid-state image sensor 1 is mounted on the semiconductor chip 2. As shown in FIG. 9, the solid-state image sensor 1 captures image light (incident light 106) from a subject through an optical lens 102, and measures the amount of incident light 106 imaged on the image pickup surface in pixel units. It is converted into an electric signal and output as a pixel signal.
  • the semiconductor chip 2 on which the solid-state image sensor 1 is mounted has a rectangular pixel region 2A provided at the center in a two-dimensional plane and pixels outside the pixel region 2A. It includes a peripheral region 2B arranged so as to surround the region 2A.
  • the pixel region 2A is a light receiving surface that receives light collected by, for example, the optical lens (optical system) 102 shown in FIG. Then, in the pixel region 2A, a plurality of pixels 3 are arranged in a matrix in a two-dimensional plane including the X direction and the Y direction. In other words, the pixels 3 are repeatedly arranged in the X and Y directions orthogonal to each other in the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral region 2B.
  • Each of the plurality of bonding pads 14 is arranged along four sides in a two-dimensional plane of the semiconductor chip 2, for example.
  • Each of the plurality of bonding pads 14 is an input / output terminal used when the semiconductor chip 2 is electrically connected to an external device.
  • the pixel area 2A is arranged so as to surround the effective pixel area 2A 1 and the effective pixel area 2A 1 , and is an optical black that outputs an optical reference black level. Includes regions 2A 2 .
  • This optical black area 2 As shown in FIG. 4, A 2 is covered with a conductive film 64 having a light-shielding property.
  • the semiconductor chip 2 includes a logic circuit 13 including a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the logic circuit 13 is composed of, for example, a CMOS (Complementary MOS) circuit having an n-channel conductive type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductive type MOSFET as a field effect transistor.
  • CMOS Complementary MOS
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the vertical drive circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects a desired pixel drive line 10, supplies a pulse for driving the pixel 3 to the selected pixel drive line 10, and drives each pixel 3 in rows. That is, the vertical drive circuit 4 selectively scans each pixel 3 of the pixel region 2A in a row-by-row manner in the vertical direction, and the photoelectric conversion element of each pixel 3 sequentially selects and scans each pixel 3 from the pixel 3 based on the signal charge generated according to the amount of light received.
  • the pixel signal is supplied to the column signal processing circuit 5 through the vertical signal line 11.
  • the column signal processing circuit 5 is arranged for each column of the pixel 3, for example, and performs signal processing such as noise reduction for the signal output from the pixel 3 for one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing fixed pattern noise peculiar to pixels.
  • the horizontal drive circuit 6 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuit 5, thereby sequentially selecting each of the column signal processing circuits 5, and the pixels to which signal processing is performed from each of the column signal processing circuits 5.
  • the signal is output to the horizontal signal line 12.
  • the output circuit 7 performs signal processing on the pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the signals.
  • the signal processing for example, buffering, black level adjustment, column variation correction, various digital signal processing and the like can be used.
  • the control circuit 8 obtains a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc., based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. Then, the control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • Each pixel 3 of the plurality of pixels has a photoelectric conversion element PD shown in FIG. Then, as shown in FIG. 3, a readout circuit 15 is connected to the photoelectric conversion element PD of each pixel 3.
  • the photoelectric conversion element PD which will be described in detail later, is configured in the first semiconductor layer 21 as shown in FIG. Then, the photoelectric conversion element PD, for example, photoelectrically converts light having a wavelength in the infrared region (infrared light) into a signal charge according to the amount of received light and holds the light.
  • a predetermined bias voltage Va is applied to the cathode side of the photoelectric conversion element PD.
  • the readout circuit 15 is connected to the anode side of the photoelectric conversion element PD.
  • the readout circuit 15 has a capacitive element Cp as a charge storage unit (charge holding unit), a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • These transistors (RST, AMP, SEL) are composed of, for example, a MOSFET having a silicon oxide (SiO 2 ) film as a gate insulating film.
  • these transistors may also be a MISFET (Metal Insulator Semiconductor FET) having a silicon nitride (Si 3N 4 ) film or a laminated film such as a silicon nitride film and a silicon oxide film as a gate insulating film. I do not care.
  • MISFET Metal Insulator Semiconductor FET
  • the capacitive element Cp stores the signal charge generated by the photoelectric conversion element PD.
  • the capacitive element Cp is composed of, for example, any of a pn junction capacitance, a MOS capacitance, and a wiring capacitance.
  • the amplification transistor AMP outputs a pixel signal according to the storage potential of the capacitive element Cp.
  • the amplification transistor AMP constitutes a load MOS as a constant current source and a source follower circuit connected via the vertical signal line 11.
  • the source follower circuit outputs a pixel signal indicating a level corresponding to the signal charge stored in the capacitive element Cp from the amplification transistor AMP to the column signal processing circuit 5 via the selection transistor SEL and the vertical signal line 11.
  • the selection transistor SEL When the selection signal is applied to the gate electrode of the selection transistor SEL and the selection transistor SEL is turned on, the selection transistor SEL outputs the pixel signal of the pixel 3 to the column signal processing circuit 5 via the vertical signal line 11.
  • the signal line to which the selection signal is transferred and the signal line to which the reset signal is transferred correspond to the pixel drive line 10 of FIG.
  • the semiconductor chip 2 has a light receiving substrate portion 20 as a first semiconductor substrate and a circuit as a second semiconductor substrate laminated so as to face each other in each thickness direction (Z direction).
  • the board portion 50 is provided.
  • the light receiving substrate portion 20 is configured with the above-mentioned pixel region 2A and the like.
  • the circuit board unit 50 includes the above-mentioned logic circuit 13, a bonding pad 14, a readout circuit 15, and the like.
  • the light receiving substrate portion 20 has a first semiconductor layer 21 having a first surface S1 and a second surface S2 located on opposite sides in the thickness direction (Z direction).
  • a protective film 46 (see FIG. 4) that covers the first surface S1 and the side surface (end surface) of the first semiconductor layer 21 and an insulating layer 48 that covers the protective film 46 are provided.
  • the light receiving substrate portion 20 further includes an insulating layer 61 provided on the second surface S2 side of the first semiconductor layer 21.
  • the insulating layer 48 and the first semiconductor layer 21 have a rectangular two-dimensional planar shape.
  • the first semiconductor layer 21 is mainly provided in the pixel region 2A, and the contour in a plan view is located inside the contour of the insulating layer 48.
  • the insulating layer 48 is provided over the pixel region 2A and the peripheral region 2B in a plan view, and the thickness of the portion located around the first semiconductor layer 21 is larger than the thickness of the portion overlapping the first semiconductor layer 21. It's getting thicker.
  • the insulating layer 48 has a multilayer structure including, but is not limited to, an insulating material film such as a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3N 4 ) film, and a silicon carbide (SiC) film. There is.
  • an insulating material film such as a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3N 4 ) film, and a silicon carbide (SiC) film.
  • the insulating layer 61 has a square two-dimensional plane shape.
  • the insulating layer 61 is provided over the pixel region 2A and the peripheral region 2B in a plan view, and is terminated at the peripheral portion of the second surface S2 of the first semiconductor layer 21. That is, the insulating layer 61 has an opening 61a (see FIG. 4) that overlaps with the first semiconductor layer 21 in a plan view.
  • a silicon oxide film is used as the insulating layer 61.
  • the protective film 46 is provided over the pixel region 2A and the peripheral region 2B in a plan view.
  • the protective film 46 is interposed between the first semiconductor layer 21 and the insulating layer 48 in the pixel region 2A, and is interposed between the insulating layer 61 and the insulating layer 48 in the peripheral region 2B.
  • a TEOS (TetraEthoxySilane) -based silicon oxide film is used as the protective film 46.
  • the first semiconductor layer 21 is a second surface of a first surface and a second surface located on opposite sides of each other in the thickness direction (Z direction) of the first semiconductor layer 21. It includes a photoelectric conversion layer 23 that photoelectrically converts light incident from the side, and a contact layer 22 provided on the second surface side of the photoelectric conversion layer 23.
  • the first surface S1 of the first semiconductor layer 21 is the same surface as the first surface of the photoelectric conversion layer 23, the first surface S1 of the first semiconductor layer 21 and the first surface of the photoelectric conversion layer 23 are the same.
  • the surfaces of are sometimes referred to as a main surface or an element forming surface.
  • the light photoelectrically converted by the photoelectric conversion layer 23 is incident from the second surface side of the photoelectric conversion layer 23.
  • the second surface S2 of the first semiconductor layer 21 is located on the same side as the second surface side of the photoelectric conversion layer 23. Therefore, both the second surface S2 of the first semiconductor layer 21 and the second surface of the photoelectric conversion layer 23 may be referred to as a back surface or a light incident surface.
  • the light receiving substrate portion 20 is a flat protective film 65 laminated sequentially from the second surface S2 side on the second surface S2 side (light incident surface side) of the first semiconductor layer 21. It further includes a chemical film 66, a color filter 68, and a microlens 69.
  • the flattening film 66 flattens the second surface S2 side (light incident surface side) of the first semiconductor layer 21.
  • the microlens 69 collects the incident light on the first semiconductor layer 21 (photoelectric conversion layer 23).
  • the color filter 68 color-separates the incident light on the first semiconductor layer 21 (photoelectric conversion layer 23).
  • the color filter 68 and the microlens 69 are provided for each pixel 3.
  • the protective film 65 and the flattening film 66 are provided over the pixel region 2A and the peripheral region 2B in a plan view.
  • the protective film 65 is interposed between the first semiconductor layer 21 and the flattening film 66 in the pixel region 2A, and is interposed between the insulating layer 61 and the flattening film 66 in the peripheral region 2B. ..
  • As the protective film 65 for example, a silicon nitride film is used.
  • the contact layer 22 and the photoelectric conversion layer 23 of the first semiconductor layer 21 are provided in common to, for example, all the pixels 3.
  • the contact layer 22 is made of, for example, a compound semiconductor containing impurities exhibiting a p-type.
  • the contact layer 22 is composed of, for example, p-type InP (indium phosphide).
  • the photoelectric conversion layer 23 absorbs light having a predetermined wavelength, that is, infrared light in the first embodiment, and generates a signal charge.
  • the photoelectric conversion layer 23 is composed of a compound semiconductor such as an i-type III-V group semiconductor.
  • the photoelectric conversion layer 23 includes an i-type InGaAs (indium gallium arsenide) layer 23a and an i-type InP layer 23b sequentially laminated from the contact layer 22 side (see FIG. 5A).
  • the light receiving substrate portion 20 is provided adjacent to each other on the side opposite to the light incident surface side of the photoelectric conversion layer 23 (the first surface S1 side of the first semiconductor layer 21). It also includes an n-type (first conductive type) contact portion 35 and a p-type (second conductive type) cap layer 45 formed by epitaxial growth different from each other.
  • the light receiving substrate portion 20 is provided adjacent to each other on the first surface side of the photoelectric conversion layer 23, and is composed of an n-type contact portion 35 and a p-type cap layer 45 which are composed of different epitaxial layers. , Is equipped.
  • Each of the contact portion 35 and the cap layer 45 is composed of a compound semiconductor containing impurities exhibiting a conductive type.
  • the contact portion 35 includes, for example, an n-type InGaAs layer 32 and an n-type InP layer 33 sequentially laminated from the photoelectric conversion layer 23 side. That is, the contact portion 35 is composed of a laminate including, but not limited to, a plurality of compound semiconductor layers having different compositions.
  • the cap layer 45 is composed of, for example, a p-type InP layer 42. That is, the cap layer 45 is not limited to this, but is composed of a single layer composed of one compound semiconductor layer.
  • the n-type InP layer of the contact layer 22, the i-type InGaAs layer 23a of the photoelectric conversion layer 23, and the i-type InP layer 23b shown in FIGS. 5A and 5B are compounds sequentially formed by, for example, epitaxial growth on a growth substrate. It is a semiconductor layer (epitaxial layer). Epitaxy can inherit the crystallinity of the lower layer to form an n-type, p-type, or i-type single crystal layer. Therefore, the n-type InP layer (contact layer 22), the i-type InGaAs layer 23a, and the i-type InP layer 23b are covalently bonded between the layers facing each other.
  • the n-type InGaAs layer 32 of the contact portion 35 and the InP layer 33 of n shown in FIGS. 5A and 5B are compound semiconductor layers (epitaxial layers) sequentially formed on the photoelectric conversion layer 23 by epitaxial growth. Therefore, the n-type InGaAs layer 32 of the contact portion 35 and the InP layer 33 of n are covalently bonded between the layers facing each other. The n-type InGaAs layer 32 is covalently bonded to the i-type InP layer 23b of the photoelectric conversion layer 23.
  • the p-type InP layer 42 of the cap layer 45 shown in FIGS. 5A and 5B is a compound semiconductor layer formed on the photoelectric conversion layer 23 by epitaxial growth. Therefore, the p-type InP layer 42 is covalently bonded to the i-type InP layer 23b of the photoelectric conversion layer 23.
  • the contact portion 35 is formed while introducing (doping) impurities exhibiting a conductive type, so that the contact portion 35 has a contact portion 35 as compared with the case where the impurities are diffused to form the contact portion as in the conventional case.
  • the impurity concentration can be easily controlled, and the impurity concentration can be made uniform.
  • the contact portion 35 and the cap layer 45 are provided between the photoelectric conversion layer 23 and the protective film 46.
  • the cap layer 45 is provided in common to all the pixels 3, for example.
  • the contact portion 35 is provided for each pixel 3 so as to be separated from each other.
  • the contact portion 35 is repeatedly arranged via the cap layer 45 in each of the X direction and the Y direction.
  • the cap layer 45 is provided between the contact portions 35 adjacent to each other and surrounds the contact portion 35 of each pixel 3.
  • the side surface (end face) of the contact portion 35 is covered with the cap layer 45. Therefore, contact between the contact portion 35 and the protective film 46 can be avoided, and the outflow of dark current can be suppressed.
  • the cap layer 45 and the contact portion 35 are pn-junctioned on each side surface. That is, a pn interface is formed between the cap layer 45 and the contact portion 35, and the adjacent contact portions 35 are electrically separated by this pn interface (pn junction).
  • the contact portion 35 and the cap layer 45 are formed by different epitaxial growth. Therefore, a step is formed between the contact portion 35 and the cap layer 45.
  • the cap layer 45 protrudes from the contact portion 35 on the side opposite to the photoelectric conversion layer 23 side. In other words, the cap layer 45 is formed to be thicker than the contact portion 35. In other words, the cap layer 45 is formed on the side opposite to the photoelectric conversion layer 23 side one step higher than the contact portion 35.
  • the first main electrode 47 is individually connected to each contact portion 35 through a connection hole 46a provided in the protective film 46.
  • the contact portion 35 is also arranged in the optical black region 2A 2 .
  • the contact unit 35 is for reading out the signal charge generated (photoelectric conversion) by the photoelectric conversion layer 23 for each pixel 3.
  • the first main electrode 47 is an electrode (anode) to which a voltage for reading a signal charge (hole or electron) generated by the photoelectric conversion layer 23 is supplied, and is provided for each pixel 3 in the pixel region 2A. There is. In this first embodiment, since the contact portion 35 is formed of n type, the electrons generated by the photoelectric conversion layer 23 are read out as signal charges.
  • the first main electrode 47 is provided for each pixel 3.
  • the first main electrode 47 is, for example, titanium (Ti), tungsten (W), titanium nitride (TiN), platinum (Pt), gold (Au), germanium (Ge), palladium (Pd), zinc (Zn), and the like. It is composed of a simple substance of any one of nickel (Ni) and aluminum (Al), or an alloy containing at least one of them.
  • the first main electrode 47 may be a single-layer film of such a constituent material, or may be a laminated film in which two or more kinds are combined.
  • the first main electrode 47 is made of a laminated film of titanium and tungsten, and has a film thickness of about several tens of nm to several hundreds of nm.
  • a second main electrode 62 is provided between the second surface S2 of the first semiconductor layer 21 and the protective film 65.
  • the second main electrode 62 is electrically and mechanically connected to the contact layer 22 of the first semiconductor layer 21 through an opening 61a (see FIG. 4) provided in the insulating layer 61.
  • the second main electrode 62 is covered with a protective film 65 and is terminated at the outer peripheral end of the first semiconductor layer 21.
  • the contact layer 22 is a region in which the signal charge discharged from the second main electrode 62 moves.
  • the second main electrode 62 is provided in contact with the contact layer 22 on the light incident surface side of the contact layer 22, for example, as a common electrode for each pixel 3.
  • the second main electrode 62 is an electrode (cathode) for discharging a charge that is not used as a signal charge among the charges generated by the photoelectric conversion layer 23.
  • the contact portion 35 is formed of n type, and electrons are read out as signal charges from the first main electrode 47 connected to the contact portion 35, so that the contact portion 35 is positive through the second main electrode 62. The holes are drained.
  • the light receiving substrate portion 20 includes a photoelectric conversion element PD including a first main electrode 47, a contact portion 35, a first semiconductor layer 21 (contact layer 22, photoelectric conversion layer 23), and a second main electrode 62 for each pixel 3. It is provided in.
  • the second main electrode 62 is made of a conductive film capable of transmitting incident light such as infrared light.
  • ITO Indium Tin Oxide
  • ITOO In 2 O 3 -TIO 2
  • the second main electrode 62 may be provided in a grid pattern so as to partition the adjacent pixels 3, for example.
  • As the second main electrode 62 when provided in a grid pattern it is possible to use a conductive material having low light transmission.
  • a conductive film 64 is provided between the insulating layer 61, the second main electrode 62, and the protective film 65.
  • the conductive film 64 has a rectangular shape in a two-dimensional plane shape, and is provided over the pixel region 2A and the peripheral region 2B in a plan view.
  • the conductive film 64 is electrically and mechanically connected to the second main electrode 62 in the pixel region 2A.
  • the conductive film 64 is made of a conductive material having a light-shielding property, for example, a metal material containing tungsten (W), aluminum (Al), titanium (Ti), molybdenum (Mo), tantalum (Ta) or copper (Cu). Can be done.
  • the protective film 65 covers the second main electrode 62 from the side opposite to the first semiconductor layer 21 side (light incident surface side) of the second main electrode 62.
  • the protective film 65 for example, silicon nitride (Si 3 N 4 ) having light transmittance can be used.
  • the protective film 65 for example, aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 3 ) and the like can be used.
  • a light receiving side metal pad 49 embedded in the insulating layer 48 is individually electrically and mechanically connected to each first main electrode 47.
  • the light receiving side metal pad 49 is embedded in the insulating layer 48 with the joint surface exposed from the insulating layer 48.
  • the light receiving side metal pad 49 is provided for each pixel 3. That is, the photoelectric conversion element PD of each pixel 3 is electrically connected to the light receiving side metal pad 49 for each pixel 3.
  • the circuit board portion 50 is located on the semiconductor substrate 51 and the first surface side of the first surface and the second surface located on opposite sides of the semiconductor substrate 51.
  • the multilayer wiring layer 53 provided is provided.
  • the circuit board portion 50 includes an insulating layer 58 provided on the side of the multilayer wiring layer 53 opposite to the semiconductor substrate 51 side.
  • the semiconductor board 51 of the circuit board unit 50 is composed of, for example, a plurality of MOSFETs as field effect transistors constituting circuits such as the logic circuit 13 and the read circuit 15 described above. 4 and 5A show the gate electrode 52 of the amplification transistor AMP constituting the readout circuit 15.
  • the semiconductor substrate 51 for example, a single crystal silicon substrate can be used.
  • the multilayer wiring layer 53 of the circuit board portion 50 has, for example, a five-layer wiring structure in which wiring layers are laminated in five stages via an interlayer insulating film 54.
  • Wiring 55 is provided in each of the wiring layers of the first layer to the fourth layer counting from the semiconductor substrate 51 side.
  • the wiring 55 of each wiring layer is electrically connected to the wiring 55 of different wiring layers via a conductive plug (contact electrode, via electrode) embedded in the interlayer insulating film 54.
  • the wiring 55 of the first layer wiring layer is electrically connected to the MOSFET configured in the semiconductor substrate 51 via a conductive plug embedded in the interlayer insulating film 54.
  • 4 and 5A show, as an example, a configuration in which the wiring 55 of the wiring layer of the first layer is electrically connected to the gate electrode 52 of the amplification transistor AMP via a conductive plug.
  • An electrode pad 56 and a bonding pad 14 are provided on the fifth wiring layer counting from the semiconductor substrate 51 side.
  • the electrode pad 56 is electrically connected to the wiring 55 of the fourth layer via a conductive plug embedded in the interlayer insulating film 54.
  • the electrode pad 56 is provided for each pixel 3.
  • the wiring 55 of the wiring layers of the first layer to the fourth layer counting from the semiconductor substrate 51 side is composed of, for example, a copper (Cu) film or a Cu alloy film containing Cu as a main component.
  • the wiring 55 and the bonding pad 14 of the fifth wiring layer counting from the semiconductor substrate 51 side are, for example, barriers of a core film made of aluminum (Al) or an Al alloy containing Al as a main component from both sides in the thickness direction. It is composed of a composite film (multilayer structure) sandwiched between metal films. Prevents metal diffusion in the core membrane.
  • each wiring layer of the multilayer wiring layer 53 is provided over the pixel region 2A and the peripheral region 2B in a plan view.
  • the bonding pad 14 is arranged in the peripheral region 2B in a plan view.
  • Transistors constituting the logic circuit 13 and the readout circuit 15 are driven via the wiring and the bonding pad 14 of the multilayer wiring layer 53.
  • each electrode pad 56 is individually electrically connected with a circuit-side metal pad 59 embedded in the insulating layer 58 and penetrating the interlayer insulating film 54 of the uppermost layer of the multilayer wiring layer 53. Targeted and mechanically connected.
  • the circuit-side metal pad 59 is embedded in the insulating layer 58 with the joint surface exposed from the insulating layer 58.
  • the circuit-side metal pad 59 is provided for each pixel 3 in correspondence with the light-receiving side metal pad 49. That is, the circuit-side metal pad 59 is electrically connected to the readout circuit 15 for each pixel 3 via the electrode pad 56, the wiring 55, and the conductive plug of the multilayer wiring layer 53.
  • Each circuit-side metal pad 59 of the circuit board section 50 is individually electrically and mechanically bonded to each light-receiving side metal pad 49 of the light-receiving board section 20.
  • the insulating layer 58 of the circuit board portion 50 is joined to the insulating layer 48 of the light receiving substrate portion 20. That is, each photoelectric conversion element PD of the light receiving substrate unit 20 is electrically connected to each readout circuit 15 of the circuit board unit 50 individually for each pixel 3.
  • Each of the circuit-side metal pad 59 and the light-receiving side metal pad 49 is composed of, for example, a Cu film or a Cu alloy film containing Cu as a main component. That is, the circuit-side metal pad 59 and the light-receiving side metal pad 49 are electrically and mechanically connected by a Cu-Cu junction.
  • the conductive film 64 of the light receiving substrate portion 20 penetrates the interlayer insulating film 54 of the uppermost layer of the insulating layer 61, the insulating layer 48, and the multilayer wiring layer 53, and reaches the bonding pad 14. Through 63, it is electrically and mechanically connected to the bonding pad 14.
  • the semiconductor chip 2 further includes a bonding opening 67 that reaches the bonding pad 14 of the circuit board unit 50 from the light incident surface side of the light receiving substrate unit 20 and exposes the surface of the bonding pad 14. There is.
  • the bonding opening 67 is provided for each bonding pad 14.
  • the solid-state image sensor 1 semiconductor chip 2
  • a bonding wire is connected to the bonding pad 14 through a bonding opening 67.
  • FIG. 6A is a diagram showing a planar configuration of a semiconductor wafer
  • FIG. 6B is a diagram showing a configuration of a chip forming region by enlarging the region B of FIG. 6A
  • 7A to 7L are schematic cross-sectional views for explaining the manufacturing method of the solid-state image sensor 1.
  • the solid-state image sensor 1 is manufactured in the chip forming region 92 of the semiconductor wafer 90 shown in FIGS. 6A and 6B.
  • the chip forming region 92 is partitioned by a scribe line 91, and a plurality of chip forming regions 92 are arranged in a matrix.
  • FIG. 6B shows nine chip forming regions 92. Then, by individually individualizing the plurality of chip forming regions 92 along the scribe line 91, the semiconductor chip 2 equipped with the solid-state image pickup device 1 is formed. The individualization of the chip forming region 92 is performed after the solid-state image pickup device 1 is formed in each chip forming region 92 by performing the manufacturing process described below.
  • the scribe line 91 is not physically formed.
  • the method for manufacturing the solid-state image sensor 1 according to the first embodiment includes a step of forming the light receiving substrate portion 20 shown in FIG. 7J and a step of forming the circuit board portion 50 shown in FIG. 7K. Either one of the light receiving substrate portion 20 and the circuit board portion 50 may be formed first, or may be formed in the same progress. In this embodiment, the formation of the light receiving substrate portion 20 will be described first, but the order in which the light receiving substrate portion 20 and the circuit board portion 50 are formed is not limited to this embodiment.
  • the first semiconductor layer 21 and the second semiconductor layer 31 containing the compound semiconductor material are formed on the growth substrate 80 in this order.
  • the first semiconductor layer 21 includes, for example, a contact layer 22 made of p-type InP as a compound semiconductor layer, an i-type InGaAs layer 23a, and an i-type InP layer 23b on a growth substrate 80 made of InP.
  • the conversion layer 23 is formed by sequentially epitaxially growing in this order.
  • the thickness of the growth substrate 80 is, for example, several hundred ⁇ m, and the thickness of the photoelectric conversion layer 23 is, for example, several ⁇ m.
  • As the growth substrate 80 for example, a wafer having the same size as the semiconductor wafer 90 shown in FIG. 6A is used.
  • the surface on the growth substrate 80 side is the second surface (light incident surface) S2, and the surface opposite to the second surface 21y is the first surface S1.
  • Epitaxy can inherit the crystallinity of the lower layer to form an n-type, p-type, or i-type single crystal layer. Therefore, the contact layer 22, the InGaAs layer 23a, and the InP layer 23b are covalently bonded between the layers facing each other.
  • the second semiconductor layer 31 has, for example, an n-type InGaAs layer 32 as a compound semiconductor layer, an n-type InP layer 33, and an n-type InGaAs layer 34 on the first surface 21x of the first semiconductor layer 21. , Formed by sequentially epitaxially growing in this order.
  • the surface on the side of the first semiconductor layer 21 is the second surface (light incident surface), and the side opposite to the second surface is the first surface. ..
  • the InGaAs layer 32, the InP layer 33, and the InGaAs layer 34 are also covalently bonded between the layers facing each other.
  • the InGaAs layer 32 is formed by covalently bonding with the InP layer 23b of the first semiconductor layer 21. That is, the second semiconductor layer 31 is formed by covalently bonding with the first semiconductor layer 21.
  • the InGaAs layer 34 of the second semiconductor layer 31 functions as an etching stopper when etching the InP layer 42 of the third semiconductor layer 41, which will be described later.
  • the InGaAs layer 32 is formed with a film thickness of, for example, about 100 nm
  • the InP layer 33 is formed with a film thickness of, for example, about 50 nm
  • the InGaAs layer 34 is formed with a film thickness of, for example, about 50 nm.
  • a mask RM1 having a predetermined pattern is formed on the first surface of the second semiconductor layer 31 by a well-known lithography technique.
  • the mask RM1 is formed for each pixel 3.
  • the mask RM1 is used as an etching mask, and the second semiconductor layer 31 outside the mask RM1 is selectively removed by wet etching to form an island-shaped contact portion 35. That is, the second semiconductor layer 31 is patterned to form the island-shaped contact portion 35.
  • the island-shaped contact portion 35 is formed for each pixel 3.
  • the island-shaped contact portion 35 is a laminated body having a three-layer structure including an InGaAs layer 32, an InP layer 33, and an InGaAs layer 34.
  • a third semiconductor layer 41 covering the island-shaped contact portion 35 is formed on the first semiconductor layer 21.
  • the third semiconductor layer 41 is formed by, for example, epitaxially growing a p-type InP layer 42 and an n-type InGaAs layer 43 as compound semiconductor layers in this order.
  • the surface on the side of the first semiconductor layer 21 is the second surface (light incident surface), and the side opposite to the second surface is the first surface. ..
  • the InP layer 42 and the InGaAs layer 43 are also covalently bonded to each other.
  • the InP layer 42 is formed by covalently bonding with the InP layer 23b of the photoelectric conversion layer 23 and the InGaAs layer 34 of the contact portion 35. That is, the third semiconductor layer 41 is formed by covalently bonding with the photoelectric conversion layer 23 and the contact portion 35.
  • the InP layer 42 is formed so as to cover the side surface and the upper surface of the island-shaped contact portion 35.
  • the InP layer 42 is formed so that the film thickness on the outside of the contact portion 35, that is, the film thickness between two adjacent contact portions 35 is thicker than the film thickness of the contact portion 35.
  • the InP layer 42 is formed so that the film thickness between the contact portions 35 is, for example, about 500 nm
  • the InGaAs layer 43 is formed so that the film thickness is, for example, about 100 nm.
  • the p-type InP layer 42 has a pn junction with each n-type compound semiconductor layer (InGaAs layer 32, InP layer 33, InGaAs layer 34) of the contact portion 35 on the side surface of the contact portion 35. It is formed. Further, in this step, the third semiconductor layer 41 is formed so as to project from the contact portion 35 on the side opposite to the photoelectric conversion layer 23 side. In other words, the third semiconductor layer 41 is formed to be thicker than the contact portion 35. In other words, the third semiconductor layer 41 is formed on the side opposite to the photoelectric conversion layer 23 side, one step higher than the contact portion 35.
  • a mask RM2 having a predetermined pattern is formed on the first surface of the third semiconductor layer 41 by a well-known lithography technique.
  • the mask RM2 is formed in a pattern in which a region that does not overlap with the contact portion 35 in a plan view is opened.
  • the mask RM2 is used as an etching mask, and as shown in FIG. 7E, the InGaAs layer 43 of the third semiconductor layer 41 outside the mask RM2 is selectively removed by wet etching to remove the outer third semiconductor layer 43 of the mask RM2. 3
  • the InP layer 42 of the semiconductor layer 41 is exposed. That is, the InGaAs layer 43 of the third semiconductor layer 41 is patterned to expose the InP layer 42 of the third semiconductor layer 41 outside the mask RM2.
  • Wet etching of the InGaAs layer 43 is performed under conditions where a selective ratio can be obtained with respect to the InP layer 42.
  • the mask RM2 is used as an etching mask, and as shown in FIG. 7F, the InP layer 42 of the third semiconductor layer 41 outside the mask RM2 is selectively removed by wet etching to remove the InP layer 42 and the InGaAs layer.
  • the cap layer 45 having a two-layer structure including the above is formed. That is, the InGaAs layer 43 and the InP layer 42 of the third semiconductor layer 41 are sequentially patterned to form the cap layer 45 having a two-layer structure.
  • Wet etching of the InP layer 42 is performed until the InGaAs layer 34 of the contact portion 35 is exposed under the condition that a selective ratio can be obtained with respect to the lower InGaAs layer 34.
  • the InGaAs layer 34 of the contact portion 35 functions as an etching stopper and prevents etching of the lower InP layer 33. Further, in this step, the cap layer 45 is formed so as to embed between the contact portions 35 adjacent to each other, and surrounds the periphery of each contact portion 35.
  • the InGaAs layer 43 of the cap layer 45 and the InGaAs layer 34 of the contact portion 35 are selectively removed by wet etching.
  • Wet etching of the InGaAs layers 43 and 34 is performed until the InP layer 33 of the contact portion 35 is exposed under the condition that a selective ratio can be obtained with respect to the InGaAs layers 43 and 34.
  • the cap layer 45 having a single layer structure including the InP layer 42 is formed, and the contact portion 35 having a two-layer structure (laminated structure) including the InP layer 33 and the InGaAs layer 32 is formed.
  • the contact portion 35 and the cap layer 45 are formed on the first surface side of the photoelectric conversion layer 23 (the first surface S1 side of the first semiconductor layer 21) adjacent to each other and with different epitaxial growth. That is, the contact portion 35 and the cap layer 45 are composed of epitaxial layers different from each other. Further, in this step, the contact portion 35 is surrounded by the cap layer 45 and is formed in contact with the cap layer 45 (by a covalent bond).
  • the contact portion 35 and the cap layer 45 are formed in contact with the photoelectric conversion layer 23 of the first semiconductor layer 21 (by a covalent bond). Further, the contact portion 35 and the cap layer 45 are formed by forming a pn junction on each side surface. Further, in this step, the cap layer 45 is formed so as to project from the contact portion 35 on the side opposite to the photoelectric conversion layer 23 side. In other words, the cap layer 45 is formed to be thicker than the contact portion 35. In other words, the cap layer 45 is formed on the side opposite to the photoelectric conversion layer 23 side one step higher than the cap layer 45.
  • the first semiconductor layer 21 is individualized into a plurality of chip portions corresponding to the chip forming region 92 shown in FIG. 6B.
  • the growth substrate 80 is not individualized.
  • each of the plurality of chip portions is formed with a chip size smaller than that of the chip forming region 92 shown in FIG. 6B. That is, on the growth substrate 80, the island-shaped first semiconductor layers 21 that are individualized corresponding to the chip forming region 92 shown in FIG. 6B are scattered.
  • the individualization of the first semiconductor layer 21 can be performed by using a well-known photolithography technique and dry etching technique.
  • a protective film 46 covering the contact portion 35 and the cap layer 45 is formed on the first semiconductor layer 21 as shown in FIG. 7H.
  • the protective film 46 is formed, for example, by forming a TEOS-based silicon oxide film by a CVD method.
  • the protective film 46 is also formed on the growth substrate 80 between the first semiconductor layers 21 scattered in an island shape. In this step, since the side surface (end surface) of the contact portion 35 is covered with the cap layer 45, contact between the side surface of the contact portion 35 and the protective film 46 can be avoided.
  • connection hole 46a is formed in the protective film 46 on the contact portion 35.
  • the connection hole 46a is formed for each contact portion 35.
  • a first main electrode 47 electrically and mechanically connected to the contact portion 35 is formed through the connection hole 46a of the protective film 46.
  • the first main electrode 47 is formed for each contact portion 35.
  • the first main electrode 47 is formed by forming an electrode film on the entire surface including the contact portion 35 and the protective film 46 in the connection hole 46a of the protective film 46, and then the electrode film is subjected to a well-known photolithography technique and etching technique. It can be formed by using and patterning into a predetermined shape.
  • an insulating layer 48 is formed on the entire surface of the first semiconductor layer 21 so as to cover the first main electrode 47 and the protective film 46, and then the insulation on the first main electrode 47 is formed.
  • a connection hole is formed in the layer 48, and then a light receiving side metal pad 49 electrically and mechanically connected to the first main electrode 47 is formed in the connection hole.
  • the light receiving side metal pad 49 has a conductive film formed on the entire surface including the first main electrode 47 in the connection hole of the insulating layer 48 and the insulating layer 48, and then the conductive film is formed in the connection hole of the insulating layer 48.
  • the insulating layer 48 is formed by forming an insulating material by embedding the island-shaped first semiconductor layer 21 and then flattening the insulating material by the CMP method.
  • the insulating layer 48 is formed so that the thickness of the portion located between the island-shaped first semiconductor layers 21 is thicker than the thickness of the portion overlapping the first semiconductor layer 21. That is, the insulating layer 48 covers the island-shaped first semiconductor layer 21 and embeds between the island-shaped first semiconductor layers 21.
  • the circuit board portion 50 shown in FIG. 7K is manufactured on the first surface side of the semiconductor board 51 with transistors constituting the logic circuit 13, active elements (AMP, SEL, TST) constituting the readout circuit 15, capacitive elements Cp, and the like. Has a step of forming. Further, the manufacture of the circuit board portion 50 includes a step of forming the multilayer wiring layer 53 on the first surface of the semiconductor substrate 51.
  • the multilayer wiring layer 53 includes an interlayer insulating film 54, a wiring 55, a conductive plug (contact electrode, via electrode), an electrode pad 56, a circuit-side metal pad 59, and the like.
  • the multilayer wiring layer 53 includes a conductive path 57 that electrically connects the circuit-side metal pad 59 and the readout circuit 15 via the wiring 55, the conductive plug, and the electrode pad 56.
  • a conductive path 57 that electrically connects the circuit-side metal pad 59 and the readout circuit 15 via the wiring 55, the conductive plug, and the electrode pad 56.
  • one end of the conductive path 57 is electrically connected to the circuit-side metal pad 59, and the other end is electrically connected to the gate electrode 52 of the amplification transistor included in the readout circuit 15.
  • the conductive path 57 is provided for each pixel 3.
  • the circuit board portion 50 and the light receiving substrate portion 20 are bonded together.
  • the bonding of the circuit board portion 50 and the light receiving substrate portion 20 is performed in a state where the circuit side metal pad 59 of the circuit board portion 50 and the light receiving side metal pad 49 of the light receiving substrate portion 20 face each other. This bonding may be performed by an adhesive or by plasma bonding.
  • the circuit-side metal pad 59 and the light-receiving side metal pad 49 are Cu-Cu bonded.
  • the readout circuit 15 of the circuit board unit 50 and the first main electrode 47 of the light receiving board unit 20 are electrically connected via the conductive path 57 and the light receiving side metal pad 49.
  • the growth substrate 80 is removed after the circuit board portion 50 and the light receiving substrate portion 20 are bonded together.
  • the growth substrate 80 can be removed by mechanical grinding, CMP, wet etching, dry etching or the like.
  • the contact layer (p-type InP layer) 22 on the second surface S2 side of the first semiconductor layer 21 is exposed.
  • the semiconductor wafer 90 including the first semiconductor layer 21 and the semiconductor substrate 51 is formed.
  • the insulating layer 61 is provided on the second surface S2 side of the first semiconductor layer 21 over the first semiconductor layer 21 and the insulating layer 48. After that, the insulating layer 61 on the first semiconductor layer 21 is formed with an opening 61a in which the second surface S2 of the first semiconductor layer 21 is exposed.
  • the second main electrode 62 is formed on the second surface S2 side of the first semiconductor layer 21.
  • the second main electrode 62 covers the entire surface including the second surface S2 of the first semiconductor layer 21 and the insulating layer 61, for example, ITO (Indium Tin Oxide) and ITOO (In).
  • a transparent conductive film such as 2O 3 -TIO 2
  • the transparent conductive film is turned into a predetermined shape to form a film.
  • the second main electrode 62 is electrically and mechanically connected to the contact layer (p-type InP layer) 22 of the first semiconductor layer 21 through the opening 61a of the insulating layer 61.
  • the light receiving substrate portion 20 includes a first main electrode 47, a contact portion 35, a first semiconductor layer 21 (contact layer 22, photoelectric conversion layer 23), and a second main electrode 62, and includes a readout circuit 15 and electricity.
  • the photoelectric conversion element PD connected to the lens 3 is formed for each pixel 3.
  • connection hole 63 is formed so as to penetrate the interlayer insulating film 54 and reach the bonding pad 14.
  • the first semiconductor layer 21 is electrically and mechanically connected to the second main electrode 62 on the second surface S2 side, and is connected to the bonding pad 14 through the connection hole 63. It forms an electrically and mechanically connected conductive film 64.
  • a protective film 65, a flattening film 66, a bonding opening 67, a color filter 68, and a microlens 69 are arranged in this order on the second surface S2 side of the first semiconductor layer 21. Form sequentially with.
  • a light receiving substrate portion 20 including an element PD, a conductive film 64, a protective film 65, a flattening film 66, a color filter 68, a microlens 69, and the like is formed.
  • the solid-state image sensor 1 including the light receiving substrate portion 20 and the circuit board portion 50 is almost completed.
  • the semiconductor wafer 90 shown in FIGS. 6A and 6B is almost completed.
  • a solid-state image sensor 1 is formed in each chip forming region 92 of the semiconductor wafer 90.
  • the semiconductor chip 2 equipped with the solid-state image pickup device 1 is formed by individually individualizing the plurality of chip forming regions 92 of the semiconductor wafer 90 along the scribe line 91.
  • the solid-state image sensor 1 according to the first embodiment is different from the cap layer 45 on the first surface side of the photoelectric conversion layer 23 (the first surface S1 side of the first semiconductor layer 21).
  • a contact portion 35 formed adjacent to the cap layer 45 by epitaxial growth is provided.
  • the contact portion 35 is formed while introducing (doping) impurities exhibiting a conductive type, so that the impurity concentration of the contact portion 35 is higher than that in the case where the impurities are diffused to form the contact portion as in the conventional case. It is easy to control and it is easy to make the impurity concentration uniform. Therefore, according to the solid-state image sensor 1 according to the first embodiment, it is possible to suppress variations in photoelectric conversion characteristics.
  • the contact portion 35 is formed by patterning the second semiconductor layer 31 formed by epitaxial growth by using a photolithography technique and an etching technique.
  • the photolithography technique and the etching technique can make the contact portion 35 finer than the contact portion formed by the diffusion of impurities.
  • the size of the photoelectric conversion element PD that is, the size of the pixel 3, is regulated by the size of the contact portion 35. Therefore, according to the solid-state image pickup device 1 according to the first embodiment, it is possible to suppress the variation in the photoelectric conversion characteristics and to miniaturize the photoelectric conversion element PD (pixel 3).
  • the contact portion cannot be made into an n-type.
  • Silicon (Si) is an impurity (n-type dopan) that exhibits n-type with respect to group III-V compound semiconductors, but since the diffusion coefficient is small, the desired impurity concentration cannot be obtained, and the n-type contact portion. Was difficult to form.
  • the contact portion 35 is formed while introducing an impurity exhibiting n-type. Therefore, for example, Si having a small diffusion coefficient is used as the impurity exhibiting n-type to form the n-type contact portion 35. Can be done.
  • the reading of the signal charge becomes a hole.
  • the hole mobility of In 0.53 Ga 0.47 As is about the same as that of silicon (Si) and is very low at about 400 cm 2 / Vs.
  • the reading of the signal charge is an electron (Electron).
  • the electron mobility of silicon (Si) is about 1350 cm 2 / Vs
  • the electron mobility of In 0.53 Ga 0.47 As is about 13000 cm 2 / Vs. That is, since the n-type contact portion 35 can be formed by epitaxial growth, the signal charge reading speed can be increased by using the n-type contact portion 35. Of course, in epitaxial growth, a p-shaped contact portion can also be formed.
  • the contact portion is formed by diffusion of impurities as in the conventional case, it is necessary to diffuse the impurities in the gas phase while heating. Therefore, due to the thermal history in the diffusion step, phosphorus (P) and arsenic (As) are released from the compound semiconductor including the photoelectric conversion layer and the cap layer, and the surface of the compound semiconductor is roughened. When the surface of the compound semiconductor is roughened, degas is generated at the interface between the compound semiconductor and the protective film covering the compound semiconductor, which may cause interface peeling. This interfacial delamination means a decrease in the yield of the solid-state image sensor.
  • the contact portion 35 is formed by epitaxial growth.
  • the thermal history in the impurity diffusion step is basically unnecessary. Therefore, according to the solid-state imaging device 1 of the first embodiment, phosphorus (P) and arsenic (As) are released from the compound semiconductor including the photoelectric conversion layer 23 and the cap layer 45, and the surface of the compound semiconductor is roughened. It is possible to suppress the resulting interfacial peeling (interfacial peeling between the compound semiconductor including the photoelectric conversion layer 23, the contact portion 35 and the cap layer 45 and the protective film 46 covering the compound semiconductor). As a result, according to the solid-state image sensor 1 of the first embodiment, it is possible to improve the yield and the productivity.
  • phosphorus (P) and arsenic (As) are released from the compound semiconductor including the photoelectric conversion layer 23 and the cap layer 45, and the surface of the compound semiconductor is roughened. It is possible to suppress the resulting interfacial peeling (interfacial peeling between the compound semiconductor including the photoelectric conversion layer 23, the contact portion 35 and the cap layer 45 and the protective film 46 covering the compound semiconductor).
  • the side surface (end surface) of the contact portion 35 is covered with the cap layer 45.
  • the cap layer 45 As a result, contact between the contact portion 35 and the protective film 46 can be avoided, and the outflow of dark current can be suppressed. Therefore, according to the solid-state image sensor 1 according to the first embodiment, it is possible to suppress variations in photoelectric conversion characteristics and suppress the outflow of dark current.
  • the contact portion 35 is formed on the second surface side of the photoelectric conversion layer 23 by epitaxial growth, and the contact portion 35 is contacted on the second surface side of the photoelectric conversion layer 23.
  • the cap layer 45 is formed adjacent to the contact portion 35 by an epitaxial growth different from the epitaxial growth of the portion 35. Therefore, according to the method for manufacturing the solid-state image sensor 1 according to the first embodiment, it is possible to manufacture the solid-state image sensor 1 in which variations in photoelectric conversion characteristics are suppressed.
  • the solid-state image sensor 1 provided with the color filter 68 has been described.
  • the present technology is not limited to the above-mentioned solid-state image sensor 1.
  • this technique can be applied to a solid-state image sensor that omits color fill.
  • the solid-state image pickup device 1 in which one readout circuit 15 is connected to one photoelectric conversion element PD has been described.
  • the present technique is not limited to the above-mentioned first embodiment.
  • this technique can be applied to a solid-state image pickup device in which one readout circuit 15 is shared by a plurality of photoelectric conversion elements PD.
  • the matrix-type solid-state image sensor 1 in which the pixels 3 are repeatedly arranged in each of the X direction and the Y direction has been described.
  • the present technique is not limited to the above-mentioned first embodiment.
  • this technique can be applied to a linear individual image pickup device (linear sensor) in which pixels 3 are stretched in the X direction and are repeatedly arranged at predetermined intervals in the Y direction.
  • the case where the contact portion 35 is configured in the n-type has been described, but this technique can also be applied to the case where the contact portion 35 is configured in the p-type. In this case, holes are read out as signal charges from the first main electrode 47 connected to the contact portion 35.
  • the first semiconductor layer 21 and the second semiconductor layer 31 containing the compound semiconductor material are formed on the growth substrate 80 in this order.
  • the first semiconductor layer 21 and the second semiconductor layer 31 are formed by the same method as in the above-described first embodiment.
  • the first semiconductor layer 21 has a contact layer 22 made of p-type InP, and a photoelectric conversion layer 23 including an i-type InGaAs layer 23a and an i-type InP layer 23b.
  • the second semiconductor layer 31 includes an n-type InGaAs layer 32, an n-type InP layer 33, and an n-type InGaAs layer 34.
  • a growth suppressing layer 39 made of, for example, a silicon nitride film is formed on the first surface side of the second semiconductor layer 31 by the CVD method.
  • the growth inhibitory layer 39 and the second semiconductor layer 31 are sequentially patterned in this order to form the island-shaped growth inhibitory layer 39 as shown in FIG. 8B, and the n-type InGaAs layer 32, An island-shaped contact portion 35 including an n-type InP layer 33 and an n-type InGaAs layer 34 is formed.
  • the island-shaped contact portion 35 is formed for each pixel 3.
  • the patterning of the growth suppressing layer 39 and the second semiconductor layer 31 is performed using a well-known lithography technique and etching technique.
  • the upper surface of the island-shaped contact portion 35 is covered with the island-shaped growth suppressing layer 39. Then, the surface of the first semiconductor layer 21 (the surface of the i-type InP layer 23b) between the two adjacent island-shaped contact portions 35 and the side surface of the island-shaped contact portion 35 are exposed.
  • a cap layer 45 made of a p-type InP layer 42 as a third semiconductor layer is formed by epitaxial growth between two contact portions 35 adjacent to each other.
  • the cap layer 45 is not formed on the upper surface of the contact portion 35, and the side surface of the contact portion 35 and the first photoelectric conversion layer 23 are formed. It is formed along the surface S1 of. That is, the cap layer 45 is formed so as to cover the side surface of the island-shaped contact portion 35. Further, in this step, the cap layer 45 is formed so as to embed between the contact portions 35 adjacent to each other, and surrounds the periphery of each contact portion 35. Further, in this step, the contact portion 35 and the cap layer 45 are formed by epitaxial growth different from each other. That is, the contact portion 35 and the cap layer 45 are composed of epitaxial layers different from each other.
  • the contact portion 35 is surrounded by the cap layer 45 and is formed in contact with the cap layer 45 (by a covalent bond). Further, the contact portion 35 and the cap layer 45 are formed in contact with the photoelectric conversion layer 23 of the first semiconductor layer 21 (by a covalent bond). Further, the contact portion 35 and the cap layer 45 are formed by forming a pn junction on each side surface.
  • a protective film 46 that covers the contact portion 35 and the cap layer 45 is formed on the first semiconductor layer 21.
  • the protective film 46 is formed, for example, by forming a TEOS-based silicon oxide film by a CVD method.
  • connection hole 46a is formed in the protective film 46 on the contact portion 35, and then, as shown in FIG. 8E, electrically with the contact portion 35 through the connection hole 46a of the protective film 46. It also forms a mechanically connected first main electrode 47.
  • the connection hole 46a and the first main electrode 47 are formed by the same method as in the first embodiment described above.
  • a photoelectric conversion element including a photoelectric conversion layer 23) and a second main electrode is formed for each pixel.
  • the contact portion 35 is formed by epitaxial growth on the second surface side of the photoelectric conversion layer 23, and the contact portion 35 is formed on the second surface side of the photoelectric conversion layer 23.
  • the cap layer 45 is formed adjacent to the contact portion 35 by epitaxial growth different from epitaxial growth. Therefore, according to the method for manufacturing a solid-state image sensor according to the second embodiment, a solid-state image sensor that suppresses variations in photoelectric conversion characteristics is manufactured in the same manner as the method for manufacturing the solid-state image sensor 1 according to the first embodiment described above. can do.
  • the electronic device 100 according to the third embodiment includes a solid-state image pickup device 101, an optical lens 102, a shutter device 103, a drive circuit 104, and a signal processing circuit 105.
  • the electronic device 100 of the fifth embodiment shows an embodiment in which the solid-state image sensor 1 according to the first embodiment of the present technology is used as an electronic device (for example, a camera) as the solid-state image sensor 101.
  • the optical lens 102 forms an image of image light (incident light 106) from the subject on the image pickup surface of the solid-state image pickup device 101.
  • the shutter device 103 controls a light irradiation period and a light blocking period for the solid-state image sensor 101.
  • the drive circuit 104 supplies a drive signal that controls the transfer operation of the solid-state image sensor 101 and the shutter operation of the shutter device 103.
  • the signal transfer of the solid-state image sensor 101 is performed by the drive signal (timing signal) supplied from the drive circuit 104.
  • the signal processing circuit 105 performs various signal processing on the signal (pixel signal) output from the solid-state imaging device 101.
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory or output to a monitor.
  • the electronic device 100 to which the solid-state image sensor 1 can be applied is not limited to the camera, but can also be applied to other electronic devices.
  • it may be applied to an image pickup device such as a camera module for mobile devices such as mobile phones and tablet terminals.
  • the solid-state image pickup device 101 the solid-state image pickup device 1 according to the above-mentioned first embodiment is used for the electronic device 100, but other configurations may be used.
  • the solid-state image sensor manufactured by the method for manufacturing the solid-state image sensor according to the second embodiment may be used for the electronic device 100.
  • the present technique may have the following configuration.
  • the contact portion is composed of a laminate containing a plurality of compound semiconductor layers having different compositions.
  • the solid-state image pickup device according to any one of (1) to (7) above, wherein the contact portion is repeatedly arranged via the cap layer in at least one direction.
  • a first main electrode provided on the light incident surface side of the photoelectric conversion layer and electrically connected to the contact portion
  • a second main electrode provided on the light incident surface side of the photoelectric conversion layer and electrically connected to the photoelectric conversion layer
  • the solid-state image pickup apparatus according to any one of (1) to (8) above.
  • the contact portion includes a first conductive type InGaAs layer.
  • the cap layer includes a second conductive type InP layer.
  • the solid-state image sensor according to any one of (1) to (9) above.
  • the first semiconductor substrate includes the photoelectric conversion layer, the contact layer, and the cap layer.
  • the first and second semiconductor substrates laminated in each thickness direction are provided.
  • the first semiconductor substrate is A photoelectric conversion layer that photoelectrically converts the light incident from the light incident surface side, A first conductive type contact portion and a second conductive type cap layer provided adjacent to each other on the light incident surface side of the photoelectric conversion layer and composed of different epitaxial layers are provided.
  • the second semiconductor substrate is A readout circuit electrically connected to the contact portion is provided.
  • Solid-state image sensor (15) It includes a solid-state image pickup device, an optical lens that forms an image of image light from a subject on the image pickup surface of the solid-state image pickup device, and a signal processing circuit that processes a signal output from the solid-state image pickup device.
  • the solid-state image sensor A photoelectric conversion layer that photoelectrically converts the light incident from the light incident surface side, A first conductive type contact portion and a second conductive type cap layer provided adjacent to each other on the side opposite to the incident surface side of the photoelectric conversion layer and formed by epitaxial growth different from each other. Equipped with electronic devices.
  • Solid-state imager Semiconductor chip 2A Pixel area 2A 1 Effective pixel area 2A 2 Optical black area 2B Peripheral area 3 Pixel 4 Vertical drive circuit 5 Column signal processing circuit 6 Horizontal drive circuit 7 Output circuit 8 Control circuit 10 Pixel drive line 11 Vertical Signal line 12 Horizontal signal line 13 Logic circuit 14 Bonding pad 15 Read circuit 20 Light receiving substrate (first semiconductor substrate) 21 First semiconductor layer 22 Contact layer (p-type InP layer) 23 Photoelectric conversion layer 23a InGaAs layer (i type) 23b InP layer (i type) 31 Second semiconductor layer 32 InGaAs layer (n type) 33 InP layer (n type) 34 InGaAs layer (n type) 35 Contact part 41 Third semiconductor layer 42 InP layer (p-type) 43 InGaAs layer (n type) 45 Cap layer 46 Protective film 47 1st main electrode 48 Insulation layer 49 Light receiving side metal pad 50 Circuit board part (2nd semiconductor substrate) 51 Semiconductor substrate 52 Gate electrode 53 Multilayer wiring layer 54 Interlayer insulation film 55 Wiring 56 Electrode pad 55 Electro

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Abstract

光電変換特性のバラツキを抑制する。固体撮像装置は、光入射面側から入射した光を光電変換する光電変換層と、上記光電変換層の上記光入射面側とは反対側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル成長により形成された第１導電型のコンタクト部及び第２導電型のキャップ層と、を備えている。

Description

固体撮像装置及び電子機器
　本技術（本開示に係る技術）は、固体撮像装置及び電子機器に関し、特に、化合物半導体層に光電変換素子が設けられた固体撮像装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　固体撮像装置として、光電変換層を化合物半導体で構成した固体撮像装置が知られている。特許文献１には、ＩｎＧａＡｓを含む光電変換層と、この光電変換層の光入射面側とは反対側に積層され、かつｎ型のＩｎＰからなるキャップ層と、このキャップ層の光電変換層側とは反対側から光電変換層に向かって延伸するｐ型の不純物拡散領域からなるコンタクト部と、を備えた固体撮像装置（半導体素子）が開示されている。そして、特許文献１には、光電変換層、キャップ層及びコンタクト部を備えた第１半導体基体（素子基板）と、光電変換層で光電変換された信号電荷を読み出す読出し回路を備えた第２半導体基体（読出し回路基板）と、を積層して、積層方向に素子密度を増大させた三次元構造についても開示されている。
ＷＯ２０１８／１９４０３０号公報
　ところで、従来の固体撮像装置では、キャップ層に不純物を拡散してコンタクト部を形成していた。しかしながら、不純物拡散は、コンタクト部の不純物濃度を均一に制御することが難しく、光電変換特性にバラツキが生じ易くなるため、信頼性の観点から改良の余地があった。特に、ｐ型のコンタクト部を形成する場合は、不純物としてＺｎ（亜鉛）を用いるが、このＺｎは拡散係数が高いため、コンタクト部の不純物濃度を均一に制御することが難しい。
　本技術の目的は、光電変換特性のバラツキを抑制することにある。
　本技術の一態様に係る固体撮像装置は、
　光入射面側から入射した光を光電変換する光電変換層と、
　上記光電変換層の上記光入射面側とは反対側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル成長により形成された第１導電型のコンタクト部及び第２導電型のキャップ層と、を備えている。
　本技術の他の態様に係る固体撮像装置は、
　各々の厚さ方向に積層された第１及び第２半導体基体を備え、
　上記第１半導体基体は、
　光入射面側から入射した光を光電変換する光電変換層と、
　上記光電変換層の上記光入射面側とは反対側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル層で構成された第１導電型のコンタクト部及び第２導電型のキャップ層と、を備え、
　上記第２半導体基体は、
　上記コンタクト部と電気的に接続された読出し回路を含む。
　本技術の他の態様に係る電子機器は、上記固体撮像装置を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を模式的に示す平面レイアウト図である。 図１ＡのII－II線に沿った断面構造の一構成例を模式的に示す断面図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る固体撮像装置に搭載された光電変換素子及び読出し回路の一構成例を示す等価回路図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を模式的に示す要部断面図である。 図４の一部を拡大した拡大断面図である。 図５Ａの一部を拡大した拡大断面図である。 半導体ウエハの平面構成を示す図である。 図６ＡのＢ領域を拡大してチップ形成領域の構成を示す図である。 本技術の第１実施形態に係る固体撮像装置の製造方法を模式的に示す工程断面図である。 図７Ａに続く工程断面図である。 図７Ｂに続く工程断面図である。 図７Ｃに続く工程断面図である。 図７Ｄに続く工程断面図である。 図７Ｅに続く工程断面図である。 図７Ｆに続く工程断面図である。 図７Ｇに続く工程断面図である。 図７Ｈに続く工程断面図である。 図７Ｉに続く工程断面図である。 図７Ｊに続く工程断面図である。 図７Ｋに続く工程断面図である。 図７Ｌに続く工程断面図である。 本技術の第２実施形態に係る固体撮像装置の製造方法を模式的に示す工程断面図である。 図８Ａに続く工程断面図である。 図８Ｂに続く工程断面図である。 図８Ｃに続く工程断面図である。 図８Ｄに続く工程断面図である。 本技術の第３実施形態に係る電子機器の概略構成を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する受光基板部２０及び回路基板部５０の積層方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１の全体構成について説明する。
　図１Ａに示すように、本技術の第１実施形態に係る固体撮像装置１は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１は、半導体チップ２に搭載されている。この固体撮像装置１は、図９に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１Ａ及び図１Ｂに示すように、固体撮像装置１が搭載された半導体チップ２は、二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして配置された周辺領域２Ｂとを備えている。
　画素領域２Ａは、例えば図９に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１Ａに示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　図１Ｂ及び図４に示すように、画素領域２Ａは、有効画素領域２Ａ１と、この有効画素領域２Ａ１を囲むようにして配置され、かつ光学的な基準黒レベルを出力するオプティカルブラック（Optical Ｂlack）領域２Ａ２とを含む。このオプティカルブラック領域２
Ａ２は、図４に示すように、遮光性を有する導電膜６４で覆われている。
　＜ロジック回路＞
　図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、例えば、電界効果トランジスタとして、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜光電変換素子及び読出し回路＞
　複数の画素の各々の画素３は、図３に示す光電変換素子ＰＤを有している。そして、各画素３の光電変換素子ＰＤには、図３に示すように、読出し回路１５が接続されている。
　光電変換素子ＰＤは、後で詳細に説明するが、図４に示すように、第１半導体層２１に構成されている。そして、光電変換素子ＰＤは、例えば、赤外領域の波長の光（赤外光）を受光量に応じた信号電荷に光電変換して保持する。光電変換素子ＰＤのカソード側には、所定のバイアス電圧Ｖａが印加される。
　図３に示すように、読出し回路１５は、光電変換素子ＰＤのアノード側に接続されている。読出し回路１５は、電荷蓄積部（電荷保持部）としての容量素子Ｃｐと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、を有している。これらのトランジスタ（ＲＳＴ，ＡＭＰ，ＳＥＬ）は、例えば、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴで構成されている。また、これらのトランジスタ（ＲＳＴ，ＡＭＰ，ＳＥＬ）は、窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　容量素子Ｃｐは、光電変換素子ＰＤで生成された信号電荷を蓄積する。容量素子Ｃｐは、例えば、ｐｎ接合容量、ＭＯＳ容量、及び配線容量の何れかによって構成されている。
　リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴのゲート電極にリセット信号が印加されてオン状態となると、容量素子Ｃｐに蓄積されている信号電荷を排出し、容量素子Ｃｐの電位をリセットする。
　増幅トランジスタＡＭＰは、容量素子Ｃｐの蓄積電位に応じた画素信号を出力する。具体的には、増幅トランジスタＡＭＰは、垂直信号線１１を介して接続されている定電流源としての負荷ＭＯＳとソースフォロワ回路とを構成している。ソースフォロワ回路は、容量素子Ｃｐに蓄積されている信号電荷に応じたレベルを示す画素信号を増幅トランジスタＡＭＰから選択トランジスタＳＥＬ及び垂直信号線１１を介してカラム信号処理回路５に出力する。
　選択トランジスタＳＥＬは、選択トランジスタＳＥＬのゲート電極に選択信号が印加されてオン状態となると、垂直信号線１１を介してカラム信号処理回路５に画素３の画素信号を出力する。選択信号が転送される信号線及びリセット信号が転送される信号線は、図２の画素駆動線１０に対応する。
　≪固体撮像装置の具体的な構成≫
　次に、固体撮像装置１の具体的な構成について、図１Ｂ、図４、図５Ａ及び図５Ｂを用いて説明する。なお、図５Ａ及び図５Ｂでは、図４に示す保護膜６５よりも上層の図示を省略している。
　図１Ｂ及び図４に示すように、半導体チップ２は、各々の厚さ方向（Ｚ方向）において、互いに向かい合って積層された第１半導体基体としての受光基板部２０及び第２半導体基体としての回路基板部５０を備えている。受光基板部２０には、上述の画素領域２Ａなどが構成されている。回路基板部５０には、上述のロジック回路１３、ボンディングパッド１４、読出し回路１５などが構成されている。
　＜受光基板部（第１半導体基体）＞
　図１Ｂ、及び図４に示すように、受光基板部２０は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する第１半導体層２１と、この第１半導体層２１の第１の面Ｓ１及び側面（端面）を覆う保護膜４６（図４参照）と、この保護膜４６を覆う絶縁層４８と、を備えている。また、受光基板部２０は、第１半導体層２１の第２の面Ｓ２側に設けられた絶縁層６１を更に備えている。
　絶縁層４８及び第１半導体層２１は、二次元平面形状が方形状になっている。そして、第１半導体層２１は、主に画素領域２Ａに設けられ、平面視での輪郭が絶縁層４８の輪郭よりも内側に位置している。一方、絶縁層４８は、平面視で画素領域２Ａ及び周辺領域２Ｂに亘って設けられ、第１半導体層２１の周囲に位置する部分の厚さが第１半導体層２１と重畳する部分の厚さより厚くなっている。絶縁層４８は、これに限定されないが、例えば、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（Ｓｉ３Ｎ４）膜、シリコンカーバイド（ＳｉＣ）膜などの絶縁性材料膜を含む多層構造になっている。
　絶縁層６１は、二次元平面形状が方形状になっている。そして、絶縁層６１は、平面視で画素領域２Ａ及び周辺領域２Ｂに亘って設けられ、第１半導体層２１の第２の面Ｓ２の周辺部で終端している。即ち、絶縁層６１は、平面視で第１半導体層２１と重畳する開口部６１ａ（図４参照）を有する。絶縁層６１としては、例えば酸化シリコン膜が用いられている。
　図４に示すように、保護膜４６は、平面視で画素領域２Ａ及び周辺領域２Ｂに亘って設けられている。そして、保護膜４６は、画素領域２Ａにおいて、第１半導体層２１と絶縁層４８との間に介在され、周辺領域２Ｂにおいて、絶縁層６１と絶縁層４８との間に介在されている。保護膜４６としては、例えばＴＥＯＳ（Tetra Eth oxy Silane）系の酸化シリコン膜が用いられている。
　図４に示すように、第１半導体層２１は、第１半導体層２１の厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面及び第２の面のうちの第２の面側から入射した光を光電変換する光電変換層２３と、この光電変換層２３の第２の面側に設けられたコンタクト層２２と、を備えている。
　ここで、第１半導体層２１の第１の面Ｓ１は光電変換層２３の第１の面と同一面となるので、第１半導体層２１の第１の面Ｓ１及び光電変換層２３の第１の面を共に主面又は素子形成面と呼ぶこともある。また、光電変換層２３で光電変換される光は光電変換層２３の第２の面側から入射する。そして、第１半導体層２１の第２の面Ｓ２は、光電変換層２３の第２の面側と同一側に位置する。したがって、第１半導体層２１の第２の面Ｓ２及び光電変換層２３の第２の面を共に裏面又は光入射面と呼ぶこともある。
　（保護膜、平坦化膜、カラーフィルタ、マイクロレンズ）
　図４に示すように、受光基板部２０は、第１半導体層２１の第２の面Ｓ２側（光入射面側）に、この第２の面Ｓ２側から順次積層された保護膜６５、平坦化膜６６、カラーフィルタ６８及びマイクロレンズ６９を更に備えている。平坦化膜６６は、第１半導体層２１の第２の面Ｓ２側（光入射面側）を平坦化する。マイクロレンズ６９は、第１半導体層２１（光電変換層２３）への入射光を集光する。カラーフィルタ６８は、第１半導体層２１（光電変換層２３）への入射光を色分離する。カラーフィルタ６８及びマイクロレンズ６９は、それぞれ画素３毎に設けられている。
　図４に示すように、保護膜６５及び平坦化膜６６は、平面視で画素領域２Ａ及び周辺領域２Ｂに亘って設けられている。そして、保護膜６５は、画素領域２Ａにおいて、第１半導体層２１と平坦化膜６６との間に介在され、周辺領域２Ｂにおいて、絶縁層６１と平坦化膜６６との間に介在されている。保護膜６５としては、例えば、窒化シリコン膜が用いられている。
　（コンタクト層、光電変換層、コンタクト部及びキャップ層）
　図４及び図５Ａに示すように、第１半導体層２１のコンタクト層２２及び光電変換層２３は、例えば、全ての画素３に共通して設けられている。コンタクト層２２は、例えば、ｐ型を呈する不純物を含む化合物半導体で構成されている。この第１実施形態において、コンタクト層２２は、例えば、ｐ型のＩｎＰ（インジウム燐）で構成されている。
　光電変換層２３は、所定の波長の光、この第１実施形態では赤外光を吸収して信号電荷を生成する。光電変換層２３は、ｉ型のIII－Ｖ族半導体などの化合物半導体で構成されている。この第１実施形態において、光電変換層２３は、コンタクト層２２側から順次積層されたｉ型のＩｎＧａＡｓ（インジウムガリウム砒素）層２３ａ及びｉ型のＩｎＰ層２３ｂを含む（図５Ａ参照）。
　図５Ａ及び図５Ｂに示すように、受光基板部２０は、光電変換層２３の光入射面側とは反対側（第１半導体層２１の第１の面Ｓ１側）に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル成長により形成されたｎ型（第１導電型）のコンタクト部３５及びｐ型（第２導電型）のキャップ層４５と、を備えている。換言すれば、受光基板部２０は、光電変換層２３の第１の面側に互いに隣り合って設けられ、かつ異なるエピタキシャル層で構成されたｎ型のコンタクト部３５及びｐ型のキャップ層４５と、を備えている。
　コンタクト部３５及びキャップ層４５の各々は、導電型を呈する不純物を含む化合物半導体で構成されている。この第１実施形態において、コンタクト部３５は、例えば、光電変換層２３側から順次積層された、ｎ型のＩｎＧａＡｓ層３２、及びｎ型のＩｎＰ層３３を含む。即ち、コンタクト部３５は、これに限定されないが、組成の異なる複数の化合物半導体層を含む積層体で構成されている。
　キャップ層４５は、例えば、ｐ型のＩｎＰ層４２で構成されている。即ち、キャップ層４５は、これに限定されないが、１つの化合物半導体層からなる単層体で構成されている。
　図５Ａ及び図５Ｂに示す、コンタクト層２２のｎ型のＩｎＰ層、光電変換層２３のｉ型のＩｎＧａＡｓ層２３ａ及びｉ型のＩｎＰ層２３ｂは、例えば成長基板上にエピタキシャル成長により順次形成された化合物半導体層（エピタキシャル層）である。エピタキシャル成長は、下層の結晶性を受け継いでｎ型又はｐ型、或いはｉ型の単結晶層を形成することができる。したがって、ｎ型のＩｎＰ層（コンタクト層２２）、ｉ型のＩｎＧａＡｓ層２３ａ及びｉ型のＩｎＰ層２３ｂは、互いに向かい合う層間で共有結合されている。
　また、図５Ａ及び図５Ｂに示す、コンタクト部３５のｎ型のＩｎＧａＡｓ層３２及びｎのＩｎＰ層３３は、光電変換層２３上にエピタキシャル成長により順次形成された化合物半導体層（エピタキシャル層）である。したがって、コンタクト部３５のｎ型のＩｎＧａＡｓ層３２及びｎのＩｎＰ層３３は、互いに向かい合う層間で共有結合されている。そして、ｎ型のＩｎＧａＡｓ層３２は、光電変換層２３のｉ型のＩｎＰ層２３ｂと共有結合されている。
　また、図５Ａ及び図５Ｂに示す、キャップ層４５のｐ型のＩｎＰ層４２は、光電変換層２３上にエピタキシャル成長により形成された化合物半導体層である。したがって、ｐ型のＩｎＰ層４２は、光電変換層２３のｉ型のＩｎＰ層２３ｂと共有結合されている。
　ここで、エピタキシャル成長は、導電型を呈する不純物を導入（ドーピング）しながらコンタクト部３５を形成するので、従来のように不純物を拡散してコンタクト部を形成する場合と比較して、コンタクト部３５の不純物濃度の制御が容易であり、不純物濃度の均一化を図ることができる。
　図４、図５Ａ及び図５Ｂに示すように、コンタクト部３５及びキャップ層４５は、光電変換層２３と保護膜４６との間に設けられている。キャップ層４５は、例えば、全ての画素３に共通して設けられている。コンタクト部３５は、互いに離間して画素３毎に設けられている。この第１実施形態では、コンタクト部３５は、Ｘ方向及びＹ方向のそれぞれの方向にキャップ層４５を介して繰り返し配置されている。そして、キャップ層４５は、互いに隣り合うコンタクト部３５の間に設けられ、各画素３のコンタクト部３５の周囲を囲んでいる。
　図５Ｂに示すように、コンタクト部３５の側面（端面）は、キャップ層４５で覆われている。このため、コンタクト部３５と保護膜４６との接触を回避することができ、暗電流の湧き出しを抑制することができる。
　キャップ層４５及びコンタクト部３５は、各々の側面でｐｎ接合をなしている。即ち、キャップ層４５とコンタクト部３５との間にｐｎ界面が形成され、このｐｎ界面（ｐｎ接合）により、隣り合うコンタクト部３５は電気的に分離されている。
　コンタクト部３５及びキャップ層４５は、上述したように、それぞれ異なるエピタキシャル成長により形成されている。したがって、コンタクト部３５とキャップ層４５とで段差が形成されている。キャップ層４５は、光電変換層２３側とは反対側にコンタクト部３５よりも突出している。換言すれば、キャップ層４５は、コンタクト部３５よりも厚さが厚く形成されている。更に換言すれば、キャップ層４５は、光電変換層２３側とは反対側にコンタクト部３５よりも一段高く形成されている。
　なお、キャップ層４５に、光電変換層２３を構成する化合物半導体材料のバンドギャップよりも大きなバンドギャップの化合物半導体材料を用いることにより、暗電流を抑制することも可能である。
　図４、図５Ａ及び図５Ｂに示すように、各コンタクト部３５には、保護膜４６に設けられた接続孔４６ａを通して第１主電極４７がそれぞれ個別に接続されている。コンタクト部３５は、オプティカルブラック領域２Ａ２にも配置されている。コンタクト部３５は、光電変換層２３で生成（光電変換）された信号電荷を画素３毎に読み出すためのものである。
　第１主電極４７は、光電変換層２３で生成された信号電荷（正孔又は電子）を読み出すための電圧が供給される電極（アノード）であり、画素領域２Ａにおいて画素３毎に設けられている。この第１実施形態では、コンタクト部３５がｎ型で構成されているため、光電変換層２３で生成された電子が信号電荷として読み出される。
　第１主電極４７は、画素３毎に設けられている。第１主電極４７は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、白金（Ｐｔ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、パラジウム（Ｐｄ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及びアルミニウム（Ａｌ）のうちの何れかの単体、又はそれらのうちの少なくとも１種を含む合金により構成されている。第１主電極４７は、このような構成材料の単層膜であってもよく、或いは、２種以上を組み合わせた積層膜であってもよい。例えば、第１主電極４７は、チタン及びタングステンの積層膜により構成され、数十ｎｍから数百ｎｍ程度の膜厚で構成されている。
　図４、図５Ａ及び図５Ｂに示すように、第１半導体層２１の第２の面Ｓ２と保護膜６５との間には、第２主電極６２が設けられている。第２主電極６２は、絶縁層６１に設けられた開口部６１ａ（図４参照）を通して第１半導体層２１のコンタクト層２２と電気的及び機械的に接続されている。第２主電極６２は、保護膜６５で覆われ、第１半導体層２１の外周の端部で終端している。コンタクト層２２は、第２主電極６２から排出される信号電荷が移動する領域である。
　第２主電極６２は、例えば各画素３の共通の電極として、コンタクト層２２の光入射面側にコンタクト層２２と接して設けられている。第２主電極６２は、光電変換層２３で生成された電荷のうち、信号電荷として用いられない電荷を排出するための電極（カソード）である。この第１実施形態では、コンタクト部３５がｎ型で構成されており、このコンタクト部３５に接続された第１主電極４７から電子が信号電荷として読み出されるため、この第２主電極６２を通じて正孔が排出される。即ち、受光基板部２０には、第１主電極４７、コンタクト部３５、第１半導体層２１（コンタクト層２２，光電変換層２３）及び第２主電極６２を含む光電変換素子ＰＤが画素３毎に設けられている。
　第２主電極６２は、例えば赤外光などの入射光の透過が可能な導電膜により構成されている。第２主電極６２としては、ＩＴＯ（Indium Tin Oxide）又はＩＴｉＯ（Ｉｎ２Ｏ３－ＴｉＯ２）などを用いることができる。第２主電極６２は、例えば、隣り合う画素３を仕切るように、格子状に設けてもよい。格子状に設けた場合の第２主電極６２としては、光透過性の低い導電材料を用いることが可能である。
　図４に示すように、絶縁層６１及び第２主電極６２と、保護膜６５と、の間には、導電膜６４が設けられている。導電膜６４は、例えば二次元平面形状が方形状になっており、平面視で画素領域２Ａ及び周辺領域２Ｂに亘って設けられている。そして、導電膜６４は、画素領域２Ａにおいて、第２主電極６２と電気的及び機械的に接続されている。導電膜６４は、遮光性を有する導電材料、例えばタングステン（Ｗ），アルミニウム（Ａｌ），チタン（Ｔｉ），モリブデン（Ｍｏ），タンタル（Ｔａ）または銅（Ｃｕ）を含む金属材料により構成することができる。
　保護膜６５は、第２主電極６２を第２主電極６２の第１半導体層２１側とは反対側（光入射面側）から覆っている。保護膜６５としては、例えば光透過性を有する窒化シリコン（Ｓｉ３Ｎ４）を用いることができる。また、保護膜６５としては、例えば、酸化アルミニウム（Ａｌ2Ｏ3），酸化シリコン（ＳｉＯ2）および酸化タンタル（Ｔａ2Ｏ3）等を用
いることもできる。
　図４、図５Ａ及び図５Ｂに示すように、各第１主電極４７には、絶縁層４８に埋め込まれた受光側メタルパッド４９がそれぞれ個別に電気的及び機械的に接続されている。受光側メタルパッド４９は、接合面が絶縁層４８から露出する状態で絶縁層４８に埋め込まれている。受光側メタルパッド４９は、画素３毎に設けられている。即ち、各画素３の光電変換素子ＰＤは、画素３毎に受光側メタルパッド４９と電気的に接続されている。
　＜回路基板部（第２半導体基体）＞
　図４及び図５Ａに示すように、回路基板部５０は、半導体基板５１と、この半導体基板５１の互いに反対側に位置する第１の面及び第２の面のうちの第１の面側に設けられた多層配線層５３と、を備えている。また、回路基板部５０は、多層配線層５３の半導体基板５１側とは反対側に設けられた絶縁層５８を備えている。
　回路基板部５０の半導体基板５１には、上述のロジック回路１３や、読出し回路１５などの回路を構成する電界効果トランジスタとして、例えば複数のＭＯＳＦＥＴが構成されている。図４及び図５Ａでは、読出し回路１５を構成する増幅トランジスタＡＭＰのゲート電極５２を図示している。半導体基板５１としては、例えば単結晶シリコン基板を用いることができる。
　回路基板部５０の多層配線層５３は、例えば、配線層が層間絶縁膜５４を介して５段に積層された５層配線構造になっている。半導体基板５１側から数えて第１層目から第４層目の配線層には、それぞれ配線５５が設けられている。この各配線層の配線５５は、層間絶縁膜５４に埋め込まれた導電プラグ（コンタクト電極，ビア電極）を介して、異なる配線層の配線５５と電気的に接続されている。そして、第１層目の配線層の配線５５は、層間絶縁膜５４に埋め込まれた導電プラグを介して、半導体基板５１に構成されたＭＯＳＦＥＴと電気的に接続されている。図４及び図５Ａでは、第１層目の配線層の配線５５が導電プラグを介して、増幅トランジスタＡＭＰのゲート電極５２と電気的に接続された構成を一例として示している。
　半導体基板５１側から数えて第５層目の配線層には、電極パッド５６及びボンディングパッド１４が設けられている。この電極パッド５６は、層間絶縁膜５４に埋め込まれた導電プラグを介して、第４層目の配線５５と電気的に接続されている。電極パッド５６は、画素３毎に設けられている。
　半導体基板５１側から数えて第１層目から第４層目の配線層の配線５５は、例えば、銅（Ｃｕ）膜又はＣｕを主成分とするＣｕ合金膜で構成されている。半導体基板５１側から数えて第５層目の配線層の配線５５及びボンディングパッド１４は、例えば、アルミニウム（Ａｌ）又はＡｌを主成分とするＡｌ合金からなるコア膜を厚さ方向の両側からバリアメタル膜で挟んだ複合膜（多層構造）で構成されている。コア膜における金属の拡散を防止する。
　多層配線層５３の各配線層は、詳細に図示していないが、平面視で画素領域２Ａ及び周辺領域２Ｂに亘って設けられている。そして、ボンディングパッド１４は、平面視で周辺領域２Ｂに配置されている。この多層配線層５３の各配線及びボンディングパッド１４を介して、ロジック回路１３や読出し回路１５を構成するトランジスタが駆動される。
　図４及び図５Ａに示すように、各電極パッド５６には、絶縁層５８に埋め込まれ、かつ多層配線層５３の最上層の層間絶縁膜５４を貫通する回路側メタルパッド５９がそれぞれ個別に電気的及び機械的に接続されている。回路側メタルパッド５９は、接合面が絶縁層５８から露出する状態で絶縁層５８に埋め込まれている。回路側メタルパッド５９は、受光側メタルパッド４９と対応して画素３毎に設けられている。即ち、回路側メタルパッド５９は、画素３毎に、多層配線層５３の電極パッド５６、配線５５及び導電プラグを介して読出し回路１５と電気的に接続されている。
　回路基板部５０の各回路側メタルパッド５９は、受光基板部２０の各受光側メタルパッド４９と、それぞれ個別に電気的及び機械的に接合されている。そして、回路基板部５０の絶縁層５８は受光基板部２０の絶縁層４８と接合されている。即ち、受光基板部２０の各光電変換素子ＰＤは、画素３毎に、回路基板部５０の各読出し回路１５とそれぞれ個別に電気的に接続されている。
　回路側メタルパッド５９及び受光側メタルパッド４９の各々は、例えばＣｕ膜又はＣｕを主成分とするＣｕ合金膜で構成されている。即ち、回路側メタルパッド５９及び受光側メタルパッド４９は、Ｃｕ－Ｃｕ接合で電気的及び機械的に接続されている。
　図４に示すように、受光基板部２０の導電膜６４は、絶縁層６１、絶縁層４８、及び多層配線層５３の最上層の層間絶縁膜５４を貫通し、ボンディングパッド１４に到達する接続孔６３を通して、ボンディングパッド１４と電気的及び機械的に接続されている。
　図４に示すように、半導体チップ２は、受光基板部２０の光入射面側から回路基板部５０のボンディングパッド１４に到達してボンディングパッド１４の表面を露出するボンディング開口部６７を更に備えている。ボンディング開口部６７は、ボンディングパッド１４毎に設けられている。ボンディングパッド１４には、固体撮像装置１（半導体チップ２）を電子機器に組み込む際、ボンディング開口部６７を通して、ボンディングワイヤが接続される。
　≪固体撮像装置の製造方法≫
　次に、この実施形態に係る固体撮像装置１の製造方法について、図６Ａ及び図６Ｂ、並びに図７Ａから図７Ｌを用いて説明する。
　図６Ａは、半導体ウエハの平面構成を示す図であり、図６Ｂは、図６ＡのＢ領域を拡大してチップ形成領域の構成を示す図である。
　また、図７Ａから図７Ｌは、固体撮像装置１の製造方法を説明するための模式的断面図である。
　ここで、固体撮像装置１は、図６Ａ及び図６Ｂに示す半導体ウエハ９０のチップ形成領域９２に製作される。チップ形成領域９２は、スクライブライン９１で区画され、行列状に複数配置されている。図６Ｂでは、９個のチップ形成領域９２を示している。そして、この複数のチップ形成領域９２をスクライブライン９１に沿って個々に個片化することにより、固体撮像装置１を搭載した半導体チップ２が形成される。チップ形成領域９２の個片化は、以下に説明する製造工程を施して各チップ形成領域９２に固体撮像装置１を形成した後に行われる。
　なお、スクライブライン９１は物理的に形成されているものではない。
　この第１実施形態に係る固体撮像装置１の製造方法は、図７Ｊに示す受光基板部２０を形成する工程と、図７Ｋに示す回路基板部５０を形成する工程とを含む。受光基板部２０及び回路基板部５０は、何れか一方を先に形成してもよく、また、同一進行で形成してもよい。この実施形態では、先に受光基板部２０の形成について説明するが、受光基板部２０及び回路基板部５０を形成する順番は、この実施形態に限定されない。
　まず、図７Ａに示すように、成長基板８０上に化合物半導体材料を含む第１半導体層２１及び第２半導体層３１をこの順で形成する。
　第１半導体層２１は、例えば、ＩｎＰからなる成長基板８０上に、化合物半導体層としてのｐ型のＩｎＰからなるコンタクト層２２と、ｉ型のＩｎＧａＡｓ層２３ａ及びｉ型のＩｎＰ層２３ｂを含む光電変換層２３とを、この順で順次エピタキシャル成長させて形成する。成長基板８０の厚さは、例えば数百μｍであり、光電変換層２３の厚さは、例えば、数μｍである。成長基板８０としては、例えば、図６Ａに示す半導体ウエハ９０と同等の大きさのものを用いる。第１半導体層２１は、成長基板８０側の面が第２の面（光入射面）Ｓ２となり、この第２の面２１ｙとは反対側の面が第１の面Ｓ１となる。
　エピタキシャル成長は、下層の結晶性を受け継いでｎ型又はｐ型、若しくはｉ型の単結晶層を形成することができる。したがって、コンタクト層２２、ＩｎＧａＡｓ層２３ａ及びＩｎＰ層２３ｂは、互いに向かい合う層間で共有結合されて形成される。
　第２半導体層３１は、例えば、第１半導体層２１の第１の面２１ｘ上に、化合物半導体層としてのｎ型のＩｎＧａＡｓ層３２、ｎ型のＩｎＰ層３３、及びｎ型のＩｎＧａＡｓ層３４を、この順で順次エピタキシャル成長させて形成する。第２半導体層３１は、詳細に図示していないが、第１半導体層２１側の面が第２の面（光入射面）となり、この第２の面とは反対側が第１の面となる。
　ＩｎＧａＡｓ層３２、ＩｎＰ層３３、及びＩｎＧａＡｓ層３４も互いに向かい合う層間で共有結合されて形成される。そして、ＩｎＧａＡｓ層３２は、第１半導体層２１のＩｎＰ層２３ｂと共有結合して形成される。即ち、第２半導体層３１は、第１半導体層２１と共有結合して形成される。第２半導体層３１のＩｎＧａＡｓ層３４は、後述する第３半導体層４１のＩｎＰ層４２をエッチングする時のエッチングストッパとして機能する。
　ＩｎＧａＡｓ層３２は例えば１００ｎｍ程度の膜厚で形成し、ＩｎＰ層３３は例えば５０ｎｍ程度の膜厚で形成し、ＩｎＧａＡｓ層３４は例えば５０ｎｍ程度の膜厚で形成する。
　次に、図７Ｂに示すように、第２半導体層３１の第１の面上に、所定のパターンのマスクＲＭ１を周知のリソグラフィ技術で形成する。マスクＲＭ１は、画素３毎に形成する。
　次に、図７Ｃに示すように、マスクＲＭ１をエッチングマスクとして使用し、マスクＲＭ１の外側の第２半導体層３１をウエットエッチングにより選択的に除去して、島状のコンタクト部３５を形成する。即ち、第２半導体層３１をパターンニングして島状のコンタクト部３５を形成する。島状のコンタクト部３５は、画素３毎に形成される。
　この工程において、島状のコンタクト部３５は、ＩｎＧａＡｓ層３２、ＩｎＰ層３３、及びＩｎＧａＡｓ層３４含む３層構造の積層体である。
　次にマスクＲＭ１を除去した後、図７Ｄに示すように、第１半導体層２１上に、島状のコンタクト部３５を覆う第３半導体層４１を形成する。第３半導体層４１は、例えば、化合物半導体層としてのｐ型のＩｎＰ層４２及びｎ型のＩｎＧａＡｓ層４３を、この順で順次エピタキシャル成長させて形成する。第３半導体層４１は、詳細に図示していないが、第１半導体層２１側の面が第２の面（光入射面）となり、この第２の面とは反対側が第１の面となる。
　また、この工程において、ＩｎＰ層４２及びＩｎＧａＡｓ層４３も互いに共有結合して形成される。そして、ＩｎＰ層４２は、光電変換層２３のＩｎＰ層２３ｂ及びコンタクト部３５のＩｎＧａＡｓ層３４と共有結合して形成される。即ち、第３半導体層４１は、光電変換層２３及びコンタクト部３５と共有結合して形成される。
　また、この工程において、ＩｎＰ層４２は、島状のコンタクト部３５の側面及び上面を覆うようにして形成される。そして、ＩｎＰ層４２は、コンタクト部３５の外側での膜厚、即ち隣り合う２つのコンタクト部３５の間での膜厚がコンタクト部３５の膜厚よりも厚く形成される。ＩｎＰ層４２は、コンタクト部３５間での膜厚が例えば５００ｎｍ程度となるように形成し、ＩｎＧａＡｓ層４３は例えば１００ｎｍ程度の膜厚で形成する。
　また、この工程において、ｐ型のＩｎＰ層４２は、コンタクト部３５の側面において、コンタクト部３５の各々のｎ型の化合物半導体層（ＩｎＧａＡｓ層３２，ＩｎＰ層３３，ＩｎＧａＡｓ層３４）とｐｎ接合をなして形成される。
　また、この工程において、第３半導体層４１は、光電変換層２３側とは反対側にコンタクト部３５よりも突出して形成される。換言すれば、第３半導体層４１は、コンタクト部３５よりも厚さが厚く形成される。更に換言すれば、第３半導体層４１は、光電変換層２３側とは反対側にコンタクト部３５よりも一段高く形成される。
　次に、図７Ｅを参照して説明すると、第３半導体層４１の第１の面上に、所定のパターンのマスクＲＭ２を周知のリソグラフィ技術で形成する。マスクＲＭ２は、平面視でコンタクト部３５と重畳しない領域が開口されたパターンで形成する。
　次に、マスクＲＭ２をエッチングマスクとして使用し、図７Ｅに示すように、マスクＲＭ２の外側の第３半導体層４１のＩｎＧａＡｓ層４３をウエットエッチングにより選択的に除去して、マスクＲＭ２の外側の第３半導体層４１のＩｎＰ層４２を露出させる。即ち、第３半導体層４１のＩｎＧａＡｓ層４３をパターンニングして、マスクＲＭ２の外側の第３半導体層４１のＩｎＰ層４２を露出させる。ＩｎＧａＡｓ層４３のウエットエッチングは、ＩｎＰ層４２に対して選択比が取れる条件で行う。
　次に、マスクＲＭ２をエッチングマスクとして使用し、図７Ｆに示すように、マスクＲＭ２の外側の第３半導体層４１のＩｎＰ層４２をウエットエッチングにより選択的に除去して、ＩｎＰ層４２及びＩｎＧａＡｓ層を含む２層構造のキャップ層４５を形成する。即ち、第３半導体層４１のＩｎＧａＡｓ層４３及びＩｎＰ層４２を順次パターンニングして２層構造のキャップ層４５を形成する。ＩｎＰ層４２のウエットエッチングは、下層のＩｎＧａＡｓ層３４に対して選択比が取れる条件でコンタクト部３５のＩｎＧａＡｓ層３４が露出するまで行う。
　この工程において、コンタクト部３５のＩｎＧａＡｓ層３４は、エッチングストッパとして機能し、下層のＩｎＰ層３３のエッチングを防止している。
　また、この工程において、キャップ層４５は、互いに隣り合うコンタクト部３５の間を埋め込むようにして形成され、各コンタクト部３５の周囲を囲む。
　次に、マスクＲＭ２を除去した後、図７Ｇに示すように、キャップ層４５のＩｎＧａＡｓ層４３及びコンタクト部３５のＩｎＧａＡｓ層３４をウエットエッチングにより選択的に除去する。ＩｎＧａＡｓ層４３及び３４のウエットエッチングは、ＩｎＧａＡｓ層４３及び３４に対して選択比が取れる条件でコンタクト部３５のＩｎＰ層３３が露出するまで行う。
　この工程において、ＩｎＰ層４２を含む単層構造のキャップ層４５が形成されると共に、ＩｎＰ層３３及びＩｎＧａＡｓ層３２を含む２層構造（積層構造）のコンタクト部３５が形成される。そして、コンタクト部３５及びキャップ層４５は、光電変換層２３の第１の面側（第１半導体層２１の第１の面Ｓ１側）に、互いに隣り合い、かつ互いに異なるエピタキシャル成長で形成される。即ち、コンタクト部３５及びキャップ層４５は、互いに異なるエピタキシャル層で構成される。
　また、この工程において、コンタクト部３５は、キャップ層４５で周囲を囲まれ、キャップ層４５と接して（共有結合で）形成される。また、コンタクト部３５及びキャップ層４５は、第１半導体層２１の光電変換層２３と接して（共有結合で）形成される。また、コンタクト部３５及びキャップ層４５は、各々の側面でｐｎ接合をなして形成される。
　また、この工程において、キャップ層４５は、光電変換層２３側とは反対側にコンタクト部３５よりも突出して形成される。換言すれば、キャップ層４５は、コンタクト部３５よりも厚みが厚く形成される。更に換言すれば、キャップ層４５は、光電変換層２３側とは反対側にキャップ層４５よりも一段高く形成される。
　次に、図示していないが、第１半導体層２１を図６Ｂに示すチップ形成領域９２に対応して複数のチップ部に個片化する。この個片化工程において、成長基板８０は、個片化しない。また、複数のチップ部の各々は、図６Ｂに示すチップ形成領域９２よりも小さいチップサイズで形成される。即ち、成長基板８０上には、図６Ｂに示すチップ形成領域９２に対応して個片化された島状の第１半導体層２１が点在する。第１半導体層２１の個片化は、周知のフォトリソグラフィ技術及びドライエッチング技術を用いて行うことができる。
　次に、第１半導体層２１を個片化した後、図７Ｈに示すように、第１半導体層２１上にコンタクト部３５及びキャップ層４５を覆う保護膜４６を形成する。保護膜４６は、例えばＴＥＯＳ系の酸化シリコン膜をＣＶＤ法により成膜することによって形成する。図７Ｈには図示していないが、保護膜４６は、島状に点在する第１半導体層２１の間の成長基板８０上にも形成される。
　この工程において、コンタクト部３５の側面（端面）はキャップ層４５で覆われているため、コンタクト部３５の側面と保護膜４６との接触を回避することができる。
　次に、図７Ｉを参照して説明すれば、コンタクト部３５上の保護膜４６に接続孔４６ａを形成する。この接続孔４６ａは、コンタクト部３５毎に形成する。
　次に、図７Ｉに示すように、保護膜４６の接続孔４６ａを通してコンタクト部３５と電気的にかつ機械的に接続された第１主電極４７を形成する。第１主電極４７は、コンタクト部３５毎に形成する。第１主電極４７は、保護膜４６の接続孔４６ａ内のコンタクト部３５上及び保護膜４６上を含む全面に電極膜を成膜した後、この電極膜を周知のフォトリソグラフィ技術及びエッチング技術を用いて所定の形状にパターンニングすることによって形成することができる。
　次に、図７Ｊに示すように、第１主電極４７及び保護膜４６を覆うようにして第１半導体層２１上の全面に絶縁層４８を形成し、その後、第１主電極４７上の絶縁層４８に接続孔を形成し、その後、この接続孔内に第１主電極４７と電気的及び機械的に接続された受光側メタルパッド４９を形成する。受光側メタルパッド４９は、絶縁層４８の接続孔内の第１主電極４７上及び絶縁層４８上を含む全面に導電膜を成膜した後、この導電膜が絶縁層４８の接続孔内に選択的に残存するように絶縁層４８上及び接続孔上の導電膜を例えばＣＭＰ法で除去することによって形成することができる。絶縁層４８は、図７Ｊには図示していないが、島状の第１半導体層２１を埋め込むようにして絶縁材を成膜した後、この絶縁材をＣＭＰ法により平坦化して形成する。絶縁層４８は、島状の第１半導体層２１の間に位置する部分の厚さが第１半導体層２１と重畳する部分の厚さより厚く形成される。即ち、絶縁層４８は、島状の第１半導体層２１を覆うと共に、島状の第１半導体層２１の間を埋め込む。
　この工程により、第１半導体層２１、コンタクト部３５、キャップ層４５、第１主電極４７、絶縁層４８、及び受光側メタルパッド４９を備えた受光基板部２０が形成される。
　次に、回路基板部５０の製造について、図７Ｋを参照して説明する。
　図７Ｋに示す回路基板部５０の製造は、半導体基板５１の第１の面側にロジック回路１３を構成するトランジスタ、読出し回路１５を構成する能動素子（ＡＭＰ，ＳＥＬ，ＴＳＴ）及び容量素子Ｃｐなどを形成する工程を有する。また、回路基板部５０の製造は、半導体基板５１の第１の面上に、多層配線層５３を形成する工程を有する。多層配線層５３は、層間絶縁膜５４、配線５５、導電プラグ（コンタクト電極，ビア電極）、電極パッド５６及び回路側メタルパッド５９などを含む。また、多層配線層５３は、配線５５、導電プラグ及び電極パッド５６を介して、回路側メタルパッド５９と、読出し回路１５とを電気的に接続する導電経路５７を含む。図７Ｋでは、導電経路５７は、一端側が回路側メタルパッド５９と電気的に接続され、他端側が読出し回路１５に含まれる増幅トランジスタのゲート電極５２と電気的に接続されている。この導電経路５７は、画素３毎に設けられている。
　次に、図７Ｌに示すように、回路基板部５０と受光基板部２０とを貼り合わせる。回路基板部５０と受光基板部２０との貼り合わせは、回路基板部５０の回路側メタルパッド５９と、受光基板部２０の受光側メタルパッド４９とが向かいう状態で行う。この貼り合わせは、接着材によって行ってもよく、プラズマ接合によって行ってもよい。
　この工程において、回路側メタルパッド５９と、受光側メタルパッド４９とがＣｕ－Ｃｕ接合される。そして、回路基板部５０の読出し回路１５と、受光基板部２０の第１主電極４７とが、導電経路５７及び受光側メタルパッド４９を介して電気的に接続される。
　次に、詳細に図示していないが、図７Ｍを参照して説明すると、回路基板部５０と受光基板部２０とを貼り合わせた後、成長基板８０を除去する。成長基板８０の除去は、機械研削、ＣＭＰ、ウエットエッチング又はドライエッチングなどにより行うことができる。この成長基板８０を除去することより、第１半導体層２１の第２の面Ｓ２側のコンタクト層（ｐ型のＩｎＰ層）２２が露出する。
　この工程により、第１半導体層２１と、半導体基板５１とを含む半導体ウエハ９０が形成される。
　次に、詳細に図示していないが、図４を参照して説明すると、第１半導体層２１の第２の面Ｓ２側に、第１半導体層２１及び絶縁層４８に亘って絶縁層６１を形成し、その後、第１半導体層２１上の絶縁層６１に第１半導体層２１の第２の面Ｓ２が露出する開口部６１ａを形成する。
　次に、図７Ｍに示すように、第１半導体層２１の第２の面Ｓ２側に第２主電極６２を形成する。第２主電極６２は、図４を参照して説明すると、第１半導体層２１の第２の面Ｓ２上及び絶縁層６１上を含む全面に、例えば、ＩＴＯ（Indium Tin Oxide）、ＩＴｉＯ（Ｉｎ２Ｏ３－ＴｉＯ２）などの透明導電膜をスパッタ法で成膜した後、この透明導電膜を所定の形状にはターンニングして形成する。第２主電極６２は、絶縁層６１の開口部６１ａを通して、第１半導体層２１のコンタクト層（ｐ型のＩｎＰ層）２２と電気的及び機械的に接続される。
　この工程により、受光基板部２０に、第１主電極４７、コンタクト部３５、第１半導体層２１（コンタクト層２２，光電変換層２３）及び第２主電極６２を含み、かつ読出し回路１５と電気的に接続された光電変換素子ＰＤが画素３毎に形成される。
　次に、詳細に図示していないが、図４を参照して説明すると、第１半導体層２１の外周囲の周辺領域２Ｂにおいて、絶縁層６１、絶縁層４８、及び多層配線層５３の最上層の層間絶縁膜５４を貫通し、ボンディングパッド１４に到達する接続孔６３を形成する。
　次に、図４を参照して説明すると、第１半導体層２１の第２の面Ｓ２側に、第２主電極６２と電気的及び機械的に接続され、かつ接続孔６３を通してボンディングパッド１４と電気的及び機械的に接続された導電膜６４を形成する。
　次に、図４を参照して説明すると、第１半導体層２１の第２の面Ｓ２側に、保護膜６５、平坦化膜６６、ボンディング開口部６７、カラーフィルタ６８及びマイクロレンズ６９をこの順で順次形成する。
　この工程により、第１半導体層２１、コンタクト部３５、キャップ層４５、保護膜４６、第１主電極４７、絶縁層４８、受光側メタルパッド４９、絶縁層６１、第２主電極６２、光電変換素子ＰＤ、導電膜６４、保護膜６５、平坦化膜６６、カラーフィルタ６８及びマイクロレンズ６９などを含む受光基板部２０が形成される。
　また、この工程により、受光基板部２０及び回路基板部５０を含む固体撮像装置１がほぼ完成する。
　また、この工程により、図６Ａ及び図６Ｂに示す半導体ウエハ９０がほぼ完成する。半導体ウエハ９０の各チップ形成領域９２には固体撮像装置１が形成されている。
　この後、半導体ウエハ９０の複数のチップ形成領域９２をスクライブライン９１に沿って個々に個片化することにより、固体撮像装置１を搭載した半導体チップ２が形成される。
　≪第１実施形態の効果≫
　次に、この第１実施形態の主な効果について説明する。
　この第１実施形態に係る固体撮像装置１は、上述したように、光電変換層２３の第１の面側（第１半導体層２１の第１の面Ｓ１側）に、キャップ層４５とは異なるエピタキシャル成長によりキャップ層４５と互いに隣り合って形成されたコンタクト部３５を備えている。エピタキシャル成長は、導電型を呈する不純物を導入（ドーピング）しながらコンタクト部３５を形成するので、従来のように不純物を拡散してコンタクト部を形成する場合と比較して、コンタクト部３５の不純物濃度の制御が容易であり、また、不純物濃度の均一化が容易である。したがって、この第１実施形態に係る固体撮像装置１によれば、光電変換特性のバラツキを抑制することができる。
　また、コンタクト部３５は、エピタキシャル成長により形成された第２半導体層３１を、フォトリソグラフィ技術及びエッチング技術を用いてパターンニングすることで形成される。フォトリソグラフィ技術やエッチング技術は、不純物拡散で形成されたコンタクト部と比較してコンタクト部３５を微細化できる。光電変換素子ＰＤの大きさ、即ち画素３の大きさは、コンタクト部３５の大きさに律則される。したがって、この第１実施形態に係る固体撮像装置１によれば、光電変換特性のバラツキを抑制することができると共に、光電変換素子ＰＤ（画素３）の微細化を図ることができる。
　また、化合物半導体に不純物拡散を行う場合、不純物として拡散係数が大きいＺｎを用いるのが一般的であり、III－Ｖ族の化合物半導体においてのＺｎはｐ型を呈する不純物
（ｐ型ドーパン）となるため、コンタクト部をｎ型化にできない。III－Ｖ族の化合物半
導体に対してｎ型を呈する不純物（ｎ型ドーパン）としてはシリコン（Ｓｉ）があるが、拡散係数が小さいため、所望の不純物濃度が得られず、ｎ型のコンタクト部の形成が困難であった。
　これに対し、エピタキシャル成長は、ｎ型を呈する不純物を導入しながらコンタクト部３５を成膜するので、ｎ型を呈する不純物として例えば拡散係数が小さいＳｉを用いてｎ型のコンタクト部３５を形成することができる。
　また、コンタクト部３５をｐ型で形成した場合、信号電荷の読み出しが正孔（Ｈole）となる。この場合、Ｉｎ０．５３Ｇａ０．４７Ａｓのホール移動度はシリコン（Ｓｉ）と同程度で約４００ｃｍ２／Ｖｓと非常に低い。
　これに対し、ｎ型のコンタクト部３５では、信号電荷の読出しが電子（Ｅlectron）となる。この場合、シリコン（Ｓｉ）での電子移動度は１３５０ｃｍ２／Ｖｓ程度、Ｉｎ０．５３Ｇａ０．４７Ａｓでの電子移動度は１３０００ｃｍ２／Ｖｓ程度となる。すなわち、エピタキシャル成長ではｎ型のコンタクト部３５を形成することができるので、このｎ型のコンタクト部３５を用いることにより、信号電荷の読出し速度の高速化を図ることができる。勿論、エピタキシャル成長では、ｐ型のコンタクト部も形成することができる。
　また、従来のように、不純物拡散でコンタクト部を形成する場合は、加熱しながら不純物を気相拡散させる必要がある。このため、拡散工程での熱履歴により、光電変換層及びキャップ層を含む化合物半導体から燐（Ｐ）や砒素（Ａｓ）が抜け出し、この化合物半導体の表面が荒れる。化合物半導体の表面が荒れると、化合物半導体と、この化合物半導体を覆う保護膜との界面でデガスが発生し、界面剥離の要因となり得る。この界面剥離は、固体撮像装置の歩留まりの低下を意味する。
　これに対し、この第１実施形態では、コンタクト部３５をエピタキシャル成長で形成している。エピタキシャル成長では、不純物拡散工程での熱履歴が基本的に不要である。したがって、この第１実施形態の固体撮像装置１によれば、光電変換層２３及びキャップ層４５を含む化合物半導体から燐（Ｐ）や砒素（Ａｓ）が抜け出し、この化合物半導体の表面が荒れる現象に起因して生じる界面剥離（光電変換層２３、コンタクト部３５及びキャップ層４５を含む化合物半導体と、この化合物半導体を覆う保護膜４６との界面剥離）を抑制することができる。これにより、この第１実施形態の固体撮像装置１によれば、歩留まりの向上や生産性の向上を図ることができる。
　また、この第１実施形態に係る固体撮像装置１は、コンタクト部３５の側面（端面）が、キャップ層４５で覆われている。これにより、コンタクト部３５と保護膜４６との接触を回避することができ、暗電流の湧き出しを抑制することができる。したがって、この第１実施形態に係る固体撮像装置１によれば、光電変換特性のバラツキを抑制することができると共に、暗電流の湧き出しを抑制することができる。
　また、この第１実施形態に係る固体撮像装置１の製造方法では、光電変換層２３の第２の面側にエピタキシャル成長によりコンタクト部３５を形成し、光電変換層２３の第２の面側にコンタクト部３５のエピタキシャル成長とは異なるエピタキシャル成長によりコンタクト部３５と互いに隣り合ってキャップ層４５を形成している。したがって、この第１実施形態の係る固体撮像装置１の製造方法によれば、光電変換特性のバラツキを抑制した固体撮像装置１を製造することができる。
　なお、上述の第１実施形態では、カラーフィルタ６８を備えた固体撮像装置１について説明した。しなしながら、本技術は、上述の固体撮像装置１に限定されない。例えば、本技術は、カラーフィルを省略した固体撮像装置にも適用することができる。
　また、上述の第１実施形態では、１つの光電変換素子ＰＤに１つの読出し回路１５が接続された固体撮像装置１について説明した。しかしながら、本技術は、上述の第１実施形態に限定されない。例えば、本技術は、複数の光電変換素子ＰＤで１つの読出し回路１５を共有した固体撮像装置にも適用することができる。
　また、上述の第１実施形態では、画素３がＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されたマトリックス型の固体撮像装置１について説明した。しかしながら、本技術は、上述の第１実施形態に限定されない。例えば、本技術は、画素３がＸ方向に延伸し、Ｙ方向に所定の間隔を置いて繰り返し配置されたリニア型の個体撮像装置（リニアセンサ）にも適用することができる。
　また、上述の第１実施形態では、コンタクト部３５をｎ型で構成した場合について説明したが、本技術は、コンタクト部３５をｐ型で構成する場合にも適用することができる。この場合、コンタクト部３５に接続された第１主電極４７から正孔が信号電荷として読み出される。
　〔第２実施形態〕
　この第２実施形態に係る固体撮像装置の製造方法について、図８Ａから図８Ｅを用いて説明する。この第２実施形態に係る固体撮像装置の製造方法の説明では、主に、光電変換層の第１の面側に形成されるコンタクト部及びキャップ層について説明する。
　まず、図８Ａに示すように、成長基板８０上に化合物半導体材料を含む第１半導体層２１及び第２半導体層３１をこの順で形成する。第１半導体層２１及び第２半導体層３１は、上述の第１実施形態と同様の方法で形成する。第１半導体層２１は、ｐ型のＩｎＰからなるコンタクト層２２と、ｉ型のＩｎＧａＡｓ層２３ａ及びｉ型のＩｎＰ層２３ｂを含む光電変換層２３と、を有する。第２半導体層３１は、ｎ型のＩｎＧａＡｓ層３２、ｎ型のＩｎＰ層３３、及びｎ型のＩｎＧａＡｓ層３４を含む。
　次に、図８Ａに示すように、第２半導体層３１の第１の面側に、例えば窒化シリコン膜からなる成長抑制層３９をＣＶＤ法で形成する。
　次に、成長抑制層３９及び第２半導体層３１をこの順で順次パターンニングして、図８Ｂに示すように、島状の成長抑制層３９を形成するとも共に、ｎ型のＩｎＧａＡｓ層３２、ｎ型のＩｎＰ層３３、及びｎ型のＩｎＧａＡｓ層３４を含む島状のコンタクト部３５を形成する。島状のコンタクト部３５は、画素３毎に形成される。成長抑制層３９及び第２半導体層３１のパターンニングは、周知のリソグラフィ技術及びエッチング技術を用いて行う。
　この工程において、島状のコンタクト部３５の上面は島状の成長抑制層３９で覆われている。そして、隣り合う２つの島状のコンタクト部３５の間の第１半導体層２１の表面（ｉ型のＩｎＰ層２３ｂの表面）、及び島状のコンタクト部３５の側面が露出する。
　次に、図８Ｃに示すように、互いに隣り合う２つのコンタクト部３５の間に、第３半導体層としてｐ型のＩｎＰ層４２からなるキャップ層４５をエピタキシャル成長によって形成する。
　この工程において、コンタクト部３５の上面は成長抑制層３９で覆われているため、キャップ層４５は、コンタクト部３５の上面には形成されず、コンタクト部３５の側面及び光電変換層２３の第１の面Ｓ１に沿って形成される。即ち、キャップ層４５は、島状のコンタクト部３５の側面を覆うようにして形成される。
　また、この工程において、キャップ層４５は、互いに隣り合うコンタクト部３５の間を埋め込むようにして形成され、各コンタクト部３５の周囲を囲む。
　また、この工程において、コンタクト部３５及びキャップ層４５は、互いに異なるエピタキシャル成長で形成される。即ち、コンタクト部３５及びキャップ層４５は、互いに異なるエピタキシャル層で構成される。
　また、この工程において、コンタクト部３５は、キャップ層４５で周囲を囲まれ、キャップ層４５と接して（共有結合で）形成される。また、コンタクト部３５及びキャップ層４５は、第１半導体層２１の光電変換層２３と接して（共有結合で）形成される。また、コンタクト部３５及びキャップ層４５は、各々の側面でｐｎ接合をなして形成される。
　次に、図８Ｄに示すように、第１半導体層２１上にコンタクト部３５及びキャップ層４５を覆う保護膜４６を形成する。保護膜４６は、例えばＴＥＯＳ系の酸化シリコン膜をＣＶＤ法により成膜することによって形成する。
　次に、図８Ｅに示すように、コンタクト部３５上の保護膜４６に接続孔４６ａを形成し、その後、図８Ｅに示すように、保護膜４６の接続孔４６ａを通してコンタクト部３５と電気的にかつ機械的に接続された第１主電極４７を形成する。接続孔４６ａ及び第１主電極４７は、上述の第１実施形態と同様の方法で形成する。
　この後、成長基板８０を除去し、第１半導体層２１の第２の面側に第２主電極を形成することにより、第１主電極４７、コンタクト部３５、第１半導体層２１（コンタクト層２２，光電変換層２３）及び第２主電極を含む光電変換素子が画素毎に形成される。
　この第２実施形態に係る固体撮像装置の製造方法では、光電変換層２３の第２の面側にエピタキシャル成長によりコンタクト部３５を形成し、光電変換層２３の第２の面側にコンタクト部３５のエピタキシャル成長とは異なるエピタキシャル成長によりコンタクト部３５と互いに隣り合ってキャップ層４５を形成している。したがって、この第２実施形態の係る固体撮像装置の製造方法によれば、上述の第１実施形態の固体撮像装置１の製造方法と同様に、光電変換特性のバラツキを抑制した固体撮像装置を製造することができる。
　〔第３実施形態：電子機器〕
　次に、本技術の第３実施形態に係る電子機器について、図９を用いて説明する。
　図９に示すように、第３実施形態に係る電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。第５実施形態の電子機器１００は、固体撮像装置１０１として、本技術の第１実施形態に係る固体撮像装置１を電子機器（例えば、カメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　なお、固体撮像装置１を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、第３実施形態では、固体撮像装置１０１として、上述の第１実施形態に係る固体撮像装置１を電子機器１００に用いる構成としたが、他の構成としてもよい。例えば、第２実施形態に係る固体撮像装置の製造方法で製造された固体撮像装置を電子機器１００に用いてもよい。
　なお、本技術は、以下のような構成としてもよい。
（１）
　光入射面側から入射した光を光電変換する光電変換層と、
　前記光電変換層の前記光入射面側とは反対側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル成長により形成された第１導電型のコンタクト部及び第２導電型のキャップ層と、
　を備えている固体撮像装置。
（２）
　前記コンタクト部の側面は、前記キャップ層で覆われている、上記（１）に記載の固体撮像装置。
（３）
　前記コンタクト部及び前記キャップ層は、各々の側面でｐｎ接合をなしている、上記（１）又は（２）に記載の固体撮像装置。
（４）
　前記キャップ層は、前記光電変換層側とは反対側に前記コンタクト部よりも突出している、上記（１）～（３）の何れかに記載の固体撮像装置。
（５）
　前記キャップ層は、前記コンタクト部よりも厚さが厚い、上記（１）～（３）の何れかに記載の固体撮像装置。
（６）
　前記キャップ層は、前記光電変換層側とは反対側に前記コンタクト部よりも一段高くなっている、上記（１）～（３）の何れかに記載の固体撮像装置。
（７）
　前記コンタクト部は、組成の異なる複数の化合物半導体層を含む積層体で構成され、
　前記キャップ層は、１つの化合物半導体層からなる単層体で構成されている、上記（１）～（６）の何れかに記載の固体撮像装置。
（８）
　前記コンタクト部は、少なくとも一方向に前記キャップ層を介して繰り返し配置されている、上記（１）～（７）の何れかに記載の固体撮像装置。
（９）
　前記光電変換層の前記光入射面側に設けられ、かつ前記コンタクト部と電気的に接続された第１主電極と、
　前記光電変換層の前記光入射面側に設けられ、かつ前記光電変換層と電気的に接続された第２主電極と、
　を更に備えている、上記（１）～（８）の何れかに記載の固体撮像装置。
（１０）
　前記コンタクト部は、第１導電型のＩｎＧａＡｓ層を含み、
　前記キャップ層は、第２導電型のＩｎＰ層を含む、
　上記（１）～（９）の何れかに記載の固体撮像装置。
（１１）
　各々の厚さ方向に積層された第１及び第２半導体基体を更に備え、
　前記第１半導体基体は、前記光電変換層、前記コンタクト層及び前記キャップ層を含み、
　前記第２半導体基体は、前記コンタクト部と電気的に接続された読出し回路を含む、上記（１）～（１０）の何れかに記載の固体撮像装置。
（１２）
　複数の画素が行列状に配置された画素領域を更に備え、
　前記コンタクト部は、前記画素毎に設けられている、上記（１）～（１１）の何れかに記載の固体撮像装置。
（１３）
　前記光電変換層の光入射面側に前記画素毎に設けられたマイクロレンズを更に備えている、上記（１２）に記載の固体撮像装置。
（１４）
　各々の厚さ方向に積層された第１及び第２半導体基体を備え、
　前記第１半導体基体は、
　光入射面側から入射した光を光電変換する光電変換層と、
　前記光電変換層の前記光入射面側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル層で構成された第１導電型のコンタクト部及び第２導電型のキャップ層と、を備え、
　前記第２半導体基体は、
　前記コンタクト部と電気的に接続された読出し回路を備えている、
　固体撮像装置。
（１５）
　固体撮像装置と、被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学レンズと、前記固体撮像装置から出力される信号に信号処理を行う信号処理回路と、を備え、
　前記固体撮像装置は、
　光入射面側から入射した光を光電変換する光電変換層と、
　前記光電変換層の前記入射面側とは反対側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル成長により形成された第１導電型のコンタクト部及び第２導電型のキャップ層と、
　を備えている、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１　固体撮像装置
　２　半導体チップ
　２Ａ　画素領域
　２Ａ１　有効画素領域
　２Ａ２　オプティカルブラック領域
　２Ｂ　周辺領域
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１１　垂直信号線
　１２　水平信号線
　１３　ロジック回路
　１４　ボンディングパッド
　１５　読出し回路
　２０　受光基板部（第１半導体基体）
　２１　第１半導体層
　２２　コンタクト層（ｐ型のＩｎＰ層）
　２３　光電変換層
　２３ａ　ＩｎＧａＡｓ層（ｉ型）
　２３ｂ　ＩｎＰ層（ｉ型）
　３１　第２半導体層
　３２　ＩｎＧａＡｓ層（ｎ型）
　３３　ＩｎＰ層（ｎ型）
　３４　ＩｎＧａＡｓ層（ｎ型）
　３５　コンタクト部
　４１　第３半導体層
　４２　ＩｎＰ層（ｐ型）
　４３　ＩｎＧａＡｓ層（ｎ型）
　４５　キャップ層
　４６　保護膜
　４７　第１主電極
　４８　絶縁層
　４９　受光側メタルパッド
　５０　回路基板部（第２半導体基体）
　５１　半導体基板
　５２　ゲート電極
　５３　多層配線層
　５４　層間絶縁膜
　５５　配線
　５６　電極パッド
　５８　絶縁層
　５９　回路側メタルパッド
　６１　絶縁層
　６１ａ　開口部
　６２　第２主電極
　６３　接続孔
　６４　導電膜
　６５　保護膜
　６６　平坦化膜
　６７　ボンディング開口部
　６８　カラーフィルタ
　６９　マイクロレンズ
　８０　成長基板
　９０　半導体ウエハ
　９１　スクライブライン（ダイシングライン）
　９２　チップ形成領域
　ＡＭＰ　増幅トランジスタ
　Ｃｐ　容量素子
　ＰＤ　光電変換素子
　ＲＳＴ　リセットトランジスタ
　ＳＥＬ　選択トランジスタ
　Ｓ１　第１の面
　Ｓ２　第２の面（光入射面）

Claims (15)

  1. 　光入射面側から入射した光を光電変換する光電変換層と、
    　前記光電変換層の前記光入射面側とは反対側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル成長により形成された第１導電型のコンタクト部及び第２導電型のキャップ層と、
    　を備えている固体撮像装置。
  2. 　前記コンタクト部の側面は、前記キャップ層で覆われている、請求項１に記載の固体撮像装置。
  3. 　前記コンタクト部及び前記キャップ層は、各々の側面でｐｎ接合をなしている、請求項１に記載の固体撮像装置。
  4. 　前記キャップ層は、前記光電変換層側とは反対側に前記コンタクト部よりも突出している、請求項１に記載の固体撮像装置。
  5. 　前記キャップ層は、前記コンタクト部よりも厚さが厚い、請求項１に記載の固体撮像装置。
  6. 　前記キャップ層は、前記光電変換層側とは反対側に前記コンタクト部よりも一段高くなっている、請求項１に記載の固体撮像装置。
  7. 　前記コンタクト部は、組成の異なる複数の化合物半導体層を含む積層体で構成され、
    　前記キャップ層は、１つの化合物半導体層からなる単層体で構成されている、
    　請求項１に記載の固体撮像装置。
  8. 　前記コンタクト部は、少なくとも一方向に前記キャップ層を介して繰り返し配置されている、請求項１に記載の固体撮像装置。
  9. 　前記光電変換層の前記光入射面側に設けられ、かつ前記コンタクト部と電気的に接続された第１主電極と、
    　前記光電変換層の前記光入射面側に設けられ、かつ前記光電変換層と電気的に接続された第２主電極と、
    　を更に備えている、請求項１に記載の固体撮像装置。
  10. 　前記コンタクト部は、第１導電型のＩｎＧａＡｓ層を含み、
    　前記キャップ層は、第２導電型のＩｎＰ層を含む、
    　請求項１に記載の固体撮像装置。
  11. 　各々の厚さ方向に積層された第１及び第２半導体基体を更に備え、
    　前記第１半導体基体は、前記光電変換層、前記コンタクト層及び前記キャップ層を含み、
    　前記第２半導体基体は、前記コンタクト部と電気的に接続された読出し回路を含む、
    　請求項１に記載の固体撮像装置。
  12. 　複数の画素が行列状に配置された画素領域を更に備え、
    　前記コンタクト部は、前記画素毎に設けられている、
    　請求項１に記載の固体撮像装置。
  13. 　前記光電変換層の光入射面側に前記画素毎に設けられたマイクロレンズを更に備えている、請求項１２に記載の固体撮像装置。
  14. 　各々の厚さ方向に積層された第１及び第２半導体基体を備え、
    　前記第１半導体基体は、
    　光入射面側から入射した光を光電変換する光電変換層と、
    　前記光電変換層の前記光入射面側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル層で構成された第１導電型のコンタクト部及び第２導電型のキャップ層と、を備え、
    　前記第２半導体基体は、
    　前記コンタクト部と電気的に接続された読出し回路を備えている、
    　固体撮像装置。
  15. 　固体撮像装置と、被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学レンズと、前記固体撮像装置から出力される信号に信号処理を行う信号処理回路と、を備え、
    　前記固体撮像装置は、
    　光入射面側から入射した光を光電変換する光電変換層と、
    　前記光電変換層の前記入射面側とは反対側に互いに隣り合って設けられ、かつ互いに異なるエピタキシャル成長により形成された第１導電型のコンタクト部及び第２導電型のキャップ層と、
    　を備えている、電子機器。
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