JPH05291605A - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JPH05291605A JPH05291605A JP4118382A JP11838292A JPH05291605A JP H05291605 A JPH05291605 A JP H05291605A JP 4118382 A JP4118382 A JP 4118382A JP 11838292 A JP11838292 A JP 11838292A JP H05291605 A JPH05291605 A JP H05291605A
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- mesa
- semiconductor
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Abstract
(57)【要約】
【目的】 リーク電流が極めて小さくなるとともに、リ
ーク電流値のバラツキも小さくなるメサ型の半導体受光
素子とその製造方法を提供する。 【構成】 Ｐ−ＩｎＰ基板１上にＰ−ＩｎＧａＡｓ層
２，ｎ- −ＩｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓層
４を順次エピタキシャル成長にて形成し、上記Ｐ−Ｉｎ
Ｐ基板１とこれら得られたエピタキシャル成長層２，３
及び４の所定部分をウエットエッチング等を用いて除去
して、メサ型の能動層（メサ部９）を形成した後、該メ
サ型の能動層の最上面にマスクを配設した状態でその側
壁面上にＰ−ＩｎＰ層７をエピタキシャル成長によって
形成し、この後、上記マスクを除去し、ｎ側電極５をｎ
−ＩｎＰ窓層４上に形成し、図示しないｐ側電極をＰ−
ＩｎＰ基板１の裏面側に形成する。
ーク電流値のバラツキも小さくなるメサ型の半導体受光
素子とその製造方法を提供する。 【構成】 Ｐ−ＩｎＰ基板１上にＰ−ＩｎＧａＡｓ層
２，ｎ- −ＩｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓層
４を順次エピタキシャル成長にて形成し、上記Ｐ−Ｉｎ
Ｐ基板１とこれら得られたエピタキシャル成長層２，３
及び４の所定部分をウエットエッチング等を用いて除去
して、メサ型の能動層（メサ部９）を形成した後、該メ
サ型の能動層の最上面にマスクを配設した状態でその側
壁面上にＰ−ＩｎＰ層７をエピタキシャル成長によって
形成し、この後、上記マスクを除去し、ｎ側電極５をｎ
−ＩｎＰ窓層４上に形成し、図示しないｐ側電極をＰ−
ＩｎＰ基板１の裏面側に形成する。
Description
【０００１】
【産業上の利用分野】この発明は光通信等の受光装置に
用いられる半導体受光素子に関し、特に、能動層がメサ
型に形成された半導体受光素子の素子構造の改良に関す
るものである。
用いられる半導体受光素子に関し、特に、能動層がメサ
型に形成された半導体受光素子の素子構造の改良に関す
るものである。
【０００２】
【従来の技術】図２は、従来のＩｎＧａＡｓ／ＩｎＰ系
のメサ型ＰＩＮフォトダイオード（以下、ＰＩＮＰＤと
称す）の構造を示す断面図であり、図において、３０は
メサ型ＰＩＮＰＤであり、該メサ型ＰＩＮＰＤ３０は、
Ｐ−ＩｎＰ基板１上にＰ−ＩｎＧａＡｓ層２，ｎ- −Ｉ
ｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓層４を順次エピ
タキシャル成長させ、これらＰ−ＩｎＰ基板１，Ｐ−Ｉ
ｎＧａＡｓ層２，ｎ- −ＩｎＧａＡｓ光吸収層３及びｎ
−ＩｎＰ窓層４の所定部分をウエットエッチング等によ
って除去してメサ部９を形成し、この後、該メサ部９の
側壁面を覆うようにＳｉＯ2 ，ＳｉＮ，ポリイミド等か
らなる絶縁膜６を配設し、ｎ側電極５をｎ−ＩｎＰ窓層
４上に、図示しないｐ側電極をＰ−ＩｎＰ基板１の裏面
にそれぞれ配設して構成される。
のメサ型ＰＩＮフォトダイオード（以下、ＰＩＮＰＤと
称す）の構造を示す断面図であり、図において、３０は
メサ型ＰＩＮＰＤであり、該メサ型ＰＩＮＰＤ３０は、
Ｐ−ＩｎＰ基板１上にＰ−ＩｎＧａＡｓ層２，ｎ- −Ｉ
ｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓層４を順次エピ
タキシャル成長させ、これらＰ−ＩｎＰ基板１，Ｐ−Ｉ
ｎＧａＡｓ層２，ｎ- −ＩｎＧａＡｓ光吸収層３及びｎ
−ＩｎＰ窓層４の所定部分をウエットエッチング等によ
って除去してメサ部９を形成し、この後、該メサ部９の
側壁面を覆うようにＳｉＯ2 ，ＳｉＮ，ポリイミド等か
らなる絶縁膜６を配設し、ｎ側電極５をｎ−ＩｎＰ窓層
４上に、図示しないｐ側電極をＰ−ＩｎＰ基板１の裏面
にそれぞれ配設して構成される。
【０００３】次に、動作について説明する。上記図２に
示したメサ型ＰＩＮＰＤでは、ｐ−ｎ接合がｐ−ＩｎＧ
ａＡｓ層２とｎ- −ＩｎＧａＡｓ層３の間に形成されて
おり、該ｐ−ｎ接合に該ｐ−ｎ接合の接合とは逆方向の
電圧、即ち、逆バイアスが印加され、この状態でｎ−Ｉ
ｎＰ窓層４表面から光が入射すると、Ｐ−ＩｎＧａＡｓ
層２，ｎ- −ＩｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓
層４内で電子及び正孔が発生し、これら電子と正孔がｎ
- −ＩｎＧａＡｓ光吸収層３内に形成された空乏領域に
移動することにより、光の強弱に比例した強さの逆方向
電流が流れるようになっている。そして、このメサ型Ｐ
ＩＮＰＤでは、能動層をＰＩＮ構造にすることより逆バ
イアスが印加されて形成されるｎ- −ＩｎＧａＡｓ光吸
収層３内の空乏領域を完全に空乏化させ、また、メサ構
造にすることによりｐ−ｎ接合の幅を小さくして接合容
量を低下させており、これらによって応答速度の高速化
が図られている。
示したメサ型ＰＩＮＰＤでは、ｐ−ｎ接合がｐ−ＩｎＧ
ａＡｓ層２とｎ- −ＩｎＧａＡｓ層３の間に形成されて
おり、該ｐ−ｎ接合に該ｐ−ｎ接合の接合とは逆方向の
電圧、即ち、逆バイアスが印加され、この状態でｎ−Ｉ
ｎＰ窓層４表面から光が入射すると、Ｐ−ＩｎＧａＡｓ
層２，ｎ- −ＩｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓
層４内で電子及び正孔が発生し、これら電子と正孔がｎ
- −ＩｎＧａＡｓ光吸収層３内に形成された空乏領域に
移動することにより、光の強弱に比例した強さの逆方向
電流が流れるようになっている。そして、このメサ型Ｐ
ＩＮＰＤでは、能動層をＰＩＮ構造にすることより逆バ
イアスが印加されて形成されるｎ- −ＩｎＧａＡｓ光吸
収層３内の空乏領域を完全に空乏化させ、また、メサ構
造にすることによりｐ−ｎ接合の幅を小さくして接合容
量を低下させており、これらによって応答速度の高速化
が図られている。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
メサ型の半導体受光素子では、エピタキシャル成長によ
り得られた能動層を構成する半導体層にウエットエッチ
ング等を施して、これをメサ型に成形しているため（メ
サ部９を形成しているため）、得られたメサ部９の側壁
面はエッチングを受けて結晶状態が劣化し、ｐ−ＩｎＧ
ａＡｓ層２とｎ-−ＩｎＧａＡｓ層３の界面に形成され
るｐ−ｎ接合がこのメサ部９の側壁面に露出すると、こ
の部分におけるリーク電流が増大するため、このリーク
電流を低減する目的と、この能動層を他の領域から分離
する目的のために該メサ部９の側壁面をＳｉＯ2 ，Ｓｉ
Ｎ，ポリイミド等からなる絶縁膜６で覆っている。しか
るに、このＳｉＯ2 ，ＳｉＮ，ポリイミド等からなる絶
縁膜６をメサ部９の側面に配設しても、メサ部９の側壁
面は上記のように結晶状態が劣化しているため、依然と
して、この側壁面に露出するｐ−ｎ接合部からメサ部９
と絶縁膜６との界面を通ってリーク電流が生じ、また、
その絶縁膜の形成状態によりそのリーク電流値もばらつ
くため、素子特性が安定しないという問題点があった。
メサ型の半導体受光素子では、エピタキシャル成長によ
り得られた能動層を構成する半導体層にウエットエッチ
ング等を施して、これをメサ型に成形しているため（メ
サ部９を形成しているため）、得られたメサ部９の側壁
面はエッチングを受けて結晶状態が劣化し、ｐ−ＩｎＧ
ａＡｓ層２とｎ-−ＩｎＧａＡｓ層３の界面に形成され
るｐ−ｎ接合がこのメサ部９の側壁面に露出すると、こ
の部分におけるリーク電流が増大するため、このリーク
電流を低減する目的と、この能動層を他の領域から分離
する目的のために該メサ部９の側壁面をＳｉＯ2 ，Ｓｉ
Ｎ，ポリイミド等からなる絶縁膜６で覆っている。しか
るに、このＳｉＯ2 ，ＳｉＮ，ポリイミド等からなる絶
縁膜６をメサ部９の側面に配設しても、メサ部９の側壁
面は上記のように結晶状態が劣化しているため、依然と
して、この側壁面に露出するｐ−ｎ接合部からメサ部９
と絶縁膜６との界面を通ってリーク電流が生じ、また、
その絶縁膜の形成状態によりそのリーク電流値もばらつ
くため、素子特性が安定しないという問題点があった。
【０００５】この発明は、このような問題点を解決する
ためになされたもので、リーク電流を極めて小さくする
ことができ、しかも、リーク電流値のばらつきを無くす
ことができるメサ型の半導体受光素子とその製造方法を
提供することを目的とする。
ためになされたもので、リーク電流を極めて小さくする
ことができ、しかも、リーク電流値のばらつきを無くす
ことができるメサ型の半導体受光素子とその製造方法を
提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るメサ型の
半導体受光素子及びその製造方法は、半導体基板と該半
導体基板上にエピタキシャル成長して得られた半導体層
からなるメサ型の能動層の側壁面に、該能動層内のｐ−
ｎ接合を境にしてそれより上部の半導体層の導電型とは
逆の導電型の半導体層をエピタキシャル成長するように
したものである。
半導体受光素子及びその製造方法は、半導体基板と該半
導体基板上にエピタキシャル成長して得られた半導体層
からなるメサ型の能動層の側壁面に、該能動層内のｐ−
ｎ接合を境にしてそれより上部の半導体層の導電型とは
逆の導電型の半導体層をエピタキシャル成長するように
したものである。
【０００７】また、この発明に係るメサ型の半導体受光
素子及びその製造方法は、上記能動層の側壁面にエピタ
キシャル成長する半導体層を、上記半導体基板と格子整
合する材料によって形成するようにしたものである。
素子及びその製造方法は、上記能動層の側壁面にエピタ
キシャル成長する半導体層を、上記半導体基板と格子整
合する材料によって形成するようにしたものである。
【０００８】
【作用】この発明においては、メサ型の能動層の側壁面
に、該能動層を構成する該能動層内のｐ−ｎ接合より上
部の半導体層と逆の導電型の半導体層をエピタキシャル
成長するようにしたから、該半導体層の成長時における
固相拡散効果により、上記メサ型の能動層内のｐ−ｎ接
合より上部の半導体層に、該上部の半導体層とは逆の導
電型のドーパントが拡散し、これにより、メサ部の側壁
面に表出していたｐ−ｎ接合部が無くなり、該メサ型の
能動層内のｐ−ｎ接合の終端が該能動層の最上面（即
ち、その結晶状態が安定なエピタキシャル成長層表面）
に表れるため、従来に比べて、ｐ−ｎ接合の露出領域に
おけるリーク電流は極めて小さくなり、またリーク電流
値のばらつきも小さくなる。
に、該能動層を構成する該能動層内のｐ−ｎ接合より上
部の半導体層と逆の導電型の半導体層をエピタキシャル
成長するようにしたから、該半導体層の成長時における
固相拡散効果により、上記メサ型の能動層内のｐ−ｎ接
合より上部の半導体層に、該上部の半導体層とは逆の導
電型のドーパントが拡散し、これにより、メサ部の側壁
面に表出していたｐ−ｎ接合部が無くなり、該メサ型の
能動層内のｐ−ｎ接合の終端が該能動層の最上面（即
ち、その結晶状態が安定なエピタキシャル成長層表面）
に表れるため、従来に比べて、ｐ−ｎ接合の露出領域に
おけるリーク電流は極めて小さくなり、またリーク電流
値のばらつきも小さくなる。
【０００９】更に、この発明においては、上記メサ型の
能動層の側壁面に形成する半導体エピタキシャル成長層
の構成材料を、能動層の下部及び能動層以外の領域を構
成する半導体基板に対して格子整合する材料にしたか
ら、該半導体エピタキシャル成長層を上記メサ型の能動
層の側壁面に安定に形成することができ、素子特性が安
定化する。
能動層の側壁面に形成する半導体エピタキシャル成長層
の構成材料を、能動層の下部及び能動層以外の領域を構
成する半導体基板に対して格子整合する材料にしたか
ら、該半導体エピタキシャル成長層を上記メサ型の能動
層の側壁面に安定に形成することができ、素子特性が安
定化する。
【００１０】
【実施例】以下、この発明の一実施例を図を用いて説明
する。図１は、この発明の一実施例によるＩｎＧａＡｓ
／ＩｎＰ系のメサ型ＰＩＮＰＤの構造を示す断面図であ
り、図において、図２と同一符号は同一または相当する
部分を示しており、７はＰ−ＩｎＰエピタキシャル成長
層、８はｐ−ｎ接合部、１０はＰ型領域、２０はメサ型
ＰＩＮＰＤである。
する。図１は、この発明の一実施例によるＩｎＧａＡｓ
／ＩｎＰ系のメサ型ＰＩＮＰＤの構造を示す断面図であ
り、図において、図２と同一符号は同一または相当する
部分を示しており、７はＰ−ＩｎＰエピタキシャル成長
層、８はｐ−ｎ接合部、１０はＰ型領域、２０はメサ型
ＰＩＮＰＤである。
【００１１】このＩｎＧａＡｓ／ＩｎＰ系のメサ型ＰＩ
ＮＰＤ２０は以下のようにして製造される。先ず、従来
と同様に、Ｐ−ＩｎＰ基板１上にＰ−ＩｎＧａＡｓ層
２，ｎ- −ＩｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓層
４を順次エピタキシャル成長により形成し、次いで、該
ｎ−ＩｎＰ窓層４の能動層となる領域の上面に選択的に
ＳｉＯ2 ，Ｓｉ3 Ｎ4 等からなる絶縁膜を形成した後、
この絶縁膜をマスクとしてこれらＰ−ＩｎＰ基板１，Ｐ
−ＩｎＧａＡｓ層２，ｎ- −ＩｎＧａＡｓ光吸収層３及
びｎ−ＩｎＰ窓層４の所定部分をウエットエッチング等
により除去してメサ部９を形成する。
ＮＰＤ２０は以下のようにして製造される。先ず、従来
と同様に、Ｐ−ＩｎＰ基板１上にＰ−ＩｎＧａＡｓ層
２，ｎ- −ＩｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓層
４を順次エピタキシャル成長により形成し、次いで、該
ｎ−ＩｎＰ窓層４の能動層となる領域の上面に選択的に
ＳｉＯ2 ，Ｓｉ3 Ｎ4 等からなる絶縁膜を形成した後、
この絶縁膜をマスクとしてこれらＰ−ＩｎＰ基板１，Ｐ
−ＩｎＧａＡｓ層２，ｎ- −ＩｎＧａＡｓ光吸収層３及
びｎ−ＩｎＰ窓層４の所定部分をウエットエッチング等
により除去してメサ部９を形成する。
【００１２】次に、このメサ部９の上面に上記絶縁膜か
らなるマスクを配設した状態で、Ｐ−ＩｎＰをエピタキ
シャル成長させると、メサ部９の側壁面に上記Ｐ−Ｉｎ
Ｐ基板１と格子接合するＰ−ＩｎＰエピタキシャル成長
層７が形成される。そして、この後、ウエットエッチン
グ等を上記マスクを除去した後、従来と同様にｎ側電極
５をｎ−ＩｎＰ窓層４上に、図示しないｐ側電極をＰ型
ＩｎＰ基板１の裏面側にそれぞれ配設すると、メサ型Ｐ
ＩＮＰＩＮ２０が完成する。
らなるマスクを配設した状態で、Ｐ−ＩｎＰをエピタキ
シャル成長させると、メサ部９の側壁面に上記Ｐ−Ｉｎ
Ｐ基板１と格子接合するＰ−ＩｎＰエピタキシャル成長
層７が形成される。そして、この後、ウエットエッチン
グ等を上記マスクを除去した後、従来と同様にｎ側電極
５をｎ−ＩｎＰ窓層４上に、図示しないｐ側電極をＰ型
ＩｎＰ基板１の裏面側にそれぞれ配設すると、メサ型Ｐ
ＩＮＰＩＮ２０が完成する。
【００１３】この製造工程におけるメサ部９の形成後の
Ｐ−ＩｎＰエピタキシャル成長層７の成長時、この成長
時の固相拡散効果により、Ｐ型ドーパントがｎ- −Ｉｎ
ＧａＡｓ光吸収層３とｎ−ＩｎＰ窓層４に拡散し、該ｎ
- −ＩｎＧａＡｓ光吸収層３とｎ−ＩｎＰ窓層４のメサ
部９の側面から内部に続く所定領域にＰ型領域１０が形
成され、図に示すような、Ｐ−ＩｎＧａＡｓ層２とｎ-
−ＩｎＧａＡｓ光吸収層３の界面からｎ- −ＩｎＧａＡ
ｓ光吸収層３内を通ってｎ−ＩｎＰ窓層４表面に延びる
ｐ−ｎ接合部８が形成される。
Ｐ−ＩｎＰエピタキシャル成長層７の成長時、この成長
時の固相拡散効果により、Ｐ型ドーパントがｎ- −Ｉｎ
ＧａＡｓ光吸収層３とｎ−ＩｎＰ窓層４に拡散し、該ｎ
- −ＩｎＧａＡｓ光吸収層３とｎ−ＩｎＰ窓層４のメサ
部９の側面から内部に続く所定領域にＰ型領域１０が形
成され、図に示すような、Ｐ−ＩｎＧａＡｓ層２とｎ-
−ＩｎＧａＡｓ光吸収層３の界面からｎ- −ＩｎＧａＡ
ｓ光吸収層３内を通ってｎ−ＩｎＰ窓層４表面に延びる
ｐ−ｎ接合部８が形成される。
【００１４】尚、上記工程においてメサ部９の側壁面に
配設するエピタキシャル成長層７をＰ−ＩｎＰで形成し
たのは、メサ部９の下部及びメサ部９以外の領域に露出
するＰ−ＩｎＰ基板１にこのエピタキシャル成長層７を
安定に成長させるためであり、Ｐ−ＩｎＰ基板１に対し
てこのＰ−ＩｎＰからなるエピタキシャル成長層７は格
子整合し、素子特性が安定化する。
配設するエピタキシャル成長層７をＰ−ＩｎＰで形成し
たのは、メサ部９の下部及びメサ部９以外の領域に露出
するＰ−ＩｎＰ基板１にこのエピタキシャル成長層７を
安定に成長させるためであり、Ｐ−ＩｎＰ基板１に対し
てこのＰ−ＩｎＰからなるエピタキシャル成長層７は格
子整合し、素子特性が安定化する。
【００１５】このような本実施例のメサ型ＰＩＮＰＤ
は、Ｐ−ＩｎＰ基板１，Ｐ−ＩｎＧａＡｓ層２，ｎ- −
ＩｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓層４からなる
メサ部９の側面にＰ−ＩｎＰエピタキシャル成長層７を
設けたため、このＰ−ＩｎＰエピタキシャル成長層７の
成長時の固相拡散効果により、メサ部９内のｐ−ｎ接合
の終端が、エッチングを受けたＰ−ＩｎＰ基板１，Ｐ−
ＩｎＧａＡｓ層２，ｎ-−ＩｎＧａＡｓ光吸収層３及び
ｎ−ＩｎＰ窓層４からなるメサ部９の側壁面には表れ
ず、結晶状態の安定なｎ−ＩｎＰ窓層４の最上面に表
れ、その結果、逆バイアスを印加した際、このｐ−ｎ接
合の終端部におけるリーク電流は極めて小さく、また、
その値のばらつきも小さくなるため、安定した電流電圧
特性が得られ、従来に比べて素子の性能及び信頼性を向
上することができる。また、このようにして作成される
メサ型ＰＩＮＰＤ２０は、リーク電流が極めて小さく、
その値のばらつきも少ないため、得られる素子の特性差
が小さくなり、製造時における歩留りを向上することが
できる。
は、Ｐ−ＩｎＰ基板１，Ｐ−ＩｎＧａＡｓ層２，ｎ- −
ＩｎＧａＡｓ光吸収層３及びｎ−ＩｎＰ窓層４からなる
メサ部９の側面にＰ−ＩｎＰエピタキシャル成長層７を
設けたため、このＰ−ＩｎＰエピタキシャル成長層７の
成長時の固相拡散効果により、メサ部９内のｐ−ｎ接合
の終端が、エッチングを受けたＰ−ＩｎＰ基板１，Ｐ−
ＩｎＧａＡｓ層２，ｎ-−ＩｎＧａＡｓ光吸収層３及び
ｎ−ＩｎＰ窓層４からなるメサ部９の側壁面には表れ
ず、結晶状態の安定なｎ−ＩｎＰ窓層４の最上面に表
れ、その結果、逆バイアスを印加した際、このｐ−ｎ接
合の終端部におけるリーク電流は極めて小さく、また、
その値のばらつきも小さくなるため、安定した電流電圧
特性が得られ、従来に比べて素子の性能及び信頼性を向
上することができる。また、このようにして作成される
メサ型ＰＩＮＰＤ２０は、リーク電流が極めて小さく、
その値のばらつきも少ないため、得られる素子の特性差
が小さくなり、製造時における歩留りを向上することが
できる。
【００１６】尚、上記実施例では、メサ部９の側壁面を
覆うエピタキシャル成長層をｐ−ＩｎＰ層としたが、ｐ
−ＩｎＡｌＡｓ等のＩｎＰ基板と格子整合する他の組成
の材料を用いても、同様の効果を得ることができる。
覆うエピタキシャル成長層をｐ−ＩｎＰ層としたが、ｐ
−ＩｎＡｌＡｓ等のＩｎＰ基板と格子整合する他の組成
の材料を用いても、同様の効果を得ることができる。
【００１７】また、上記実施例では、ＩｎＰ基板１をＰ
型にしたが、ＩｎＰ基板１をＮ型にし、他のエピタキシ
ャル成長層の導電型も上記実施例と反対の導電型にして
素子を構成してもよく、この場合も上記実施例と同様の
効果を得ることができる。
型にしたが、ＩｎＰ基板１をＮ型にし、他のエピタキシ
ャル成長層の導電型も上記実施例と反対の導電型にして
素子を構成してもよく、この場合も上記実施例と同様の
効果を得ることができる。
【００１８】
【発明の効果】以上のように、この発明によれば、半導
体基板と該半導体基板上にエピタキシャル成長して得ら
れた半導体層からなるメサ型の能動層の側壁面に、該能
動層内のｐ−ｎ接合を境にしてそれより上部の半導体層
の導電型とは逆の導電型の半導体層をエピタキシャル成
長するようにしたので、この半導体層のエピタキシャル
成長時における固相拡散効果により、メサ部の側壁面に
表出していたｐ−ｎ接合部が無くなって、該メサ型の能
動層内のｐ−ｎ接合の終端が該能動層のその結晶状態が
安定なエピタキシャル成長層表面からなる最上面に表れ
るため、従来に比べて、ｐ−ｎ接合の露出領域における
リーク電流は極めて小さくなり、またリーク電流値のば
らつきも小さくなり、その結果、素子性能及び信頼性が
向上した半導体受光素子を得ることができる。
体基板と該半導体基板上にエピタキシャル成長して得ら
れた半導体層からなるメサ型の能動層の側壁面に、該能
動層内のｐ−ｎ接合を境にしてそれより上部の半導体層
の導電型とは逆の導電型の半導体層をエピタキシャル成
長するようにしたので、この半導体層のエピタキシャル
成長時における固相拡散効果により、メサ部の側壁面に
表出していたｐ−ｎ接合部が無くなって、該メサ型の能
動層内のｐ−ｎ接合の終端が該能動層のその結晶状態が
安定なエピタキシャル成長層表面からなる最上面に表れ
るため、従来に比べて、ｐ−ｎ接合の露出領域における
リーク電流は極めて小さくなり、またリーク電流値のば
らつきも小さくなり、その結果、素子性能及び信頼性が
向上した半導体受光素子を得ることができる。
【００１９】また、この発明によれば、上記のように、
従来に比べてｐ−ｎ接合の露出領域におけるリーク電流
が極めて小さく、且つ、リーク電流値のばらつきも小さ
い受光素子が得られるため、得られる素子間の特性差が
小さくなり、製造時の歩留りを向上することができる。
従来に比べてｐ−ｎ接合の露出領域におけるリーク電流
が極めて小さく、且つ、リーク電流値のばらつきも小さ
い受光素子が得られるため、得られる素子間の特性差が
小さくなり、製造時の歩留りを向上することができる。
【００２０】また、この発明によれば、上記メサ型能動
層の側壁面にエピタキシャル成長する半導体層を、上記
半導体基板と格子整合する材料によって形成したので、
上記メサ型の能動層の側壁面に対してこの半導体層を安
定に成長させることができ、、素子特性を一層安定化す
ることができる。
層の側壁面にエピタキシャル成長する半導体層を、上記
半導体基板と格子整合する材料によって形成したので、
上記メサ型の能動層の側壁面に対してこの半導体層を安
定に成長させることができ、、素子特性を一層安定化す
ることができる。
【図１】この発明の一実施例によるメサ型ＰＩＮフォト
ダイオードの構造を示す断面図である。
ダイオードの構造を示す断面図である。
【図２】従来のメサ型ＰＩＮフォトダイオードの構造を
示す断面図である。
示す断面図である。
１ ｐ−ＩｎＰ基板 ２ ｐ−ＩｎＧａＡｓ層 ３ ｎ- −ＩｎＧａＡｓ光吸収層 ４ ｎ−ＩｎＰ窓層 ５ ｎ側電極 ６ 絶縁膜 ７ メサエピ成長層 ８ ｐ−ｎ接合部 ９ メサ部 １０ Ｐ型領域 ２０，３０ メサ型ＰＩＮＰＤ
Claims (4)
- 【請求項１】 半導体基板及び該半導体基板上に形成さ
れたその内部にｐ−ｎ接合を有する半導体エピタキシャ
ル成長層の所定部分をエッチング除去して、これらをメ
サ型に成形し、該メサ型に成形された半導体基板及び半
導体エピタキシャル成長層とから能動層を構成してなる
半導体受光素子であって、 上記メサ型能動層の側壁面に、該メサ型能動層内のｐ−
ｎ接合より上部側の導電型とは逆の導電型を有する半導
体エピタキシャル成長層を配設したことを特徴とする半
導体受光素子。 - 【請求項２】 請求項１に記載の半導体受光素子におい
て、 上記能動層の側壁面に配設する半導体エピタキシャル成
長層が、上記半導体基板と格子整合する材料によって構
成されていることを特徴とする半導体受光素子。 - 【請求項３】 半導体基板及び該半導体基板上に形成さ
れたその内部にｐ−ｎ接合を有する半導体エピタキシャ
ル成長層の所定部分をエッチング除去して、これらをメ
サ型に成形し、該メサ型に成形された半導体基板及び半
導体エピタキシャル成長層とから能動層を構成してなる
半導体受光素子の製造方法であって、 第１導電型の半導体基板に、その下部側が第１導電型で
上部側が第２導電型となるｐ−ｎ接合を内部に備えた積
層構造の半導体層をエピタキシャル成長によって形成す
る工程と、 上記第１導電型の半導体基板と上記半導体エピタキシャ
ル成長層の所定部分をエッチング除去して、メサ型能動
層を形成する工程と、 上記メサ型能動層の最上面にマスクを配設した状態で該
メサ型能動層の側壁面に対して第１導電型半導体層をエ
ピタキシャル成長によって形成する工程と、 上記能動層の最上面に配設したマスクを除去した後、該
能動層の上面及び下面に対して電極を形成する工程とを
含むことを特徴とする半導体受光素子の製造方法。 - 【請求項４】 請求項３に記載の半導体受光素子の製造
方法であって、 上記第２導電型半導体エピタキシャル成長層を構成する
材料として、上記第１導電型基板と格子整合する材料を
用いることを特徴とする半導体受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118382A JPH05291605A (ja) | 1992-04-10 | 1992-04-10 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118382A JPH05291605A (ja) | 1992-04-10 | 1992-04-10 | 半導体受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291605A true JPH05291605A (ja) | 1993-11-05 |
Family
ID=14735316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118382A Pending JPH05291605A (ja) | 1992-04-10 | 1992-04-10 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291605A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-04-10 JP JP4118382A patent/JPH05291605A/ja active Pending
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