JP2708409B2 - 半導体受光素子およびその製造方法 - Google Patents
半導体受光素子およびその製造方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体受光素子に係わり、特に低バイアス電
圧、ひいてはゼロバイアス電圧で感度を有し、暗電流の
小さいものに関する。 〔従来の技術〕 一般にホトダイオードでは、高感度で高速度応答を実
現するため、PIN型構造が採用される。本構造では、低
バイアス電圧で動作することが望ましいため、Ｉ層は高
抵抗化（高純度化）され、低い電圧で空乏層化するよう
に設計される。ところで、InP系やGaSb系などの化合物
半導体を利用したホトダイオードでは、光を吸収するＩ
層に禁止帯幅（Eg）の狭い半導体を利用して感度を有す
る波長限界を長波長側に伸ばすと共に、選択的に不純物
の導入によつて形成される接合を、禁止帯幅（Eg）の大
きい物質内、あるいはそれを介して禁止帯幅の小さい物
質との界面近傍に形成して暗電流を小さくする方策が取
られている（特開昭53−16593）。ところが、この様に
禁止帯幅の異なる物質からなるヘテロ界面を持つと共
に、両物質共に不純物濃度が低い化合物半導体PIN型ホ
トダイオードでは、以下に述べる様な問題がある。 低バイアス電圧で高速動作をするには、少なくともＩ
層（Eg小の物質）の不純物濃度を1016cm-3オーダ以下に
し、全体が空乏層化するように設計される。従来の手法
では、逆方向の耐電圧を上げ、安定な動作を得る目的か
ら、接合が形成されるEgの大きい物質の不純物濃度もＩ
層と同じ程度に設計される。ところが、アプライド、フ
イジクス レター436（1983年）594頁から596頁（Appl.
Phys.Lett.43,6（1983）pp594〜596）において論じられ
ているように、不純物濃度が1015cm-3になると極めて拡
散速度が異常に速い拡散が起り、接合の制御が困難にな
つてくること、及びヘテロ界面の格子の不整合に依存し
て界面に沿つたラテラル拡散が起り、実質的な接合が大
きくなつてしまう問題が生じた。こうした現象は、接合
が実質的に広がる結果として、素子の容量を大きくして
高速応答性を劣化させると共に、暗電流を増大させS/N
比の劣化を起す。また、拡散の制御性が悪くなるため、
接合がEgの小さい物質から離れた所に形成された場合に
は、逆バイアス電圧を大きくしないと空乏層はEg小のＩ
層に届かず、感度は低下する。特に、ヘテロ界面を有す
る化合物半導体では、ヘテロ層間でエネルギギヤツプが
あること及びキヤリアの寿命が短いため、接合から伸び
る空乏層が光吸収層となるＩ層（Eg小の物質）に届かな
い場合、感度は著しく低下する。また、逆に接合がEg小
の物質内深くに形成された場合には、化合物半導体の吸
収係数は大きい（直接遷移型電子構造が多い）ため、光
励起されたキヤリアの一部は接合に到達する前に再結合
を起し、感度を低下させる。従つて、低バイアス電圧
で、高感度，高速応答の素子の実現は困難になる。 また、従来のInGaAs PINホトダイオードにおいては
トムソンCSFのPOULAINから行つたように不純物濃度の低
いInGaAs光吸収層内に選択拡散技術を用いてpn接合を形
成して、デバイスのバイアス電圧０ボルトでの動作を実
現していた（エレクトロニクス レター 第21巻第441
〜２頁,1985年（Electronics Letters,Vol.21（1985）4
41〜442）参照）。 さらに、窓層にInAlAsを用いた公知例としてはBell研
究所のF.Capassoらによるアバランシユホトダイオード
が唯一の例である。この場合、InGaAsとInAlAsとの価電
子帯のエネルギー差が0.2eVと小さいことを利用して、
光励起キヤリアがアバランシエ増倍領域へ効果的に移動
することを狙つて、Pile−upの軽減を目的としたもの
で、暗電流低減に積極的に利用したものではなかつた。 また、近年１〜1.6μｍ帯の波長の光を利用した光通
信、情報処理技術の発展がめざましい。この際の受光素
子として、InP,InGaAsを主体とした化合物半導体素子が
期待されている。特に、半導体レーザの発振状態をモニ
ターする受光素子としては、バイアス電圧なしで動作す
る、低暗電流，低容量の素子が望ましい。従来、このよ
うな素子は、エレクトロニクス レター，21（1985年）
第441から441頁（Electronics Letters 21（1985）pp44
1〜442）において論じられ、第５図で示したようにInP
基板上にInPとInGaAsをダブルヘテロ構造に成長させた
後、上部InP層上より、上部InP層を経て、InGaAs層内ま
でに不純物を拡散させて、InGaAs層内にPN接合面に位置
させることによつて得られることが知られていた。しか
し、いかにして、再現性良く、InGaAs層の所定の位置に
PN接合を位置させるかについては配慮されていなかつ
た。 さらに、不純物濃度の比較的低いInP層とInGaAs層の
ヘテロ接合に、垂直方向から不純物の熱拡散が行われる
と、ヘテロ接合面に達した時、接合面に沿つた横方向拡
散が発生する現象が存在した。このため、拡散マスクを
用いた選択性熱拡散によるプレーナ型PINホトダイオー
ドでは、ヘテロ接合面での横方向拡散による静電容量の
増大、暗電流の増大が問題となつていた。上記文献では
メサ型構造を採用して、この問題を回避しているが、生
産性の優れたプレーナ型での対応策はこれまで知られて
いなかつた。 〔発明が解決しようとする問題点〕 上記従来技術は低不純物濃度の物質間のヘテロ界面を
考慮した接合形成の制御及び界面に依存する望ましくな
い拡散について配慮がされておらず、感度の低下，応答
速度の劣化，適切な動作バイアス電圧の変動など素子性
能低下をきたす問題があつた。 また、一般に不純物濃度が１×1015cm-3まで低減され
ると拡散速度が増大し、pn接合フロントの制御が難しく
なることが知られている選択拡散技術でpn接合をInGaAs
光吸収層内に形成する場合、InGaAs層内のｐ層が厚くな
ること入射光が吸収されてしまうため量子効率が低下す
る。上記従来技術ではInGaAs内での拡散フロントの制御
性が悪く、ｐ層が厚くなり過ぎ量子効率が低下してしま
う問題点があつた。 さらに、従来の長波長ホトダイオードは、結晶の高純
度化が可能な気相成長を用い、窓層／光吸収層としてIn
P/InGaAs構造を採用していた。しかし、InGaAs層の成長
からInP層の成長へ移るとき残留ヒ素ガスの影響で、InG
aAs層とInP層の間に組成が定まらない変性層が生じ易い
という問題点があつた。この変性層は発生電流として、
ホトダイオードの暗電流を増大させる。 また、上記従来技術においては、PN接合面の位置制御
性，ヘテロ接合面での横方向拡散の抑止について配慮さ
れておらず、InGaAs層深くまでPN接合が達してしまうこ
とにより起る量子効率の低下やヘテロ接合面での接合面
積の異常増加により起る静電容量，暗電流の増大などの
問題があつた。 本発明の目的は、不純物濃度，界面層，主接合の位置
を配慮することによつて、低バイアス電圧、ひいてはゼ
ロバイアス電圧で、高感度，高速で、また暗電流の小さ
い安定な半導体受光素子を実現することにある。 〔問題点を解決するための手段〕 上記目的は、第１〜４図によつて示す様に、ホトダイ
オードを構成する不純物濃度分布を工夫し、それによつ
て接合位置を制御し、高性能を達成する。 即ち、選択的に不純物を導入して接合が形成されるEg
の大きい物質４は、不純物濃度の小さい領域４″と不純
物濃度の比較的大きい薄い領域４′からなる。光吸収層
として使用する不純物濃度が小さく、かつEgの小さい物
質３は領域４′と接している。本不純物濃度構造におい
て、領域４″の表面から他方の導電形の不純物を導入す
ると、接合は拡散係数の速い４″領域を越え、拡散速度
の遅い不純物濃度の大きい領域４′内に形成される。 本状態において低バイアス電圧で動作するためには、
少なくとも拡散電位（built−in電圧）によつて、接合
から伸びる空乏層は領域４′と３の境界に達しているこ
とが必要とされる。この場合には零バイアス電圧で感度
が得られ、外部印加電圧は領域３を空乏層化するために
有効に使われる。一方、空乏層が境界に達していない場
合には、外部からの印加電圧によつて初めて空乏層が境
界に伸びた時、領域３内で発生した光励起キヤリアは接
合に集められ、光電流に寄与するようになる。InP系やG
aAs系などの比較的Egの大きい化合物半導体の拡散電位
は約1Vと考えることができ、拡散電位で少なくとも４′
が空乏層化するには領域４′の不純物濃度Ｎと厚さｄの
関係は次式で考えられる。 ここで、q:電子電荷素量、E:誘電率 例えばInPの場合には、上式は次の様になる。 Ｎ1.4×1015/d2 …… （２） （２）式では、Ｎは不純物濃度の高い領域４′の不純
物濃度（単位:cm-3）を、ｄはこの領域４′の厚さ（単
位：μｍ）をそれぞれ示す。 上述した文献や実験から、接合位置の制御やヘテロ界
面のラテラル拡散の防止には、不純物濃度は少なくとも
１×1016cm-3以上が効果的であることが分かつた（これ
以下の濃度では拡散などに対して顕著な効果がない）。
このためには、（２）式より厚さは約0.3μｍ以下であ
ることが必要となる。領域４′による接合の位置の制御
精度を考えると厚さは0.1μｍが必要となる。この場
合、不純物濃度は（２）式より約１×1017cm-3以下とな
る。こうした結果は実験的にも実証され、４′層の不純
物濃度を１×1016〜１×1017cm-3,厚さが0.1〜0.3μｍ
とすることが、適切であることが分かつた。（１）式か
ら分かる様に誘電率は半導体間で大した違いはないた
め、本関係は他半導体にも適用できる。 さらに、上記目的はInGaAs光吸収層とInP窓層の間にI
nAlAs層を挿入し、InAlAs層内にpn接合を形成すること
によつても達成される。 また。上記目的はInGaAs光吸収層を比較的不純物濃度
の高い層と不純物濃度の低い層の二層で構成し、pn接合
を比較的不純物濃度の高い光吸収層内に形成することに
よつて達成される。 また、上記目的は、上部InP層の下部に、不純物濃度
が若干高いInP層をもうけるとともに、InGaAs層上部
に、不純物濃度が、比較的高いInGaAs層をもうけ、不純
物拡散をこの不純物濃度が高いInGaAs層上端または内部
に形成することによつて達成される。 〔作用〕 第１図において、Egの大きい物質からなる比較的不純
物濃度の大きい領域４′は、pn接合の位置を４′内に位
置させるように動作する。また、４′内に接合が形成さ
れるため、領域４と領域３の間のヘテロ界面に沿つて異
常な拡散が防止できる。 これら技術的手段により、接合の位置を安定に制御で
きるようになると共に、ヘテロ界面に沿う異常な拡散の
広がりを防止できるため、再現性良く特性の均一かつ優
れたホトダイオードを得ることができる。 比較的不純物濃度が高いInGaAs層においては拡散速度
は遅く、InGaAs層内に制御性よくpn接合を形成すること
ができる。したがつてｐ−InGaAs層の厚さを薄くするこ
とができるため、量子効率を低下させることなく、バイ
アス電圧0Vで動作可能となる。また、バイアス電圧を印
加すると空乏層は不純物濃度の低いInGaAsへ伸び、低バ
イアス電圧でも空乏層を大きく伸ばすことができる。し
たがつて、低バイアス電圧で容量を小さく抑えることが
可能になり、CR時定数で制限される高速応答も実現可能
となる。 気相成長法においては、InGaAs層の成長からInAlAs層
の成長に移るときに、ヒ素ガスを切らないため残留ヒ素
ガスによる変性層は生じない。InAlAs層の成長からInP
層へ移るときには残留ヒ素の影響は残るが、pn接合がIn
AlAs層内に形成されるためにInAlAs/InPのヘテロ界面
は、ホトダイオードとしての暗電流の劣化に影響を与え
ない。したがつて、本発明では低暗電流のホトダイオー
ドを実現できる。 また、結晶成長層の不純物濃度が低いため、容量は低
く抑えることができ、CR時定数で制御される高速応答も
実現できる。 また、半導体としてInP系を用いた場合、上部InP層の
下部にもうける不純物濃度が若干高いInP層は、上部InP
層とInGaAs層間での界面でのストレスなどに由来する横
方向異常拡散を緩和し、防止する役目をする。一方、In
GaAs層の比較的上部に形成される不純物濃度が比較的高
いInGaAs層では拡散速度が遅いため、その層の上端また
は内部でPN接合面を停止することが容易である。 〔実施例〕 以下、本発明の一実施例を図を用いて説明する。 実施例１ 本実施例ではInP系の材料を用いた場合について説明
するが、本発明の本質は他のGaSb系など他の化合物半導
体を用いた場合においても変るものではない。 高不純物濃度のn+−InP基板１上に、気相成長技術
（例えばMO−CVD法、ハライド系あるいはハライド系のV
PE法）により、連続的に低濃度のn-−InPバツフア層2,
低不純物濃度のn-−InGaAs光吸収層3,窓層として働らく
ｎ−InP層４′及び低濃度のn-−InP層４″を成長させ
る。領域３は不純物濃度が１×1015cm-3,厚さ2.5μｍで
ある。また、４′層及び４″層は各々不純物濃度が２×
1016cm-3,1×1015cm-3,厚さは0.2μm,1.8μｍである。
プラズマCVDによつて形成したSiNx膜をマスクとして、
選択的に不純物を導入し、ｐ型領域５を形成する。領域
５の先端は領域４′に接するかあるいは４′の内部に存
在する。ｐ形不純物領域の形成においては、ZnやCdなど
の熱拡散、あるいはBeやMgなどのイオン打込み法が取ら
れる。pn接合の先端を10で示す。次にパツシベーシヨン
膜としてSiNx/PSG/SiO2三層膜６を形成し、反射防止膜
としてSiNx7を使用した。ｐ形電極にはTi/Pd/Au蒸着膜
8,n形電極にはAuGeNi/Pd/Au蒸着膜９を形成した。 本発明では拡散電位により、接合からの空乏層端はIn
GaAs領域３に達しており、バイアス電圧を印加すること
によつて空乏層は領域３の全領域に伸びる。領域３の不
純物濃度が低いため、逆バイアス5Vで全領域が空乏層化
する。本素子に光が入射した場合、入射光は領域３内で
ほとんど吸収され、光励起キヤリアはドリフト電界によ
つて、接合10に集められる。このため、光励起キヤリア
はほとんど再結合なく集められるので量子効率が高く、
かつドリフトによつて移行するため高速応答が可能にな
る。1.55μｍの半導体レーザを用いた実験により、量子
効率90％，パルス立入り，立下り時間1ns以下を得た。 本実施例によれば、接合は比較的不純物濃度の高い薄
い領域に形成され、かつ、ヘテロ界面の影響を軽減でき
るため、暗電流が小さくなる。また、無バイアス電圧で
空乏層は光吸収領域に達するため、零バイアスでも高い
感度を持つ。更に、低バイアス電圧で光吸収領域は空乏
層化するため、TTLなどのIC電源と両立できる電圧（例
えば5V）で、高速応答を表現できる。更に、表面には不
純物濃度が低く、Egの大きい物質が形成される（領域
４″）ため、逆方向の耐電圧が大きくなる。 実施例２ 第２図によつて説明する。 第２図は、InGaAs PINホトダイオードの縦断面図であ
る。 ｎ型InP基板（Ｓドープ）１上にn-−InPバツフア層,n
-−InGaAs光吸収層3,n-−InGaAs層14,n−InP窓層15をMO
CVD法（または、クロライドVPE法，ハイドライドVPE法,
MBE法）により連続成長させる。pn接合16はZnまたはCd
の選択熱拡張またはBe,Mgのイオン注入によりｎ−InGaA
s光吸収層内に形成する。拡散定数が大きくならないよ
うにｎ−InGaAs層の不純物濃度を１×1016cm-3に設定
し、pn接合の拡散フロントの制御性を±0.1μｍにして
いる。 パツシベーシヨン膜17は、SiO2/PSG/SINxの三層構造
を採用し、SiNx/InPの界面準位を５×1012cm-2以下に抑
え、表面リーク電流による暗電流の劣化を防止してい
る。 反射防止膜18はパツシベーシヨン膜に用いたSiNx膜を
採用し、膜厚を1.5μｍ帯に最適化した結果、反射率を
％以下に抑えてある。 ｐ型オーミツク電極はAu/Pt/Ti19、ｎ型オーミツク電
極はAU/Pd/AuGeNi110を用い、良好なオーミツク特性を
実現している。 入射した光はInGaAs光吸収層によつて吸収される。ｐ
−InGaAs層での光吸収は損失となる。InGaAsの吸収係数
が104cm-1であるので、厚さを0.1μｍ以内にすれば10％
程度の損失となり、その他の損失の要因はほとんど存在
しないため、90％以上の量子効率を期待できる。また、
InGaAsの禁止帯幅が0.75eVとInP（1.35ev）に比べて小
さいため、暗電流はInP層にpn接合にある場合より若干
大きくなるが、バイアス電圧10Vで1nA程度の実用的レベ
ルに低く抑えることができる。ｎ−InGaAs層の不純物濃
度が低いため、低バイアス電圧で空乏層が大きく伸び、
10Vで0.5PF程度の容量を期待できる。 ホトダイオードの高速応答性はCR時定数で制限される
ため、負荷抵抗を50Ωとすると、CR時定数は25PSとな
り、10GHz以上の高速応答が期待できる。 実施例３ 第３図により説明する。 第３図はInP/InAlAs/InGaAsPINホトダイオードの縦断
面図である。 ｎ型InP基板１（ＳまたはSnドープ）上に、MOCVD法
（またはVPE法,MBE法）により、n-−InPバツフア層2,n-
−InGaAs光吸収層3,n−InAlAs窓層24,InP窓層25を連続
成長させる。n-層の不純物濃度は１×1015cm-3である。
次にプラズマCVD法により形成したSiNx膜を拡散マスク
としてZnの選択熱拡散を行ない、p+−InP層,p+−InAlAs
層26を形成する。次に、プラズマCVD法によるSiNx,熱CV
D法によるSiO2/PSGの三層構造27によりパツシベーシヨ
ンを施した後、SiO2/PSGを除去しSiNxの反射防止膜28を
形成する。 最後にｐ型オーミツク電極（Au/Pt/Ti）29,n型オーミ
ツク電極（Au/Pd/AuGeNi）210を形成する。 ホトダイオードに入射した光は、バイアスされて空乏
層化しているInGaAs層で吸収され、キヤリアを発生す
る。発生したキヤリアは空乏層内をドリフトして進行
し、pn接合に到達し、電極から光電流として外部回路に
取り出される。 本実施例のホトダイオードは、低暗電流の良好な特性
が得られる。InGaAs層３μｍ程度にとれば内部量子効率
は100％近くなる。またSiNx膜の無反射コーテイングに
より表面反射も１％以下に抑えることができるため、外
部量子効率は90％を期待できる。また、結晶成長層の不
純物濃度が１×1015cm-3と低いため、10Vで0.5 pFの低
容量を実現できる。また、暗電流もInAlAs/InGaAsヘテ
ロ界面での暗電流の劣化を防ぐことが可能になるため、
10Vで1nA以下に抑えることができる。また、高周波特性
についても通常CRの時定数で帯域制御され、容量が低い
ため10GHz以上の高速動作が可能である。 以上、本実施例では低電圧動作で良好な電気、光学特
性を示すことが分かる。 また、AlInAs層の不純物濃度が比較的高いため、pn接
合を±0.2μｍの精度で形成でき、ホトダイオードを工
業的に生産する場合も高歩留りが期待できる。 実施例４ 第４図により説明する。第４図は、InP/InGaAsプレー
ナ型PINホトダイオードの縦断面図である。 n+−InP基板（Ｓドープ）１上にn-−InPバツフア層2,
n-−InGaAs光吸収層3,n−InGaAs層24,n−InP窓層35,n-
−InP窓層36をMOCVD法により連続成長した。各層の厚さ
と、不純物濃度は2;0.5μm,1×1015cm-3,3;2μm,1×10
15cm-3,24;0.4μm,2×1016cm-3,35;0.2μm,2×1016c
m-3,36;3μm,1×1015cm-3である。つぎに、36の上にSiO
2/PSG膜をCVDで付着し、フオトリソグラフイで拡散マス
クパターンを形成した。拡散径は100μｍφである。次
にZnP2を閉管法を用いて、550℃で熱拡散し、PN接合面
を320,p型InP7−1,p型InGaAs7−２を形成した。パツシ
ベーシヨン膜38はSiO2/PSG/SiNx三層構造膜，反射防止
膜39はSiNxである。ｐ型電極310にはAu/Pt/Tiを、ｎ型
電極311にはAu/Pd/AuGeNiを用いた。 素子作成後、EBIC法およびステインエツチ法でPN接合
位置を調べたところ、PN接合フロント位置はｎ−InGaAs
層24の上端または内部に再現性良く位置しており、かつ
36と35,35と24各層間の接合面に沿つた横方向異常拡散
は全く認められなかつた。 得られた素子はバイアス電圧なしで、量子効率80％を
示し、接合容量は約2pFと高性能であつた。 〔発明の効果〕 本発明によれば、比較的不純物濃度の高い禁止帯幅の
大きい物質と不純物濃度の低い禁止帯幅の小さい物質が
接した構造になつており、禁止帯幅の大きい領域内に形
成された接合から拡散電位で空乏層は禁止帯幅の小さい
領域に伸びているので、以下の様な効果がある。 （１）接合位置を光吸収領域近くに再現性良く形成でき
る。 （２）ヘテロ界面の影響による異常な不純物拡散の影響
を軽減できる。 （３）無バイアス、あるいは低バイアスで高感度を達成
できる。 （４）接合はEgの大きい領域にあり、ヘテロ界面の影響
がなくなるため、暗電流が小さくなる。 また、本発明によれば、光吸収層と窓層のヘテロ界面
の残留ヒ素ガスによる変性層を取り除くことができるた
め、格子欠陥に基づく暗電流の劣化を低く抑えることが
できる効果がある。 さらに、本発明によれば、零バイアス電圧で感度を持
つ高性能（低静電容量，低暗電流，高量子効率）なプレ
ーナPINホトダイオードを、再現性良く生産できる効果
がある。
圧、ひいてはゼロバイアス電圧で感度を有し、暗電流の
小さいものに関する。 〔従来の技術〕 一般にホトダイオードでは、高感度で高速度応答を実
現するため、PIN型構造が採用される。本構造では、低
バイアス電圧で動作することが望ましいため、Ｉ層は高
抵抗化（高純度化）され、低い電圧で空乏層化するよう
に設計される。ところで、InP系やGaSb系などの化合物
半導体を利用したホトダイオードでは、光を吸収するＩ
層に禁止帯幅（Eg）の狭い半導体を利用して感度を有す
る波長限界を長波長側に伸ばすと共に、選択的に不純物
の導入によつて形成される接合を、禁止帯幅（Eg）の大
きい物質内、あるいはそれを介して禁止帯幅の小さい物
質との界面近傍に形成して暗電流を小さくする方策が取
られている（特開昭53−16593）。ところが、この様に
禁止帯幅の異なる物質からなるヘテロ界面を持つと共
に、両物質共に不純物濃度が低い化合物半導体PIN型ホ
トダイオードでは、以下に述べる様な問題がある。 低バイアス電圧で高速動作をするには、少なくともＩ
層（Eg小の物質）の不純物濃度を1016cm-3オーダ以下に
し、全体が空乏層化するように設計される。従来の手法
では、逆方向の耐電圧を上げ、安定な動作を得る目的か
ら、接合が形成されるEgの大きい物質の不純物濃度もＩ
層と同じ程度に設計される。ところが、アプライド、フ
イジクス レター436（1983年）594頁から596頁（Appl.
Phys.Lett.43,6（1983）pp594〜596）において論じられ
ているように、不純物濃度が1015cm-3になると極めて拡
散速度が異常に速い拡散が起り、接合の制御が困難にな
つてくること、及びヘテロ界面の格子の不整合に依存し
て界面に沿つたラテラル拡散が起り、実質的な接合が大
きくなつてしまう問題が生じた。こうした現象は、接合
が実質的に広がる結果として、素子の容量を大きくして
高速応答性を劣化させると共に、暗電流を増大させS/N
比の劣化を起す。また、拡散の制御性が悪くなるため、
接合がEgの小さい物質から離れた所に形成された場合に
は、逆バイアス電圧を大きくしないと空乏層はEg小のＩ
層に届かず、感度は低下する。特に、ヘテロ界面を有す
る化合物半導体では、ヘテロ層間でエネルギギヤツプが
あること及びキヤリアの寿命が短いため、接合から伸び
る空乏層が光吸収層となるＩ層（Eg小の物質）に届かな
い場合、感度は著しく低下する。また、逆に接合がEg小
の物質内深くに形成された場合には、化合物半導体の吸
収係数は大きい（直接遷移型電子構造が多い）ため、光
励起されたキヤリアの一部は接合に到達する前に再結合
を起し、感度を低下させる。従つて、低バイアス電圧
で、高感度，高速応答の素子の実現は困難になる。 また、従来のInGaAs PINホトダイオードにおいては
トムソンCSFのPOULAINから行つたように不純物濃度の低
いInGaAs光吸収層内に選択拡散技術を用いてpn接合を形
成して、デバイスのバイアス電圧０ボルトでの動作を実
現していた（エレクトロニクス レター 第21巻第441
〜２頁,1985年（Electronics Letters,Vol.21（1985）4
41〜442）参照）。 さらに、窓層にInAlAsを用いた公知例としてはBell研
究所のF.Capassoらによるアバランシユホトダイオード
が唯一の例である。この場合、InGaAsとInAlAsとの価電
子帯のエネルギー差が0.2eVと小さいことを利用して、
光励起キヤリアがアバランシエ増倍領域へ効果的に移動
することを狙つて、Pile−upの軽減を目的としたもの
で、暗電流低減に積極的に利用したものではなかつた。 また、近年１〜1.6μｍ帯の波長の光を利用した光通
信、情報処理技術の発展がめざましい。この際の受光素
子として、InP,InGaAsを主体とした化合物半導体素子が
期待されている。特に、半導体レーザの発振状態をモニ
ターする受光素子としては、バイアス電圧なしで動作す
る、低暗電流，低容量の素子が望ましい。従来、このよ
うな素子は、エレクトロニクス レター，21（1985年）
第441から441頁（Electronics Letters 21（1985）pp44
1〜442）において論じられ、第５図で示したようにInP
基板上にInPとInGaAsをダブルヘテロ構造に成長させた
後、上部InP層上より、上部InP層を経て、InGaAs層内ま
でに不純物を拡散させて、InGaAs層内にPN接合面に位置
させることによつて得られることが知られていた。しか
し、いかにして、再現性良く、InGaAs層の所定の位置に
PN接合を位置させるかについては配慮されていなかつ
た。 さらに、不純物濃度の比較的低いInP層とInGaAs層の
ヘテロ接合に、垂直方向から不純物の熱拡散が行われる
と、ヘテロ接合面に達した時、接合面に沿つた横方向拡
散が発生する現象が存在した。このため、拡散マスクを
用いた選択性熱拡散によるプレーナ型PINホトダイオー
ドでは、ヘテロ接合面での横方向拡散による静電容量の
増大、暗電流の増大が問題となつていた。上記文献では
メサ型構造を採用して、この問題を回避しているが、生
産性の優れたプレーナ型での対応策はこれまで知られて
いなかつた。 〔発明が解決しようとする問題点〕 上記従来技術は低不純物濃度の物質間のヘテロ界面を
考慮した接合形成の制御及び界面に依存する望ましくな
い拡散について配慮がされておらず、感度の低下，応答
速度の劣化，適切な動作バイアス電圧の変動など素子性
能低下をきたす問題があつた。 また、一般に不純物濃度が１×1015cm-3まで低減され
ると拡散速度が増大し、pn接合フロントの制御が難しく
なることが知られている選択拡散技術でpn接合をInGaAs
光吸収層内に形成する場合、InGaAs層内のｐ層が厚くな
ること入射光が吸収されてしまうため量子効率が低下す
る。上記従来技術ではInGaAs内での拡散フロントの制御
性が悪く、ｐ層が厚くなり過ぎ量子効率が低下してしま
う問題点があつた。 さらに、従来の長波長ホトダイオードは、結晶の高純
度化が可能な気相成長を用い、窓層／光吸収層としてIn
P/InGaAs構造を採用していた。しかし、InGaAs層の成長
からInP層の成長へ移るとき残留ヒ素ガスの影響で、InG
aAs層とInP層の間に組成が定まらない変性層が生じ易い
という問題点があつた。この変性層は発生電流として、
ホトダイオードの暗電流を増大させる。 また、上記従来技術においては、PN接合面の位置制御
性，ヘテロ接合面での横方向拡散の抑止について配慮さ
れておらず、InGaAs層深くまでPN接合が達してしまうこ
とにより起る量子効率の低下やヘテロ接合面での接合面
積の異常増加により起る静電容量，暗電流の増大などの
問題があつた。 本発明の目的は、不純物濃度，界面層，主接合の位置
を配慮することによつて、低バイアス電圧、ひいてはゼ
ロバイアス電圧で、高感度，高速で、また暗電流の小さ
い安定な半導体受光素子を実現することにある。 〔問題点を解決するための手段〕 上記目的は、第１〜４図によつて示す様に、ホトダイ
オードを構成する不純物濃度分布を工夫し、それによつ
て接合位置を制御し、高性能を達成する。 即ち、選択的に不純物を導入して接合が形成されるEg
の大きい物質４は、不純物濃度の小さい領域４″と不純
物濃度の比較的大きい薄い領域４′からなる。光吸収層
として使用する不純物濃度が小さく、かつEgの小さい物
質３は領域４′と接している。本不純物濃度構造におい
て、領域４″の表面から他方の導電形の不純物を導入す
ると、接合は拡散係数の速い４″領域を越え、拡散速度
の遅い不純物濃度の大きい領域４′内に形成される。 本状態において低バイアス電圧で動作するためには、
少なくとも拡散電位（built−in電圧）によつて、接合
から伸びる空乏層は領域４′と３の境界に達しているこ
とが必要とされる。この場合には零バイアス電圧で感度
が得られ、外部印加電圧は領域３を空乏層化するために
有効に使われる。一方、空乏層が境界に達していない場
合には、外部からの印加電圧によつて初めて空乏層が境
界に伸びた時、領域３内で発生した光励起キヤリアは接
合に集められ、光電流に寄与するようになる。InP系やG
aAs系などの比較的Egの大きい化合物半導体の拡散電位
は約1Vと考えることができ、拡散電位で少なくとも４′
が空乏層化するには領域４′の不純物濃度Ｎと厚さｄの
関係は次式で考えられる。 ここで、q:電子電荷素量、E:誘電率 例えばInPの場合には、上式は次の様になる。 Ｎ1.4×1015/d2 …… （２） （２）式では、Ｎは不純物濃度の高い領域４′の不純
物濃度（単位:cm-3）を、ｄはこの領域４′の厚さ（単
位：μｍ）をそれぞれ示す。 上述した文献や実験から、接合位置の制御やヘテロ界
面のラテラル拡散の防止には、不純物濃度は少なくとも
１×1016cm-3以上が効果的であることが分かつた（これ
以下の濃度では拡散などに対して顕著な効果がない）。
このためには、（２）式より厚さは約0.3μｍ以下であ
ることが必要となる。領域４′による接合の位置の制御
精度を考えると厚さは0.1μｍが必要となる。この場
合、不純物濃度は（２）式より約１×1017cm-3以下とな
る。こうした結果は実験的にも実証され、４′層の不純
物濃度を１×1016〜１×1017cm-3,厚さが0.1〜0.3μｍ
とすることが、適切であることが分かつた。（１）式か
ら分かる様に誘電率は半導体間で大した違いはないた
め、本関係は他半導体にも適用できる。 さらに、上記目的はInGaAs光吸収層とInP窓層の間にI
nAlAs層を挿入し、InAlAs層内にpn接合を形成すること
によつても達成される。 また。上記目的はInGaAs光吸収層を比較的不純物濃度
の高い層と不純物濃度の低い層の二層で構成し、pn接合
を比較的不純物濃度の高い光吸収層内に形成することに
よつて達成される。 また、上記目的は、上部InP層の下部に、不純物濃度
が若干高いInP層をもうけるとともに、InGaAs層上部
に、不純物濃度が、比較的高いInGaAs層をもうけ、不純
物拡散をこの不純物濃度が高いInGaAs層上端または内部
に形成することによつて達成される。 〔作用〕 第１図において、Egの大きい物質からなる比較的不純
物濃度の大きい領域４′は、pn接合の位置を４′内に位
置させるように動作する。また、４′内に接合が形成さ
れるため、領域４と領域３の間のヘテロ界面に沿つて異
常な拡散が防止できる。 これら技術的手段により、接合の位置を安定に制御で
きるようになると共に、ヘテロ界面に沿う異常な拡散の
広がりを防止できるため、再現性良く特性の均一かつ優
れたホトダイオードを得ることができる。 比較的不純物濃度が高いInGaAs層においては拡散速度
は遅く、InGaAs層内に制御性よくpn接合を形成すること
ができる。したがつてｐ−InGaAs層の厚さを薄くするこ
とができるため、量子効率を低下させることなく、バイ
アス電圧0Vで動作可能となる。また、バイアス電圧を印
加すると空乏層は不純物濃度の低いInGaAsへ伸び、低バ
イアス電圧でも空乏層を大きく伸ばすことができる。し
たがつて、低バイアス電圧で容量を小さく抑えることが
可能になり、CR時定数で制限される高速応答も実現可能
となる。 気相成長法においては、InGaAs層の成長からInAlAs層
の成長に移るときに、ヒ素ガスを切らないため残留ヒ素
ガスによる変性層は生じない。InAlAs層の成長からInP
層へ移るときには残留ヒ素の影響は残るが、pn接合がIn
AlAs層内に形成されるためにInAlAs/InPのヘテロ界面
は、ホトダイオードとしての暗電流の劣化に影響を与え
ない。したがつて、本発明では低暗電流のホトダイオー
ドを実現できる。 また、結晶成長層の不純物濃度が低いため、容量は低
く抑えることができ、CR時定数で制御される高速応答も
実現できる。 また、半導体としてInP系を用いた場合、上部InP層の
下部にもうける不純物濃度が若干高いInP層は、上部InP
層とInGaAs層間での界面でのストレスなどに由来する横
方向異常拡散を緩和し、防止する役目をする。一方、In
GaAs層の比較的上部に形成される不純物濃度が比較的高
いInGaAs層では拡散速度が遅いため、その層の上端また
は内部でPN接合面を停止することが容易である。 〔実施例〕 以下、本発明の一実施例を図を用いて説明する。 実施例１ 本実施例ではInP系の材料を用いた場合について説明
するが、本発明の本質は他のGaSb系など他の化合物半導
体を用いた場合においても変るものではない。 高不純物濃度のn+−InP基板１上に、気相成長技術
（例えばMO−CVD法、ハライド系あるいはハライド系のV
PE法）により、連続的に低濃度のn-−InPバツフア層2,
低不純物濃度のn-−InGaAs光吸収層3,窓層として働らく
ｎ−InP層４′及び低濃度のn-−InP層４″を成長させ
る。領域３は不純物濃度が１×1015cm-3,厚さ2.5μｍで
ある。また、４′層及び４″層は各々不純物濃度が２×
1016cm-3,1×1015cm-3,厚さは0.2μm,1.8μｍである。
プラズマCVDによつて形成したSiNx膜をマスクとして、
選択的に不純物を導入し、ｐ型領域５を形成する。領域
５の先端は領域４′に接するかあるいは４′の内部に存
在する。ｐ形不純物領域の形成においては、ZnやCdなど
の熱拡散、あるいはBeやMgなどのイオン打込み法が取ら
れる。pn接合の先端を10で示す。次にパツシベーシヨン
膜としてSiNx/PSG/SiO2三層膜６を形成し、反射防止膜
としてSiNx7を使用した。ｐ形電極にはTi/Pd/Au蒸着膜
8,n形電極にはAuGeNi/Pd/Au蒸着膜９を形成した。 本発明では拡散電位により、接合からの空乏層端はIn
GaAs領域３に達しており、バイアス電圧を印加すること
によつて空乏層は領域３の全領域に伸びる。領域３の不
純物濃度が低いため、逆バイアス5Vで全領域が空乏層化
する。本素子に光が入射した場合、入射光は領域３内で
ほとんど吸収され、光励起キヤリアはドリフト電界によ
つて、接合10に集められる。このため、光励起キヤリア
はほとんど再結合なく集められるので量子効率が高く、
かつドリフトによつて移行するため高速応答が可能にな
る。1.55μｍの半導体レーザを用いた実験により、量子
効率90％，パルス立入り，立下り時間1ns以下を得た。 本実施例によれば、接合は比較的不純物濃度の高い薄
い領域に形成され、かつ、ヘテロ界面の影響を軽減でき
るため、暗電流が小さくなる。また、無バイアス電圧で
空乏層は光吸収領域に達するため、零バイアスでも高い
感度を持つ。更に、低バイアス電圧で光吸収領域は空乏
層化するため、TTLなどのIC電源と両立できる電圧（例
えば5V）で、高速応答を表現できる。更に、表面には不
純物濃度が低く、Egの大きい物質が形成される（領域
４″）ため、逆方向の耐電圧が大きくなる。 実施例２ 第２図によつて説明する。 第２図は、InGaAs PINホトダイオードの縦断面図であ
る。 ｎ型InP基板（Ｓドープ）１上にn-−InPバツフア層,n
-−InGaAs光吸収層3,n-−InGaAs層14,n−InP窓層15をMO
CVD法（または、クロライドVPE法，ハイドライドVPE法,
MBE法）により連続成長させる。pn接合16はZnまたはCd
の選択熱拡張またはBe,Mgのイオン注入によりｎ−InGaA
s光吸収層内に形成する。拡散定数が大きくならないよ
うにｎ−InGaAs層の不純物濃度を１×1016cm-3に設定
し、pn接合の拡散フロントの制御性を±0.1μｍにして
いる。 パツシベーシヨン膜17は、SiO2/PSG/SINxの三層構造
を採用し、SiNx/InPの界面準位を５×1012cm-2以下に抑
え、表面リーク電流による暗電流の劣化を防止してい
る。 反射防止膜18はパツシベーシヨン膜に用いたSiNx膜を
採用し、膜厚を1.5μｍ帯に最適化した結果、反射率を
％以下に抑えてある。 ｐ型オーミツク電極はAu/Pt/Ti19、ｎ型オーミツク電
極はAU/Pd/AuGeNi110を用い、良好なオーミツク特性を
実現している。 入射した光はInGaAs光吸収層によつて吸収される。ｐ
−InGaAs層での光吸収は損失となる。InGaAsの吸収係数
が104cm-1であるので、厚さを0.1μｍ以内にすれば10％
程度の損失となり、その他の損失の要因はほとんど存在
しないため、90％以上の量子効率を期待できる。また、
InGaAsの禁止帯幅が0.75eVとInP（1.35ev）に比べて小
さいため、暗電流はInP層にpn接合にある場合より若干
大きくなるが、バイアス電圧10Vで1nA程度の実用的レベ
ルに低く抑えることができる。ｎ−InGaAs層の不純物濃
度が低いため、低バイアス電圧で空乏層が大きく伸び、
10Vで0.5PF程度の容量を期待できる。 ホトダイオードの高速応答性はCR時定数で制限される
ため、負荷抵抗を50Ωとすると、CR時定数は25PSとな
り、10GHz以上の高速応答が期待できる。 実施例３ 第３図により説明する。 第３図はInP/InAlAs/InGaAsPINホトダイオードの縦断
面図である。 ｎ型InP基板１（ＳまたはSnドープ）上に、MOCVD法
（またはVPE法,MBE法）により、n-−InPバツフア層2,n-
−InGaAs光吸収層3,n−InAlAs窓層24,InP窓層25を連続
成長させる。n-層の不純物濃度は１×1015cm-3である。
次にプラズマCVD法により形成したSiNx膜を拡散マスク
としてZnの選択熱拡散を行ない、p+−InP層,p+−InAlAs
層26を形成する。次に、プラズマCVD法によるSiNx,熱CV
D法によるSiO2/PSGの三層構造27によりパツシベーシヨ
ンを施した後、SiO2/PSGを除去しSiNxの反射防止膜28を
形成する。 最後にｐ型オーミツク電極（Au/Pt/Ti）29,n型オーミ
ツク電極（Au/Pd/AuGeNi）210を形成する。 ホトダイオードに入射した光は、バイアスされて空乏
層化しているInGaAs層で吸収され、キヤリアを発生す
る。発生したキヤリアは空乏層内をドリフトして進行
し、pn接合に到達し、電極から光電流として外部回路に
取り出される。 本実施例のホトダイオードは、低暗電流の良好な特性
が得られる。InGaAs層３μｍ程度にとれば内部量子効率
は100％近くなる。またSiNx膜の無反射コーテイングに
より表面反射も１％以下に抑えることができるため、外
部量子効率は90％を期待できる。また、結晶成長層の不
純物濃度が１×1015cm-3と低いため、10Vで0.5 pFの低
容量を実現できる。また、暗電流もInAlAs/InGaAsヘテ
ロ界面での暗電流の劣化を防ぐことが可能になるため、
10Vで1nA以下に抑えることができる。また、高周波特性
についても通常CRの時定数で帯域制御され、容量が低い
ため10GHz以上の高速動作が可能である。 以上、本実施例では低電圧動作で良好な電気、光学特
性を示すことが分かる。 また、AlInAs層の不純物濃度が比較的高いため、pn接
合を±0.2μｍの精度で形成でき、ホトダイオードを工
業的に生産する場合も高歩留りが期待できる。 実施例４ 第４図により説明する。第４図は、InP/InGaAsプレー
ナ型PINホトダイオードの縦断面図である。 n+−InP基板（Ｓドープ）１上にn-−InPバツフア層2,
n-−InGaAs光吸収層3,n−InGaAs層24,n−InP窓層35,n-
−InP窓層36をMOCVD法により連続成長した。各層の厚さ
と、不純物濃度は2;0.5μm,1×1015cm-3,3;2μm,1×10
15cm-3,24;0.4μm,2×1016cm-3,35;0.2μm,2×1016c
m-3,36;3μm,1×1015cm-3である。つぎに、36の上にSiO
2/PSG膜をCVDで付着し、フオトリソグラフイで拡散マス
クパターンを形成した。拡散径は100μｍφである。次
にZnP2を閉管法を用いて、550℃で熱拡散し、PN接合面
を320,p型InP7−1,p型InGaAs7−２を形成した。パツシ
ベーシヨン膜38はSiO2/PSG/SiNx三層構造膜，反射防止
膜39はSiNxである。ｐ型電極310にはAu/Pt/Tiを、ｎ型
電極311にはAu/Pd/AuGeNiを用いた。 素子作成後、EBIC法およびステインエツチ法でPN接合
位置を調べたところ、PN接合フロント位置はｎ−InGaAs
層24の上端または内部に再現性良く位置しており、かつ
36と35,35と24各層間の接合面に沿つた横方向異常拡散
は全く認められなかつた。 得られた素子はバイアス電圧なしで、量子効率80％を
示し、接合容量は約2pFと高性能であつた。 〔発明の効果〕 本発明によれば、比較的不純物濃度の高い禁止帯幅の
大きい物質と不純物濃度の低い禁止帯幅の小さい物質が
接した構造になつており、禁止帯幅の大きい領域内に形
成された接合から拡散電位で空乏層は禁止帯幅の小さい
領域に伸びているので、以下の様な効果がある。 （１）接合位置を光吸収領域近くに再現性良く形成でき
る。 （２）ヘテロ界面の影響による異常な不純物拡散の影響
を軽減できる。 （３）無バイアス、あるいは低バイアスで高感度を達成
できる。 （４）接合はEgの大きい領域にあり、ヘテロ界面の影響
がなくなるため、暗電流が小さくなる。 また、本発明によれば、光吸収層と窓層のヘテロ界面
の残留ヒ素ガスによる変性層を取り除くことができるた
め、格子欠陥に基づく暗電流の劣化を低く抑えることが
できる効果がある。 さらに、本発明によれば、零バイアス電圧で感度を持
つ高性能（低静電容量，低暗電流，高量子効率）なプレ
ーナPINホトダイオードを、再現性良く生産できる効果
がある。
【図面の簡単な説明】
第１図は実施例１を示す素子の縦断面図、第２図は実施
例２のInP/InAlAs/InGaAs断面図、第３図は実施例３のI
nGaAsを用いた素子の断面図、第４図は実施例４に示す
素子の断面図、および第５図は従来の受光素子の断面図
である。 １……n+−InP基板、２……n-−InPバツフア層、３……
n-−InGaAs光吸収層、４′……ｎ−InP薄層、４″……n
-−InP窓層、５……ｐ−InP拡散層、６……パツシベー
シヨン層、７……反射防止膜、８……ｐ側電極、９……
ｎ側電極、10……pn接合、14……n-−InAlAs窓層、15…
…n-−InP窓層、16……ｐ−InP層,p−InAlAs層（Zn拡
散）、17……SiO2/PSG/SiNx（2000Å/2000Å/2000
Å）、18……SiNx（1900Å）、19……ｐ型オーミツク電
極Au/Pt/Ti（1.0μm/0.1μm/0.1μｍ）、110……ｎ型オ
ーミツク電極Au/Pd/AuGeNi（1.0μm/0.1μm/0.1μ
ｍ）、24……ｎ−InGaAs光吸収層、25……n-−InP窓
層、26……ｐ−InP,p−InGaAs層（ZnまたはCdの選択熱
拡散）、27……パツシベーシヨン膜SiO2/PSG/SiNx、28
……反射防止膜（SiNx,1900Å）、29……ｐ型オーミツ
ク電極（Au/Pt/Ti）、210……ｎ型オーミツク電極（Au/
Pd/AuGeNi）、35……ｎ−InP窓層、36……n-−InP窓
層、37……ｐ−InP、37……ｐ−InGaAs、38……パツシ
ベーシヨン膜、39……反射防止膜、310……ｐ型電極、3
11……ｎ型電極、320……PN接合面。
例２のInP/InAlAs/InGaAs断面図、第３図は実施例３のI
nGaAsを用いた素子の断面図、第４図は実施例４に示す
素子の断面図、および第５図は従来の受光素子の断面図
である。 １……n+−InP基板、２……n-−InPバツフア層、３……
n-−InGaAs光吸収層、４′……ｎ−InP薄層、４″……n
-−InP窓層、５……ｐ−InP拡散層、６……パツシベー
シヨン層、７……反射防止膜、８……ｐ側電極、９……
ｎ側電極、10……pn接合、14……n-−InAlAs窓層、15…
…n-−InP窓層、16……ｐ−InP層,p−InAlAs層（Zn拡
散）、17……SiO2/PSG/SiNx（2000Å/2000Å/2000
Å）、18……SiNx（1900Å）、19……ｐ型オーミツク電
極Au/Pt/Ti（1.0μm/0.1μm/0.1μｍ）、110……ｎ型オ
ーミツク電極Au/Pd/AuGeNi（1.0μm/0.1μm/0.1μ
ｍ）、24……ｎ−InGaAs光吸収層、25……n-−InP窓
層、26……ｐ−InP,p−InGaAs層（ZnまたはCdの選択熱
拡散）、27……パツシベーシヨン膜SiO2/PSG/SiNx、28
……反射防止膜（SiNx,1900Å）、29……ｐ型オーミツ
ク電極（Au/Pt/Ti）、210……ｎ型オーミツク電極（Au/
Pd/AuGeNi）、35……ｎ−InP窓層、36……n-−InP窓
層、37……ｐ−InP、37……ｐ−InGaAs、38……パツシ
ベーシヨン膜、39……反射防止膜、310……ｐ型電極、3
11……ｎ型電極、320……PN接合面。
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フロントページの続き
(72)発明者 長妻 一之
東京都国分寺市東恋ヶ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 大内 博文
東京都国分寺市東恋ヶ窪１丁目280番地
株式会社日立製作所中央研究所内
(56)参考文献 特開 昭57−190370（ＪＰ，Ａ)
特開 昭59−106165（ＪＰ，Ａ)
特開 昭61−267376（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．基板の上部に、光吸収層と、該光吸収層より高い濃
度の不純物を含む中間層と、該光吸収層より禁止帯幅が
大きく且つ該中間層より低い濃度の不純物を含む窓層と
をこの順に積層した積層構造を有し、上記積層構造は上
記窓層から少なくとも上記中間層まで延伸して形成され
た受光機能を有する接合を含み、上記中間層に含まれる
不純物濃度Ｎと該中間層の厚さｄは、電子の電荷素量を
ｑ、該中間層の誘電率をＥとしたとき、 Ｎ・d2≦2E/q なる関係を満たすように選ばれていることを特徴とする
半導体受光素子。 ２．前記中間層は、前記窓層の前記光吸収層側部分の不
純物濃度を高くした領域及び前記光吸収層の前記窓層側
部分の不純物濃度を高くした領域の少なくとも一方によ
り構成されることを特徴とする特許請求の範囲第１項記
載の半導体受光素子。 ３．前記光吸収層がInGaAsであって前記中間層がInAlAs
であることを特徴とする特許請求の範囲第１項記載の半
導体受光素子。 ４．前記窓層がInPであって前記中間層がInAlAsである
ことを特徴とする特許請求の範囲第１項記載の半導体受
光素子。 ５．前記窓層がInP、前記光吸収層がInGaAs、及び前記
中間層が該光吸収層の不純物濃度の高い領域でそれぞれ
構成されてなることを特徴とする特許請求の範囲第１項
記載の半導体受光素子。 ６．前記接合が前記中間層内に形成されてなることを特
徴とする特許請求の範囲第１項記載の半導体受光素子。 ７．前記中間層はInPであり、その不純物濃度は１×10
16〜１×1017cm-3であり厚さは0.1〜0.3μｍであること
を特徴とする特許請求の範囲第１項記載の半導体受光素
子。 ８．基板の上部に、光吸収層を形成する第１の工程と、
該光吸収層上にこれより高い濃度の不純物を含む中間層
を形成する第２の工程と、該中間層上に該光吸収層より
禁止帯幅が大きく且つ該中間層より低い濃度の不純物を
含む窓層を形成する第３の工程と、該窓層と該中間層の
一部にこれらの層に含まれる不純物とは異なる導電型の
不純物を拡散して受光機能を有する接合を形成する第４
の工程とを含み、上記第２の工程において上記中間層に
含まれる不純物濃度Ｎと該中間層の厚さｄは、電子の電
荷素量をｑ、該中間層の誘電率をＥとしたとき、 Ｎ・d2≦2E/q なる関係を満たすように該中間層を形成することを特徴
とする半導体受光素子の製造方法。 ９．前記第４の工程は、Znの熱拡散により行うことを特
徴とする特許請求の範囲第８項記載の半導体受光素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143000A JP2708409B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体受光素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143000A JP2708409B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体受光素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631079A JPS631079A (ja) | 1988-01-06 |
| JP2708409B2 true JP2708409B2 (ja) | 1998-02-04 |
Family
ID=15328610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143000A Expired - Lifetime JP2708409B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体受光素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708409B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4956944B2 (ja) * | 2005-09-12 | 2012-06-20 | 三菱電機株式会社 | アバランシェフォトダイオード |
| JP4662188B2 (ja) * | 2008-02-01 | 2011-03-30 | 住友電気工業株式会社 | 受光素子、受光素子アレイおよびそれらの製造方法 |
| JP5195172B2 (ja) | 2008-08-29 | 2013-05-08 | 住友電気工業株式会社 | 水分検出装置、生体中水分検出装置、自然産物中水分検出装置、および製品・材料中水分検出装置 |
| JP5233535B2 (ja) * | 2008-09-11 | 2013-07-10 | 住友電気工業株式会社 | 撮像装置、視界支援装置、暗視装置、航海支援装置および監視装置 |
| JP5233549B2 (ja) * | 2008-09-22 | 2013-07-10 | 住友電気工業株式会社 | 食品品質検査装置、食品成分検査装置、異物成分検査装置、食味検査装置および変移状態検査装置 |
| JP5422990B2 (ja) * | 2008-12-22 | 2014-02-19 | 住友電気工業株式会社 | 生体成分検出装置 |
| JP4743453B2 (ja) | 2008-12-25 | 2011-08-10 | 住友電気工業株式会社 | 気体モニタリング装置、燃焼状態モニタリング装置、経年変化モニタリング装置、および不純物濃度モニタリング装置 |
| CN102265411B (zh) * | 2008-12-26 | 2014-06-11 | 住友电气工业株式会社 | 受光元件、受光元件阵列、制造受光元件的方法以及制造受光元件阵列的方法 |
| JP5391945B2 (ja) * | 2009-09-07 | 2014-01-15 | 住友電気工業株式会社 | 受光素子及びエピタキシャルウェハ |
| CN103426966A (zh) | 2009-09-07 | 2013-12-04 | 住友电气工业株式会社 | 受光元件 |
| JP4706805B2 (ja) * | 2011-01-21 | 2011-06-22 | 住友電気工業株式会社 | 撮像装置、視界支援装置、暗視装置、航海支援装置および監視装置 |
| JP4721147B1 (ja) * | 2011-02-21 | 2011-07-13 | 住友電気工業株式会社 | 生体成分検出装置 |
| JP4737478B2 (ja) * | 2011-02-21 | 2011-08-03 | 住友電気工業株式会社 | 食品品質検査装置、食品成分検査装置、異物成分検査装置、食味検査装置および変移状態検査装置 |
| JP4743458B2 (ja) * | 2011-03-17 | 2011-08-10 | 住友電気工業株式会社 | 水分検出装置、生体中水分検出装置、自然産物中水分検出装置、および製品・材料中水分検出装置 |
| JP5776745B2 (ja) * | 2013-10-15 | 2015-09-09 | 住友電気工業株式会社 | 受光素子及びエピタキシャルウェハ |
| JP2016004936A (ja) * | 2014-06-18 | 2016-01-12 | 住友電気工業株式会社 | 受光素子およびエピタキシャルウエハ |
| JP6641442B1 (ja) | 2018-10-16 | 2020-02-05 | 浜松ホトニクス株式会社 | 光検出素子及び光検出装置 |
| CN115241328B (zh) * | 2022-08-30 | 2024-08-02 | 北京英孚瑞半导体科技有限公司 | 一种单载流子探测器的制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0110799Y2 (ja) * | 1981-03-31 | 1989-03-28 | ||
| JPS59106165A (ja) * | 1982-12-10 | 1984-06-19 | Fujitsu Ltd | 半導体受光装置の製造方法 |
| JPS601660A (ja) * | 1983-06-17 | 1985-01-07 | Mitsubishi Electric Corp | ダビングプロテクト装置 |
| JPS61267376A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | 半導体装置 |
-
1986
- 1986-06-20 JP JP61143000A patent/JP2708409B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS631079A (ja) | 1988-01-06 |
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