JP5218502B2 - 固体撮像装置の製造方法 - Google Patents

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本発明は、基板裏面側から光を入射させるようにした裏面照射型固体撮像素子の製造方法に関する。
固体撮像素子として、CMOS型固体撮像素子及びCCD型固体撮像素子が知られている。例えばCMOS型固体撮像素子は、フォトダイオードと複数のMOSトランジスタとにより1画素を形成し、複数の画素を所要のパターンに配列して構成される。このフォトダイオードは、受光量に応じた信号電荷を生成し蓄積する光電変換素子であり、複数のMOSトランジスタはフォトダイオードからの信号電荷の読み出し動作を行うための素子である。
図8に、イメージセンサに適用した従来の裏面から光照射するCMOS型固体撮像素子の例を示す。図8は、画素の要部を示している。単位画素ではフォトダイオード53と、フォトダイオード53からの信号電荷を読み出すMOSトランジスタ54と、それ以外のMOSトランジスタ55の構成部分を表している。この裏面照射型のCMOS固体撮像素子51は、第1導電型、例えばn型のシリコン半導体基板61に各画素を区画するための画素分離領域62を形成し、各区画された画素領域にフォトダイオード53と複数のMOSトランジスタ、すなわち読み出しトランジスタ54、それ以外のMOSトランジスタ55が形成されて単位画素60が構成される。そして、この画素60が多数個、2次元マトリックス状に配列される。
画素分離領域62は、基板表面から基板裏面にわたって比較的に低不純物濃度の第2導電型であるp型半導体領域により形成される。フォトダイオード53は、p型の画素分離領域62と各MOSトランジスタ54、55が形成される比較的に深いp型半導体ウェル領域63とにより囲まれたn型半導体基板61で形成される。すなわちフォトダイオード53は、n−半導体領域61Aとその表面側の高不純物濃度のn+半導体領域(n+領域)61Bとにより形成される。このn+領域61Bは、フォトダイオード3内で光電変換により生成された電子・正孔のうち信号となる電荷、この例では電子を蓄積するための電荷蓄積領域となる。さらに、このn+半導体領域61Bの表面にp+半導体領域64が形成される。
各MOSトランジスタ54、55は、次のようにして構成される。p型半導体ウェル領域63の表面には、フォトダイオード53に隣接するように、高不純物濃度のn型ソース・ドレイン領域(n+領域)57、58、59がイオン注入により形成される。
読み出しトランジスタ54は、n型ソース・ドレイン領域57と、フォトダイオード53の表面側のソース・ドレイン領域を兼ねるn+領域61Bと、両領域57及び61B間のp−チャネル領域65上にゲート絶縁膜を介して形成したゲート電極とにより構成される。また、読み出しトランジスタ54以外のトランジスタ55は、対をなすn型ソース・ドレイン領域58及び59と、両領域58及び59間のp型半導体ウェル領域63上にゲート絶縁膜を介して形成したゲート電極67とにより形成される。
また、n型半導体基板61の光照射面となる裏面には、暗電流の発生を抑制するための高不純物濃度のp型半導体領域よりなるp+アキュムレーション層68が形成される。
この裏面照射型固体撮像素子51は、半導体基板61の裏面側から光をフォトダイオード53に入射し、フォトダイオード53において光電変換して受光量に応じた信号電荷をn+領域61Bに蓄積するようにしている。そして、各MOSトランジスタ54、55の読み出し動作によってn+領域61Bの信号電荷が読み出される。
特許文献1には、上述した裏面照射型固体撮像素子が開示されている(特許文献1、図4参照)。
特開2003−31785号公報
固体撮像素子は、多画素化、すなわち単位画素の微細化を進めるため、画素間の画素ピッチを狭める必要がある。上述のような裏面照射型固体撮像素子でも、単位画素の微細化に伴って画素分離領域も狭くなる傾向にある。各単位画素で光電変換された電荷が隣り合う画素に漏れないように画素分離領域を設けているため、微細化に伴って、この画素分離領域を狭くしてしまうと、隣り合う画素に電荷漏れを生じ混色の原因となるため単に狭くすることはできない。
さらに、画素の表裏面には、半導体領域64、68が形成されているが、最適な濃度条件で形成しないと、シリコン界面から発生する暗電流の発生が多くなり、画質のS/Nが悪化してしまう。
本発明は、上述の点に鑑み、単位画素を微細化しても混色することなく、また、アキュムレーション層での暗電流の発生を抑えた裏面照射型固体撮像素子及びその製造方法を提供するものである。
本発明の裏面照射型固体撮像素子の製造方法は、半導体基板に光電変換部を形成する工程と、半導体基板の光電変換部の光照射面側に、光照射面側からイオン注入することによってアキュムレーション層を形成する工程と、半導体基板の光電変換部の光照射面とは反対側の面に、光照射面側からイオン注入することによってアキュムレーション層を形成する工程と、光電変換部の両面にアキュムレーション層を形成した後、半導体基板の光照射面側に第1の支持基板を、熱処理を行いながら貼り合わせる工程と、貼り合わせ後に、半導体基板の光照射面側とは反対側を研磨し、半導体基板を所用の厚さに形成する工程と、半導体基板の光照射面側とは反対側を研磨した後、半導体基板の光照射面とは反対側の面に配線層を形成する工程と、配線層上部に第2の支持基板を、熱処理を行いながら貼り合わせる工程と、第2の支持基板を貼り合わせた後、第1の支持基板を半導体基板の光照射面側から除去する工程とを有し、半導体基板の両面のアキュムレーション層は、その不純物濃度が1×1017cm−3〜1×1019cm−3となるように形成し、半導体基板の光照射面側のアキュムレーション層は、第1の支持基板を貼り合わせる工程における熱処理により活性化して形成することを特徴とする。
本発明の裏面照射型固体撮像素子の製造方法によれば、各画素の光電変換部が形成された半導体基板の光照射面となる裏面側からイオン注入により、裏面側アキュムレーション層を形成するので、不純物濃度が1×1017cm−3〜1×1019cm−3で且つ裏面からの接合深さが0.4μm以下を有する裏面側アキュムレーション層を精度よく形成することができる。
イオン注入後のアキュムレーション層をレーザ光によって活性化するときは、他部の悪影響を与えずにアキュムレーション層を活性化することができる。また、イオン注入後のアキュムレーション層を製造時の基板貼り合せによる熱処理によって活性化するときは、別途活性化する工程が省略され、製造工程の簡素化を図ることができる。
本発明に係る裏面照射型固体撮像素子の一実施の形態を示す構成図である。 本発明に係る裏面照射型固体撮像素子の要部を示す断面図である。 A〜E 本発明に係る裏面照射型固体撮像素子の製造方法の一実施の形態を示す断面図である(その1)。 A〜B 本発明に係る裏面照射型固体撮像素子の製造方法の一実施の形態を示す断面図である(その2)。 A〜F 本発明に係る裏面照射型固体撮像素子の製造方法の他の実施の形態を示す断面図である(その1)。 A〜D 本発明に係る裏面照射型固体撮像素子の製造方法の他の実施の形態を示す断面図である(その2)。 本発明に係る裏面照射型固体撮像素子を用いる電子機器モジュールの構成図である。 従来の裏面照射型固体撮像素子を示す構成図である。
以下、図面を参照して本発明の実施の形態を説明する。
図1は、本発明に係る裏面照射型固体撮像素子を裏面照射型CMOS固体撮像素子に適用した一実施の形態を示す概略構成図である。
本実施の形態に係る裏面照射型固体撮像素子1は、第1導電型のシリコン半導体基板2に第2導電型の半導体領域からなる画素分離領域13を形成し、この画素分離領域13で区画された各画素領域に光電変換部となるフォトダイオード3と、このフォトダイオード3に蓄積された信号電荷の読み出し動作を行うための素子、すなわち所要数のMOSトランジスタTrを形成し構成される。20は単位画素である。画素分離領域13は、基板2の表面から裏面に至るように深さ方向に形成される。半導体基板2の表面側のフォトダイオード3の界面には、暗電流発生を抑制するための第2導電型のアキュムレーション層(電荷蓄積層)12が形成され、半導体基板2の裏面側のフォトダイオード3の界面には、同様に暗電流発生を抑制するための第2導電型のアキュムレーション層(電荷蓄積層)15が形成される。各画素のフォトダイオード3は、この表裏両面側のアキュムレーション層12、15と、左右の画素分離領域13により囲まれる。
基板2の表面上には、MOSトランジスタTrのゲート電極8が形成されると共に、その上に層間絶縁膜26を介して多層の配線層24aが配された配線領域24が形成される。さらにこの配線領域24上に支持基板25が形成される。支持基板25としては、薄い半導体基板を支持できるものであれば、どのような材料基板でも用いることができるが、例えばシリコン基板を用いることが好ましい。
一方、半導体基板2の裏面側のアキュムレーション層15上に絶縁保護膜17を介して、あるいは介さないでオンチップカラーフィルタ22が形成され、このカラーフィルター22上に各画素20に対応するようにオンチップレンズ21が形成される。このCMOS裏面照射型固体撮像素子1においては、基板裏面からオンチップレンズ21を通してフォトダイオード3に対して光Lが照射するようになされる。
ここで、本発明に係る裏面照射型CMOS固体撮像素子1の詳細について説明する。
図2は、本実施の形態に係る裏面照射型固体撮像素子の単位画素の要部を示す断面構成図である。
この実施の形態は、画素領域及び画素ピッチを微細化した裏面照射型CMOS固体撮像素子に適用した場合である。本実施の形態では、第1導電型であるn型シリコン半導体基板2の各画素領域を区画するように第2導電型であるp型の半導体領域からなる画素分離領域13が形成される。この画素分離領域13の幅w2は、2μm以下で形成される。p型画素分離領域13の不純物濃度は、1×1017cm−3以上とされる。ここで、p型画素分離領域13は、フォトダイオード3で発生した信号電荷が隣接する画素のフォトダイオード3へ拡散させないように、画素分離領域の幅w2に対して不純物濃度が設定される。つまり、幅w2 を狭くするに従って不純物濃度を高くするようになす。しかし、余り不純物濃度を高くすると、格子歪みからくる結晶欠陥が無視できなくなるので、実用可能な不純物濃度の範囲としては、1×1019cm−3以下とすることができる。格子歪みからくる結晶欠陥によって不純物濃度の上限が存在するために、幅W2の下限も制約される。幅W2の下限としては、結晶欠陥が無視できる許容不純物ドーズ量において、隣接される画素へ電荷が漏れ込まない値とする。
フォトダイオード3を構成するn型半導体領域を挟む左右の画素分離領域13間の距離w1を10μm以下、例えば5μmとしたとき、フォトダイオード3の実効幅w3はw1−2w2となる。例えば画素分離領域13の幅w2を0.5μmとすれば、フォトダイオード3の実効幅w3は4μmとなる。
光電変換部となるフォトダイオード3は、p型画素分離領域13により囲まれたn型半導体基板2で形成される。フォトダイオード3は、n−半導体領域2aとその表面側の高不純物濃度のn+半導体領域2bとにより形成される。n半導体基板2の表面にp型画素分離領域13に延長するようにp型半導体領域16が形成され、図示せざるも、ここに各MOSトランジスタが形成される。n型半導体基板2の裏面側に、暗電流を抑制する裏面側のp+アキュムレーション層15が形成される。また、n型半導体基板2の表面側に、暗電流を抑制する表面側のp+アキュムレーション層12が形成される。この表面側及び裏面側のp+アキュムレーション層12及び15の、不純物濃度は、1×1017cm−3以上1×1019cm−3以下に設定される。また、裏面側アキュムレーション層15は、裏面からの接合深さd1が0.4μm以下となるように形成される。この接合深さの下限は、アキュムレーション層15の不純物濃度によって変わるが少なくとも暗電流の発生を抑制できる値とする。
本実施の裏面照射型CMOS固体撮像素子1によれば、光電変換部となるフォトダイオード3が表裏面のp+アキュムレーション層12、15とp型画素分離領域13で囲まれた構成であるので、混色を発生させることなく単位画素を微細化することができる。裏面側p+アキュムレーション層15を、半導体基板の裏面からの接合深さd1が0.4μmの有効深さで形成することにより、カラー画像の撮像において、波長の短い青光を裏面側p+アキュムレーション層15を透過してフォトダイオード3に入射させ光電変換させることができる。従って、青色に対する感度を確保することができ、画質のよいカラー画像が得られる。
p型画素分離領域13を、その幅w2が2μm以下で且つ不純物濃度が1×1017cm−3以上にして形成することにより、光電変換された信号電荷の隣接画素内への拡散を防止しつつ、すなわち混色を防ぎつつ、画素ピッチ、図2では幅w1の微細化を図ることができる。裏面側のp+アキュムレーション層15の不純物濃度が1×1017cm−3以上とすることにより、暗電流を抑制することができ、さらに1×1019cm−3以下とすることにより、結晶性を乱すことがない。したがって、より暗電流を抑制し、画質(S/N)を良くすることができる。
図3及び図4は、本発明に係る裏面照射型固体撮像素子1の画素部分の製造方法の一実施の形態を示す工程図である。
図3Aに示すように、シリコンからなるn型半導体基板32上にシリコン酸化膜31を挟んでシリコンからなるn型半導体層2(図2の半導体基板2に相当する)を積層してなるSOI基板30を用意する。本例では、後にフォトダイオード3を形成するn型半導体層の膜厚を10μm以下とし、この全体の厚さを725μmとしたSOI基板30を用いる。
次に図3Bに示すように、SOI基板の半導体層2の薄膜化を例えば機械的研磨と薬液によるエッチングのみで行う、または化学的機械的研磨(CMP)で行う。SOI基板30のうち一方のn型半導体層2に画素となるフォトダイオード3を形成する。このフォトダイオード3は、n型半導体領域2aとその表面側の高不純物濃度のn+半導体領域2bとにより形成される。図示せざるも、第2導電型のp型の画素分離領域13は、イオン注入により画素となるフォトダイオード3を囲むように形成する。本例の画素分離領域13の幅w2は、2μm以下とする。図示せざるも、表面側p+アキュムレーション層12をイオン注入で形成し、活性化処理を行う。
次に図示せざるもフォトダイオード3を有したn型半導体層2の表面側に形成したp型半導体領域に、複数のMOSトランジスタを形成する。さらに図3Cに示すように、SOI基板30上に配線層24a、層間絶縁膜26及び絶縁保護膜(図示せず)を積層することで配線領域24を形成する。例えば、このMOSトランジスタとしては、読み出しトランジスタ、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタを形成する。
次に、図3Dに示すように、配線領域24上に支持基板25を低温にて貼り合わせる。本例の支持基板25を配線領域24上に貼り合わせる温度は、配線層24aを形成した後に貼り合わせるため400℃以下である。また、貼り合わせる接着方法としては、シリコン酸化膜を用いて貼り合わせることもでき、さらに熱可塑性樹脂、SOG(Spin On Glass)、金属接合などを用いて接合することもできる。
次に図3Eに示すように、配線領域25に支持基板25を貼り合わせた基板を上下反転させる。この場合支持基板25が下層になり、配線領域24、n型半導体基板2、シリコン酸化膜31及びn型半導体基板32が順に積層された構成となる。
次に図4Aに示すように、上層となるSOI基板30の他方のn型半導体基板32を機械的研磨、化学的機械的研磨(CMP)、エッチング処理などにより除去する。次いで、裏面側よりイオン注入を用いて裏面側p+アキュムレーション層15を形成する。このときp+アキュムレーション層15には、イオン注入してp型不純物濃度を1×1017cm−3〜1×1019cm−3とする。さらに、レーザ光を用いて裏面側のp+アキュムレーション層15を活性化することにより、接合深さが0.4μm以下のp+アキュムレーション層15を形成する。その後、シリコン酸化膜31をエッチング除去する。若しくはシリコン酸化膜31をエッチング除去し、反射防止膜兼保護膜(図示せず)を形成後、イオン注入、レーザ光を用いて裏面側のp+アキュムレーション層15を活性化しても良い。
次に図4Bに示すように、裏面側の画素20領域上に、カラーフィルター22、オンチップマイクロレンズ21、反射防止膜、もしくは絶縁保護膜(図示せず)、電極パッド(図示せず)等を形成することで裏面照射型CMOS固体撮像素子1が完成する。
本実施の裏面照射型CMOS固体撮像素子1の製造方法によれば、図1及び図2に示す画素領域、画素ピッチが微細化された裏面照射型CMOS固体撮像素子を製造することができる。特に、フォトダイオード3を形成し、裏面側よりn型半導体基板32を研磨した後にイオン注入にてp+アキュムレーション層15を形成し、レーザ光にて活性化するため、不純物濃度が1×1017cm−3以上で、接合深さが0.4μm以下の裏面側p+アキュムレーション層15を精度よく、かつ大幅に工程数を増やすことなく、形成することができる。
図5及び図6は、本発明に係る裏面照射型固体撮像素子1の画素部分の製造方法の他の実施の形態を示す工程図である。
図5Aに示すように、シリコンからなるn型半導体基板32上にシリコン酸化膜31を挟んでシリコンからなるn型半導体層2(図2の半導体基板2に相当する)を積層してなるSOI基板30を用意する。本例では、後にフォトダイオード3を形成するn型半導体層の膜厚を10μm以下とし、この全体の厚さを725μmとしたSOI基板30を用いる。
次に図5Bに示すように、SOI基板30のうち一方のn型半導体層2に画素となるフォトダイオード3を形成する。このフォトダイオード3は、n型半導体領域2aとその表面側の高不純物濃度のn+半導体領域2bとにより形成される。図示せざるも、第2導電型のp型の画素分離領域13は、イオン注入により画素となるフォトダイオード3を囲むように形成する。本例の画素分離領域13の幅w2は、2μm以下とする。図示せざるも、表面側p+アキュムレーション層12をイオン注入で形成し、活性化処理を行う。後に裏面側となる面にイオン注入することで、p型不純物濃度 1×1017cm−3〜1×1019cm−3で且つ裏面からの接合深さw2が0.4μm以下のp+アキュムレーション層15を形成する。
次に図5Cに示すように、のちに裏面側となるp+アキュムレーション層15を有する半導体層2上にシリコン酸化膜36を有する第1の支持基板35を高温にて貼り合わせる。この貼り合わせ時の熱処理でp+アキュムレーション層15を活性化する。
次に図5Dに示すように、第1の支持基板35が下層に、SOI基板30の他方のn型半導体基板32が上層になるように基板全体を反転する。
次に図5Eに示すように、フォトダイオード3が形成されたn型半導体層2と第1の支持基板35を残して、SOI基板30のうち他方のn型半導体基板32とシリコン酸化膜31を剥離する。表面側となるn型半導体層2の表面を研磨、化学機械研磨(CMP)及びウエットエッチング処理を行うことで、n型半導体基板2を所要の厚さに形成する。
次に、フォトダイオード3を有したn型半導体層2の表面に形成したp型半導体領域に、複数のMOSトランジスタを形成する。さらに図5Fに示すように、半導体層2上に配線層24a、層間絶縁膜26及び保護膜(図示せず)を積層することで配線領域24を形成する。このMOSトランジスタとしては、例えば、読み出しトランジスタ、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタを形成する。
次に図6Aに示すように、配線領域24上に接着層となるシリコン酸化膜28を有する第2の支持基板25を低温にて貼り合わせる。本例の支持基板25を配線領域24上に貼り合わせる温度は、配線層24aを形成した後に貼り合わせるため400℃以下である。また、貼り合わせる接着方法としては、上述のようにシリコン酸化膜を用いて貼り合わせることもでき、さらに熱可塑性樹脂、SOG(Spin On Glass)、金属接合などを用いて接合することもできる。
次に図6Bに示すように、第1の支持基板35が上層、第2の支持基板25が下層となるように基板を反転させる。この場合、下層から第2の支持基板25、配線領域24、n型半導体基板2、第1の支持基板35の順に積層されている。
次に図6Cに示すように、シリコン酸化膜36を有する第1の支持基板35を剥離して、さらに裏面側のn型半導体層2を研磨、化学機械研磨(CMP)、ウエットエッチングすることで、所要のn型半導体層2の厚さに形成する。
次に図6Dに示すように、反射防止膜37、電極パッド(図示せず)、カラーフィルター22、オンチップマイクロレンズ21等を形成することで裏面照射型固体撮像素子1が完成する。
本実施の裏面照射型固体撮像素子1の製造方法によれば、図1及び図2に示す画素領域、画素ピッチが微細化された裏面照射型CMOS固体撮像素子を製造することができる。特に、フォトダイオード3を形成し、裏面側よりn型半導体基板32を研磨した後にイオン注入にてp+アキュムレーション層15を形成、基板を貼り合わせる熱処理にて活性化するため、不純物濃度が1×1017cm−3以上で、接合深さが0.4μm以下の裏面側p+アキュムレーション層15を精度よく、かつ活性化のためだけの追加工程なしに形成することができる。
上例では、本発明をCMOS固体撮像素子に適用したが、その他、基板表面側に光電変換部となるフォトダイオードの電荷蓄積領域及び垂直転送レジスタが形成され、最表面側に支持基板が貼り合わされ、基板裏面に臨むフォトダイオードの裏面側界面にアキュムレーション層を有した裏面照射型のCCD固体撮像素子にも適用することができる。
本発明は、上述した裏面照射型半導体素子1を組み込んで電子機器モジュール、カメラモジュールを構成することができる。
図7は、本発明に係る電子機器モジュール、カメラモジュールの一実施の形態の構成図である。
本実施の電子機器モジュールあるいは、カメラモジュール40は、裏面照射型固体撮像素子1(または35またはこれらの組み合わせ)、光学レンズ系41、入出力部42、信号処理装置(Digital Signal Processors)43、光学レンズ系制御用の中央演算装置(CPU)44を1つに組み込んでモジュールを形成する。また、電子機器モジュール、あるいはカメラモジュール45としては、裏面照射型固体撮像素子1、光学レンズ系41及び入出力部42のみでモジュールを形成することもできる。裏面照射型固体撮像素子1、光学レンズ系41、入出力部42及び信号処理装置(Digital Signal Processors)43を備えた電子機器モジュールあるいはカメラモジュール46を構成することができる。
1・・裏面照射型固体撮像素子、2・・半導体基板、3・・フォトダイオード、8・・ゲート電極、13・・画素分離領域、12,15・・p+アキュムレーション層、16・・p型半導体ウェル領域、17・・絶縁保護膜、20・・単位画素、21・・オンチップレンズ、22・・オンチップカラーフィルタ、24・・配線領域、24a・・配線層、25、35・・支持基板、26・・層間絶縁膜、30・・SOI基板、28,31,36・・シリコン酸化膜、32・・n型半導体基板、51・・裏面照射型固体撮像素子、53・・フォトダイオード、54・・読み出しトランジスタ、55・・MOSトランジスタ、57、58、59・・ドレイン領域(n+領域)、60、単位画素、61・・n型のシリコン半導体基板、61A・・n半導体領域(領域)、61B・・n+半導体領域(n+領域)、62・・画素分離領域、64・・p+アキュムレーション層(電荷蓄積層)、65・・p−チャネル領域、67・・ゲート電極、68・・p+アキュムレーション層

Claims (2)

  1. 半導体基板に光電変換部を形成する工程と、
    前記半導体基板の前記光電変換部の光照射面側に、前記光照射面側からイオン注入することによってアキュムレーション層を形成する工程と、
    前記半導体基板の前記光電変換部の光照射面とは反対側の面に、前記光照射面側からイオン注入することによってアキュムレーション層を形成する工程と、
    前記光電変換部の両面に前記アキュムレーション層を形成した後、前記半導体基板の前記光照射面側に第1の支持基板を、熱処理を行いながら貼り合わせる工程と、
    貼り合わせ後に、前記半導体基板の光照射面側とは反対側を研磨し、前記半導体基板を所用の厚さに形成する工程と、
    前記半導体基板の前記光照射面側とは反対側を研磨した後、前記半導体基板の光照射面とは反対側の面に配線層を形成する工程と、
    前記配線層上部に第2の支持基板を、熱処理を行いながら貼り合わせる工程と、
    前記第2の支持基板を貼り合わせた後、前記第1の支持基板を前記半導体基板の光照射面側から除去する工程と、を有し、
    前記半導体基板の両面のアキュムレーション層は、その不純物濃度が1×1017cm−3〜1×1019cm−3となるように形成し、
    前記半導体基板の光照射面側のアキュムレーション層は、前記第1の支持基板を貼り合わせる工程における熱処理により活性化して形成する
    固体撮像装置の製造方法。
  2. 前記半導体基板の前記光照射面側のアキュムレーション層は、光電変換部との接合深さが0.4μm以下となるように形成する請求項1に記載の固体撮像装置の製造方法。
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