JP2010278472A - 固体撮像装置の製造方法 - Google Patents

Abstract

【課題】より信頼性に優れた固体撮像装置とその製造方法、及びカメラを提供する。
【解決手段】光電変換部１１と画素トランジスタからなる複数の画素が形成された半導体層１０を有し、半導体層１０の一方の面側に多層配線層１４が形成され、半導体層１０の他方の面側から光が入射される固体撮像装置であって、半導体層１０の他方の面側にパッド部５が形成され、パッド部５に多層配線層１４中の導電層に達する開口が形成され、半導体層１０の他方の面上から開口内の側壁に延長して形成された絶縁膜であって、開口内において半導体層１０に直付けされ、半導体層１０を絶縁被覆する絶縁膜１７と、半導体層１０に直付けされた絶縁膜１７とは異なる他の絶縁膜であって、半導体層１０の他方の面上から開口内の側壁に延長して形成された他の絶縁膜とを備える。
【選択図】図３

Description

本発明は、基板裏面側から光を入射させるようにした裏面照射型固体撮像素子の製造方法に関する。

固体撮像素子として、ＣＭＯＳ型固体撮像素子及びＣＣＤ型固体撮像素子が知られている。例えばＣＭＯＳ型固体撮像素子は、フォトダイオードと複数のＭＯＳトランジスタとにより１画素を形成し、複数の画素を所要のパターンに配列して構成される。このフォトダイオードは、受光量に応じた信号電荷を生成し蓄積する光電変換素子であり、複数のＭＯＳトランジスタはフォトダイオードからの信号電荷の読み出し動作を行うための素子である。

図８に、イメージセンサに適用した従来の裏面から光照射するＣＭＯＳ型固体撮像素子の例を示す。図８は、画素の要部を示している。単位画素ではフォトダイオード５３と、フォトダイオード５３からの信号電荷を読み出すＭＯＳトランジスタ５４と、それ以外のＭＯＳトランジスタ５５の構成部分を表している。この裏面照射型のＣＭＯＳ固体撮像素子５１は、第１導電型、例えばｎ型のシリコン半導体基板６１に各画素を区画するための画素分離領域６２を形成し、各区画された画素領域にフォトダイオード５３と複数のＭＯＳトランジスタ、すなわち読み出しトランジスタ５４、それ以外のＭＯＳトランジスタ５５が形成されて単位画素６０が構成される。そして、この画素６０が多数個、２次元マトリックス状に配列される。

画素分離領域６２は、基板表面から基板裏面にわたって比較的に低不純物濃度の第２導電型であるｐ型半導体領域により形成される。フォトダイオード５３は、ｐ型の画素分離領域６２と各ＭＯＳトランジスタ５４、５５が形成される比較的に深いｐ型半導体ウェル領域６３とにより囲まれたｎ型半導体基板６１で形成される。すなわちフォトダイオード５３は、ｎ−半導体領域６１Ａとその表面側の高不純物濃度のｎ＋半導体領域（ｎ＋領域）６１Ｂとにより形成される。このｎ＋領域６１Ｂは、フォトダイオード３内で光電変換により生成された電子・正孔のうち信号となる電荷、この例では電子を蓄積するための電荷蓄積領域となる。さらに、このｎ＋半導体領域６１Ｂの表面にｐ＋半導体領域６４が形成される。

各ＭＯＳトランジスタ５４、５５は、次のようにして構成される。ｐ型半導体ウェル領域６３の表面には、フォトダイオード５３に隣接するように、高不純物濃度のｎ型ソース・ドレイン領域（ｎ＋領域）５７、５８、５９がイオン注入により形成される。
読み出しトランジスタ５４は、ｎ型ソース・ドレイン領域５７と、フォトダイオード５３の表面側のソース・ドレイン領域を兼ねるｎ＋領域６１Ｂと、両領域５７及び６１Ｂ間のｐ−チャネル領域６５上にゲート絶縁膜を介して形成したゲート電極とにより構成される。また、読み出しトランジスタ５４以外のトランジスタ５５は、対をなすｎ型ソース・ドレイン領域５８及び５９と、両領域５８及び５９間のｐ型半導体ウェル領域６３上にゲート絶縁膜を介して形成したゲート電極６７とにより形成される。
また、ｎ型半導体基板６１の光照射面となる裏面には、暗電流の発生を抑制するための高不純物濃度のｐ型半導体領域よりなるｐ＋アキュムレーション層６８が形成される。

この裏面照射型固体撮像素子５１は、半導体基板６１の裏面側から光をフォトダイオード５３に入射し、フォトダイオード５３において光電変換して受光量に応じた信号電荷をｎ＋領域６１Ｂに蓄積するようにしている。そして、各ＭＯＳトランジスタ５４、５５の読み出し動作によってｎ＋領域６１Ｂの信号電荷が読み出される。

特許文献１には、上述した裏面照射型固体撮像素子が開示されている（特許文献１、図４参照）。

特開２００３−３１７８５号公報

固体撮像素子は、多画素化、すなわち単位画素の微細化を進めるため、画素間の画素ピッチを狭める必要がある。上述のような裏面照射型固体撮像素子でも、単位画素の微細化に伴って画素分離領域も狭くなる傾向にある。各単位画素で光電変換された電荷が隣り合う画素に漏れないように画素分離領域を設けているため、微細化に伴って、この画素分離領域を狭くしてしまうと、隣り合う画素に電荷漏れを生じ混色の原因となるため単に狭くすることはできない。
さらに、画素の表裏面には、半導体領域６４、６８が形成されているが、最適な濃度条件で形成しないと、シリコン界面から発生する暗電流の発生が多くなり、画質のＳ／Ｎが悪化してしまう。

本発明は、上述の点に鑑み、単位画素を微細化しても混色することなく、また、アキュムレーション層での暗電流の発生を抑えた裏面照射型固体撮像素子及びその製造方法を提供するものである。

本発明の裏面照射型固体撮像素子の製造方法は、半導体基板に光電変換部を形成する工程と、半導体基板の光照射面側に、光照射面側からイオン注入することによってアキュムレーション層を形成する工程と、半導体基板の光照射面とは反対側の面にイオン注入することによってアキュムレーション層を形成する工程と、半導体基板の裏面側に第１の支持基板を、熱処理を行いながら貼り合わせる工程と、半導体基板の光照射面側とは反対側を研磨し、半導体基板を所用の厚さに形成する工程と、半導体基板の光照射面とは反対側の面に配線層を形成する工程と、配線層上部に第２の支持基板を、熱処理を行いながら貼り合わせる工程と、第１の支持基板を半導体基板の光照射面側から除去する工程とを有し、半導体基板の両面のアキュムレーション層は、その不純物濃度が１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３となるように形成し、半導体基板の光照射面側のアキュムレーション層は、第１の支持基板を貼り合わせる工程における熱処理により活性化して形成することを特徴とする。

本発明の裏面照射型固体撮像素子の製造方法によれば、各画素の光電変換部が形成された半導体基板の光照射面となる裏面側からイオン注入により、裏面側アキュムレーション層を形成するので、不純物濃度が１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３で且つ裏面からの接合深さが０．４μｍ以下を有する裏面側アキュムレーション層を精度よく形成することができる。
イオン注入後のアキュムレーション層をレーザ光によって活性化するときは、他部の悪影響を与えずにアキュムレーション層を活性化することができる。また、イオン注入後のアキュムレーション層を製造時の基板貼り合せによる熱処理によって活性化するときは、別途活性化する工程が省略され、製造工程の簡素化を図ることができる。

本発明に係る裏面照射型固体撮像素子の一実施の形態を示す構成図である。 本発明に係る裏面照射型固体撮像素子の要部を示す断面図である。 Ａ〜Ｅ 本発明に係る裏面照射型固体撮像素子の製造方法の一実施の形態を示す断面図である（その１）。 Ａ〜Ｂ 本発明に係る裏面照射型固体撮像素子の製造方法の一実施の形態を示す断面図である（その２）。 Ａ〜Ｆ 本発明に係る裏面照射型固体撮像素子の製造方法の他の実施の形態を示す断面図である（その１）。 Ａ〜Ｄ 本発明に係る裏面照射型固体撮像素子の製造方法の他の実施の形態を示す断面図である（その２）。 本発明に係る裏面照射型固体撮像素子を用いる電子機器モジュールの構成図である。 従来の裏面照射型固体撮像素子を示す構成図である。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明に係る裏面照射型固体撮像素子を裏面照射型ＣＭＯＳ固体撮像素子に適用した一実施の形態を示す概略構成図である。
本実施の形態に係る裏面照射型固体撮像素子１は、第１導電型のシリコン半導体基板２に第２導電型の半導体領域からなる画素分離領域１３を形成し、この画素分離領域１３で区画された各画素領域に光電変換部となるフォトダイオード３と、このフォトダイオード３に蓄積された信号電荷の読み出し動作を行うための素子、すなわち所要数のＭＯＳトランジスタＴｒを形成し構成される。２０は単位画素である。画素分離領域１３は、基板２の表面から裏面に至るように深さ方向に形成される。半導体基板２の表面側のフォトダイオード３の界面には、暗電流発生を抑制するための第２導電型のアキュムレーション層（電荷蓄積層）１２が形成され、半導体基板２の裏面側のフォトダイオード３の界面には、同様に暗電流発生を抑制するための第２導電型のアキュムレーション層（電荷蓄積層）１５が形成される。各画素のフォトダイオード３は、この表裏両面側のアキュムレーション層１２、１５と、左右の画素分離領域１３により囲まれる。

基板２の表面上には、ＭＯＳトランジスタＴｒのゲート電極８が形成されると共に、その上に層間絶縁膜２６を介して多層の配線層２４ａが配された配線領域２４が形成される。さらにこの配線領域２４上に支持基板２５が形成される。支持基板２５としては、薄い半導体基板を支持できるものであれば、どのような材料基板でも用いることができるが、例えばシリコン基板を用いることが好ましい。
一方、半導体基板２の裏面側のアキュムレーション層１５上に絶縁保護膜１７を介して、あるいは介さないでオンチップカラーフィルタ２２が形成され、このカラーフィルター２２上に各画素２０に対応するようにオンチップレンズ２１が形成される。このＣＭＯＳ裏面照射型固体撮像素子１においては、基板裏面からオンチップレンズ２１を通してフォトダイオード３に対して光Ｌが照射するようになされる。

ここで、本発明に係る裏面照射型ＣＭＯＳ固体撮像素子１の詳細について説明する。
図２は、本実施の形態に係る裏面照射型固体撮像素子の単位画素の要部を示す断面構成図である。
この実施の形態は、画素領域及び画素ピッチを微細化した裏面照射型ＣＭＯＳ固体撮像素子に適用した場合である。本実施の形態では、第１導電型であるｎ型シリコン半導体基板２の各画素領域を区画するように第２導電型であるｐ型の半導体領域からなる画素分離領域１３が形成される。この画素分離領域１３の幅ｗ２は、２μｍ以下で形成される。ｐ型画素分離領域１３の不純物濃度は、１×１０^１７ｃｍ^−３以上とされる。ここで、ｐ型画素分離領域１３は、フォトダイオード３で発生した信号電荷が隣接する画素のフォトダイオード３へ拡散させないように、画素分離領域の幅ｗ２に対して不純物濃度が設定される。つまり、幅ｗ2 を狭くするに従って不純物濃度を高くするようになす。しかし、余り不純物濃度を高くすると、格子歪みからくる結晶欠陥が無視できなくなるので、実用可能な不純物濃度の範囲としては、１×１０１９ｃｍ−３以下とすることができる。格子歪みからくる結晶欠陥によって不純物濃度の上限が存在するために、幅Ｗ２の下限も制約される。幅Ｗ２の下限としては、結晶欠陥が無視できる許容不純物ドーズ量において、隣接される画素へ電荷が漏れ込まない値とする。
フォトダイオード３を構成するｎ型半導体領域を挟む左右の画素分離領域１３間の距離ｗ１を１０μｍ以下、例えば５μｍとしたとき、フォトダイオード３の実効幅ｗ３はｗ１−２ｗ２となる。例えば画素分離領域１３の幅ｗ２を０．５μｍとすれば、フォトダイオード３の実効幅ｗ３は４μｍとなる。

光電変換部となるフォトダイオード３は、ｐ型画素分離領域１３により囲まれたｎ型半導体基板２で形成される。フォトダイオード３は、ｎ−半導体領域２ａとその表面側の高不純物濃度のｎ＋半導体領域２ｂとにより形成される。ｎ半導体基板２の表面にｐ型画素分離領域１３に延長するようにｐ型半導体領域１６が形成され、図示せざるも、ここに各ＭＯＳトランジスタが形成される。ｎ型半導体基板２の裏面側に、暗電流を抑制する裏面側のｐ＋アキュムレーション層１５が形成される。また、ｎ型半導体基板２の表面側に、暗電流を抑制する表面側のｐ＋アキュムレーション層１２が形成される。この表面側及び裏面側のｐ＋アキュムレーション層１２及び１５の、不純物濃度は、１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下に設定される。また、裏面側アキュムレーション層１５は、裏面からの接合深さｄ１が０．４μｍ以下となるように形成される。この接合深さの下限は、アキュムレーション層１５の不純物濃度によって変わるが少なくとも暗電流の発生を抑制できる値とする。

本実施の裏面照射型ＣＭＯＳ固体撮像素子１によれば、光電変換部となるフォトダイオード３が表裏面のｐ＋アキュムレーション層１２、１５とｐ型画素分離領域１３で囲まれた構成であるので、混色を発生させることなく単位画素を微細化することができる。裏面側ｐ＋アキュムレーション層１５を、半導体基板の裏面からの接合深さｄ１が０．４μｍの有効深さで形成することにより、カラー画像の撮像において、波長の短い青光を裏面側ｐ＋アキュムレーション層１５を透過してフォトダイオード３に入射させ光電変換させることができる。従って、青色に対する感度を確保することができ、画質のよいカラー画像が得られる。
ｐ型画素分離領域１３を、その幅ｗ２が２μｍ以下で且つ不純物濃度が１×１０^１７ｃｍ^−３以上にして形成することにより、光電変換された信号電荷の隣接画素内への拡散を防止しつつ、すなわち混色を防ぎつつ、画素ピッチ、図２では幅ｗ１の微細化を図ることができる。裏面側のｐ＋アキュムレーション層１５の不純物濃度が１×１０^１７ｃｍ^−３以上とすることにより、暗電流を抑制することができ、さらに１×１０^１９ｃｍ^−３以下とすることにより、結晶性を乱すことがない。したがって、より暗電流を抑制し、画質（Ｓ／Ｎ）を良くすることができる。

図３及び図４は、本発明に係る裏面照射型固体撮像素子１の画素部分の製造方法の一実施の形態を示す工程図である。
図３Ａに示すように、シリコンからなるｎ型半導体基板３２上にシリコン酸化膜３１を挟んでシリコンからなるｎ型半導体層２（図２の半導体基板２に相当する）を積層してなるＳＯＩ基板３０を用意する。本例では、後にフォトダイオード３を形成するｎ型半導体層の膜厚を１０μｍ以下とし、この全体の厚さを７２５μｍとしたＳＯＩ基板３０を用いる。

次に図３Ｂに示すように、ＳＯＩ基板の半導体層２の薄膜化を例えば機械的研磨と薬液によるエッチングのみで行う、または化学的機械的研磨（ＣＭＰ）で行う。ＳＯＩ基板３０のうち一方のｎ型半導体層２に画素となるフォトダイオード３を形成する。このフォトダイオード３は、ｎ型半導体領域２ａとその表面側の高不純物濃度のｎ＋半導体領域２ｂとにより形成される。図示せざるも、第２導電型のｐ型の画素分離領域１３は、イオン注入により画素となるフォトダイオード３を囲むように形成する。本例の画素分離領域１３の幅ｗ２は、２μｍ以下とする。図示せざるも、表面側ｐ＋アキュムレーション層１２をイオン注入で形成し、活性化処理を行う。

次に図示せざるもフォトダイオード３を有したｎ型半導体層２の表面側に形成したｐ型半導体領域に、複数のＭＯＳトランジスタを形成する。さらに図３Ｃに示すように、ＳＯＩ基板３０上に配線層２４ａ、層間絶縁膜２６及び絶縁保護膜（図示せず）を積層することで配線領域２４を形成する。例えば、このＭＯＳトランジスタとしては、読み出しトランジスタ、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタを形成する。

次に、図３Ｄに示すように、配線領域２４上に支持基板２５を低温にて貼り合わせる。本例の支持基板２５を配線領域２４上に貼り合わせる温度は、配線層２４ａを形成した後に貼り合わせるため４００℃以下である。また、貼り合わせる接着方法としては、シリコン酸化膜を用いて貼り合わせることもでき、さらに熱可塑性樹脂、ＳＯＧ(Spin On Glass)、金属接合などを用いて接合することもできる。

次に図３Ｅに示すように、配線領域２５に支持基板２５を貼り合わせた基板を上下反転させる。この場合支持基板２５が下層になり、配線領域２４、ｎ型半導体基板２、シリコン酸化膜３１及びｎ型半導体基板３２が順に積層された構成となる。

次に図４Ａに示すように、上層となるＳＯＩ基板３０の他方のｎ型半導体基板３２を機械的研磨、化学的機械的研磨（ＣＭＰ）、エッチング処理などにより除去する。次いで、裏面側よりイオン注入を用いて裏面側ｐ+アキュムレーション層１５を形成する。このときｐ＋アキュムレーション層１５には、イオン注入してｐ型不純物濃度を１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３とする。さらに、レーザ光を用いて裏面側のｐ＋アキュムレーション層１５を活性化することにより、接合深さが０．４μｍ以下のｐ＋アキュムレーション層１５を形成する。その後、シリコン酸化膜３１をエッチング除去する。若しくはシリコン酸化膜３１をエッチング除去し、反射防止膜兼保護膜（図示せず）を形成後、イオン注入、レーザ光を用いて裏面側のｐ＋アキュムレーション層１５を活性化しても良い。

次に図４Ｂに示すように、裏面側の画素２０領域上に、カラーフィルター２２、オンチップマイクロレンズ２１、反射防止膜、もしくは絶縁保護膜（図示せず）、電極パッド（図示せず）等を形成することで裏面照射型ＣＭＯＳ固体撮像素子１が完成する。

本実施の裏面照射型ＣＭＯＳ固体撮像素子１の製造方法によれば、図１及び図２に示す画素領域、画素ピッチが微細化された裏面照射型ＣＭＯＳ固体撮像素子を製造することができる。特に、フォトダイオード３を形成し、裏面側よりｎ型半導体基板３２を研磨した後にイオン注入にてｐ＋アキュムレーション層１５を形成し、レーザ光にて活性化するため、不純物濃度が１×１０^１７ｃｍ^−３以上で、接合深さが０．４μｍ以下の裏面側ｐ＋アキュムレーション層１５を精度よく、かつ大幅に工程数を増やすことなく、形成することができる。

図５及び図６は、本発明に係る裏面照射型固体撮像素子１の画素部分の製造方法の他の実施の形態を示す工程図である。

図５Ａに示すように、シリコンからなるｎ型半導体基板３２上にシリコン酸化膜３１を挟んでシリコンからなるｎ型半導体層２（図２の半導体基板２に相当する）を積層してなるＳＯＩ基板３０を用意する。本例では、後にフォトダイオード３を形成するｎ型半導体層の膜厚を１０μｍ以下とし、この全体の厚さを７２５μｍとしたＳＯＩ基板３０を用いる。

次に図５Ｂに示すように、ＳＯＩ基板３０のうち一方のｎ型半導体層２に画素となるフォトダイオード３を形成する。このフォトダイオード３は、ｎ型半導体領域２ａとその表面側の高不純物濃度のｎ＋半導体領域２ｂとにより形成される。図示せざるも、第２導電型のｐ型の画素分離領域１３は、イオン注入により画素となるフォトダイオード３を囲むように形成する。本例の画素分離領域１３の幅ｗ２は、２μｍ以下とする。図示せざるも、表面側ｐ＋アキュムレーション層１２をイオン注入で形成し、活性化処理を行う。後に裏面側となる面にイオン注入することで、ｐ型不純物濃度 １×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３で且つ裏面からの接合深さｗ２が０．４μｍ以下のｐ+アキュムレーション層１５を形成する。

次に図５Ｃに示すように、のちに裏面側となるｐ＋アキュムレーション層１５を有する半導体層２上にシリコン酸化膜３６を有する第１の支持基板３５を高温にて貼り合わせる。この貼り合わせ時の熱処理でｐ＋アキュムレーション層１５を活性化する。

次に図５Ｄに示すように、第１の支持基板３５が下層に、ＳＯＩ基板３０の他方のｎ型半導体基板３２が上層になるように基板全体を反転する。

次に図５Ｅに示すように、フォトダイオード３が形成されたｎ型半導体層２と第１の支持基板３５を残して、ＳＯＩ基板３０のうち他方のｎ型半導体基板３２とシリコン酸化膜３１を剥離する。表面側となるｎ型半導体層２の表面を研磨、化学機械研磨（ＣＭＰ）及びウエットエッチング処理を行うことで、ｎ型半導体基板２を所要の厚さに形成する。

次に、フォトダイオード３を有したｎ型半導体層２の表面に形成したｐ型半導体領域に、複数のＭＯＳトランジスタを形成する。さらに図５Ｆに示すように、半導体層２上に配線層２４ａ、層間絶縁膜２６及び保護膜（図示せず）を積層することで配線領域２４を形成する。このＭＯＳトランジスタとしては、例えば、読み出しトランジスタ、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタを形成する。

次に図６Ａに示すように、配線領域２４上に接着層となるシリコン酸化膜２８を有する第２の支持基板２５を低温にて貼り合わせる。本例の支持基板２５を配線領域２４上に貼り合わせる温度は、配線層２４ａを形成した後に貼り合わせるため４００℃以下である。また、貼り合わせる接着方法としては、上述のようにシリコン酸化膜を用いて貼り合わせることもでき、さらに熱可塑性樹脂、ＳＯＧ(Spin On Glass)、金属接合などを用いて接合することもできる。

次に図６Ｂに示すように、第１の支持基板３５が上層、第２の支持基板２５が下層となるように基板を反転させる。この場合、下層から第２の支持基板２５、配線領域２４、ｎ型半導体基板２、第１の支持基板３５の順に積層されている。

次に図６Ｃに示すように、シリコン酸化膜３６を有する第１の支持基板３５を剥離して、さらに裏面側のｎ型半導体層２を研磨、化学機械研磨（ＣＭＰ）、ウエットエッチングすることで、所要のｎ型半導体層２の厚さに形成する。

次に図６Ｄに示すように、反射防止膜３７、電極パッド（図示せず）、カラーフィルター２２、オンチップマイクロレンズ２１等を形成することで裏面照射型固体撮像素子１が完成する。

本実施の裏面照射型固体撮像素子１の製造方法によれば、図１及び図２に示す画素領域、画素ピッチが微細化された裏面照射型ＣＭＯＳ固体撮像素子を製造することができる。特に、フォトダイオード３を形成し、裏面側よりｎ型半導体基板３２を研磨した後にイオン注入にてｐ＋アキュムレーション層１５を形成、基板を貼り合わせる熱処理にて活性化するため、不純物濃度が１×１０^１７ｃｍ^−３以上で、接合深さが０．４μｍ以下の裏面側ｐ＋アキュムレーション層１５を精度よく、かつ活性化のためだけの追加工程なしに形成することができる。

上例では、本発明をＣＭＯＳ固体撮像素子に適用したが、その他、基板表面側に光電変換部となるフォトダイオードの電荷蓄積領域及び垂直転送レジスタが形成され、最表面側に支持基板が貼り合わされ、基板裏面に臨むフォトダイオードの裏面側界面にアキュムレーション層を有した裏面照射型のＣＣＤ固体撮像素子にも適用することができる。

本発明は、上述した裏面照射型半導体素子１を組み込んで電子機器モジュール、カメラモジュールを構成することができる。
図７は、本発明に係る電子機器モジュール、カメラモジュールの一実施の形態の構成図である。
本実施の電子機器モジュールあるいは、カメラモジュール４０は、裏面照射型固体撮像素子１（または３５またはこれらの組み合わせ）、光学レンズ系４１、入出力部４２、信号処理装置（Digital Signal Processors）４３、光学レンズ系制御用の中央演算装置（ＣＰＵ）４４を１つに組み込んでモジュールを形成する。また、電子機器モジュール、あるいはカメラモジュール４５としては、裏面照射型固体撮像素子１、光学レンズ系４１及び入出力部４２のみでモジュールを形成することもできる。裏面照射型固体撮像素子１、光学レンズ系４１、入出力部４２及び信号処理装置（Digital Signal Processors）４３を備えた電子機器モジュールあるいはカメラモジュール４６を構成することができる。

１・・裏面照射型固体撮像素子、２・・半導体基板、３・・フォトダイオード、８・・ゲート電極、１３・・画素分離領域、１２，１５・・ｐ＋アキュムレーション層、１６・・ｐ型半導体ウェル領域、１７・・絶縁保護膜、２０・・単位画素、２１・・オンチップレンズ、２２・・オンチップカラーフィルタ、２４・・配線領域、２４ａ・・配線層、２５、３５・・支持基板、２６・・層間絶縁膜、３０・・ＳＯＩ基板、２８，３１，３６・・シリコン酸化膜、３２・・ｎ型半導体基板、５１・・裏面照射型固体撮像素子、５３・・フォトダイオード、５４・・読み出しトランジスタ、５５・・ＭＯＳトランジスタ、５７、５８、５９・・ドレイン領域（ｎ＋領域）、６０、単位画素、６１・・ｎ型のシリコン半導体基板、６１Ａ・・ｎ半導体領域（領域）、６１Ｂ・・ｎ＋半導体領域（ｎ＋領域）、６２・・画素分離領域、６４・・ｐ＋アキュムレーション層（電荷蓄積層）、６５・・ｐ−チャネル領域、６７・・ゲート電極、６８・・ｐ＋アキュムレーション層

Claims (2)

1. 半導体基板に光電変換部を形成する工程と、
   前記半導体基板の光照射面側に、前記光照射面側からイオン注入することによってアキュムレーション層を形成する工程と、
   前記半導体基板の光照射面とは反対側の面にイオン注入することによってアキュムレーション層を形成する工程と、
   前記半導体基板の裏面側に第１の支持基板を、熱処理を行いながら貼り合わせる工程と、
   前記半導体基板の光照射面側とは反対側を研磨し、前記半導体基板を所用の厚さに形成する工程と、
   前記半導体基板の光照射面とは反対側の面に配線層を形成する工程と、
   前記配線層上部に第２の支持基板を、熱処理を行いながら貼り合わせる工程と、
   前記第１の支持基板を前記半導体基板の光照射面側から除去する工程と、
   を有し、
   前記半導体基板の両面のアキュムレーション層は、その不純物濃度が１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３となるように形成し、
   前記半導体基板の光照射面側のアキュムレーション層は、前記第１の支持基板を貼り合わせる工程における熱処理により活性化して形成する
   固体作撮像装置の製造方法。
2. 前記半導体基板の裏面側のアキュムレーション層は、光電変換部との接合深さが０．４μｍ以下となるように形成する
   請求項１に記載の固体撮像装置の製造方法。
   

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