JP2003031785A - Ｘ−ｙアドレス型固体撮像素子およびその製造方法 - Google Patents

Ｘ−ｙアドレス型固体撮像素子およびその製造方法

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Abstract

(57)【要約】 【課題】 配線層を通してフォトダイオードに入射光を
取り込む画素構造では、マイクロレンズによって集光さ
れる光の一部が配線によって跳ねられてしまう。 【解決手段】 ＣＭＯＳイメージセンサに代表されるＸ
-Ｙアドレス型固体撮像素子において、フォトダイオー
ド３７が形成されるシリコン層３１の一方の面側に配線
層３８を形成し、シリコン層３１の他方の面側、即ち配
線層３８と反対の面（裏面）側から可視光を取り込む裏
面受光型の画素構造とし、受光面を考慮した配線を不要
とし、画素の配線の自由度を高める。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、光電変換素子で光
電変換された信号電荷を電気信号に変換して出力する能
動素子を含む単位画素が行列状に配置されてなるＸ‐Ｙ
アドレス型固体撮像素子およびその製造方法に関する。
【０００２】
【従来の技術】固体撮像素子は、ＣＣＤイメージセンサ
に代表される電荷転送型固体撮像素子と、ＣＭＯＳイメ
ージセンサに代表されるＸ‐Ｙアドレス型固体撮像素子
とに大別される。ここで、これら２タイプのうちＸ‐Ｙ
アドレス型固体撮像素子について、ＣＭＯＳイメージセ
ンサを例に採ってその断面構造の一例を示す図９を用い
て説明する。
【０００３】図９から明らかなように、ＣＭＯＳイメー
ジセンサは、入射した光を光電変換する画素部１００
と、画素を駆動して信号を読み出し、これに対して信号
処理を施して出力する周辺回路部２００とが同一チップ
（基板）に集積された構成となっている。また、画素部
１００を構成するトランジスタと周辺回路部２００を構
成するトランジスタとはその配線の一部を共通にしてい
る。
【０００４】画素部１００は、数百μｍ程度の厚さを持
つＮ型シリコン基板１０１の表面側に形成されたフォト
ダイオード１０２を有するとともに、その上方に配線層
１０３およびパッシベーション膜１０４を介して色フィ
ルタ１０５およびマイクロレンズ１０６が配された構成
となっている。色フィルタ１０５は色の信号を得るため
に設けられている。
【０００５】この画素部１００において、フォトダイオ
ード１０２と色フィルタ１０５との間には、トランジス
タや配線が存在するので、画素部１００への入射光に対
するフォトダイオード１０２への入射光の比、即ち開口
率を上げるために、入射光をマイクロレンズ１０６によ
って配線の間を通してフォトダイオード１０２へ集光す
るようにしている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たように、配線層１０３を通してフォトダイオード１０
２に入射光を取り込む画素構造の従来技術では、マイク
ロレンズ１０６によって集光される光の一部が、配線に
よって跳ねられてしまうため、これが原因で次のような
様々な問題が生じる。
【０００７】配線によって跳ねられた分だけ光量が減
るため感度が落ちる。 配線によって跳ねられた光の一部が隣接する画素のフ
ォトダイオードに入り、混色が起きる。 フォトダイオード１０２の上に配線を置けない、太い
配線を通せないなどの配線の制約によって特性が低下す
るとともに、画素の微細化が困難である。 周辺部の画素では光が斜め入射になって跳ねられる割
合が多くなるので、周辺の画素ほど暗いシェーディング
が起こる。 配線層がさらに増加した、進んだＣＭＯＳプロセスで
ＣＭＯＳイメージセンサを作ろうとすると、マイクロレ
ンズ１０６からフォトダイオード１０２の受光面までの
距離が遠くなるのでそれが困難である。 上記によって進んだＣＭＯＳプロセスのライブラリ
が使えなくなり、ライブラリにある回路のレイアウトし
直しが入るとともに、配線層が制限されるので面積が増
大するなどによってコストが上昇し、また１画素当たり
の画素面積も大きくなる。
【０００８】さらに、赤色などの長波長の光が、図９に
おいて、フォトダイオード１０２よりも深い位置のＰウ
ェル１０７中で光電変換されると、発生した電子がＰウ
ェル１０７の中を拡散し、別の位置のフォトダイオード
に入ってしまい、混色を起こしたり、黒を検出するため
に遮光してある画素に入ると、黒レベルを間違って検出
してしまうという問題がある。
【０００９】また、近年、ＣＭＯＳイメージセンサにお
いては、カメラ信号処理回路やＤＳＰ(Digital Signal
Processor)などの、これまで別チップであった機能が画
素部と同じチップに搭載される傾向にある。これらはプ
ロセス世代が０．４μｍ→０．２５μｍ→０．１８μｍ
→０．１３μｍと進化していくので、ＣＭＯＳイメージ
センサ自体もこれらの新しいプロセスに対応できなけれ
ば微細化の恩恵が受けられず、また、豊富なＣＭＯＳ回
路のライブラリやＩＰが利用できなくなる。
【００１０】しかし、プロセス世代が進むほど配線構造
が多層化し、例えば０．４μｍプロセスでは配線は３層
であったが、０．１３μｍプロセスでは８層の配線を用
いている。また、配線の厚さも増加し、マイクロレンズ
１０６からフォトダイオード１０２の受光面までの距離
が３倍〜５倍になる。したがって、従来の配線層を通し
てフォトダイオード１０２の受光面まで光を導く表面照
射型の画素構造では、効率良く光をフォトダイオード１
０２の受光面に集光できなくなっており、その結果、上
記〜の問題が顕著になっている。
【００１１】一方、電荷転送型固体撮像素子には、光を
裏面側から受光する裏面受光型フレーム転送ＣＣＤイメ
ージセンサがある。この裏面受光型フレーム転送ＣＣＤ
イメージセンサでは、シリコン基板を薄膜化して背面
（裏面）にて受光し、シリコン内で光電変換した信号電
荷が表面側から延びる空乏層に捕獲され、表面側の電位
井戸に蓄積されて出力される構成となっている。
【００１２】そのフォトダイオードの断面構造の一例を
図１０に示す。本例では、フォトダイオードは、シリコ
ン基板３０１に対して配線等が形成される酸化膜３０２
側の表面にＰ型領域３０３によって作られており、Ｎ型
のウェル（エピ層）３０４によってデプレッション層３
０５を介して覆われた構造となっている。酸化膜３０２
の上には、アルミニウムの反射膜３０６が形成されてい
る。
【００１３】上記構造の裏面受光型ＣＣＤイメージセン
サの場合、吸収率の高い、青色の感度が落ちる問題があ
る。また、光が背面に入射して浅い位置で光電変換され
ることによって発生した信号電荷が、拡散してある割合
で周囲のフォトダイオードに入ってしまう。これらの問
題があることに加えて、ＣＣＤイメージセンサでは、シ
ステムオンチップしないので配線層の高さを高くする必
要がないこと、独自プロセスなので遮光膜をフォトダイ
オードの周囲に落とし込むことができるためオンチップ
レンズによる集光が容易であり、先述した〜の問題
が生じなく、裏面受光構造を採る必要性がないことか
ら、裏面受光型のＣＣＤイメージセンサがほとんど使わ
れていないのが現状である。
【００１４】これに対して、ＣＭＯＳイメージセンサの
場合は、プロセスは標準ＣＭＯＳプロセスにわずかの修
正を加えたものを使用するので、裏面受光構造を採るこ
とにより、配線工程に影響されず、常に最新のプロセス
を用いることができるというＣＣＤイメージセンサには
無い利点がある。ただし、配線が何層も縦横に走る点は
ＣＣＤイメージセンサとは異なっており、それに伴って
先述した〜がＣＭＯＳイメージセンサ（これに代表
されるＸ-Ｙアドレス型固体撮像素子）特有の問題とし
て顕著に現れる。
【００１５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ＣＭＯＳイメージセ
ンサに代表されるＸ-Ｙアドレス型固体撮像素子におい
て、裏面受光構造を採ることにより、画素の微細化およ
び高開口率化を可能としたＸ-Ｙアドレス型固体撮像素
子およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、光電変換素子で光電変換された信号電
荷を電気信号に変換して出力する能動素子を含む単位画
素が行列状に配置されてなるＸ-Ｙアドレス型固体撮像
素子において、光電変換素子が形成される素子層に対し
てその一方の面側に、能動素子に対して配線をなす配線
層を形成し、入射光を素子層の他方の面側、即ち配線層
と逆の面側から光電変換素子に取り込む裏面受光型の画
素構造とする。
【００１７】Ｘ-Ｙアドレス型固体撮像素子において、
裏面受光型の画素構造を採ることにより、受光面を考慮
した配線の必要がなくなる。すなわち、光電変換素子領
域上への配線が可能となる。これにより、画素の配線の
自由度が高くなり、画素の微細化を図ることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。本実施形態では、Ｘ
-Ｙアドレス型固体撮像素子としてＣＭＯＳイメージセ
ンサを例に採って説明するものとする。
【００１９】図１は、本発明の一実施形態に係るＣＭＯ
Ｓイメージセンサの一例を示す概略構成図である。図１
から明らかなように、本ＣＭＯＳイメージセンサは、画
素部１１、垂直（Ｖ）選択回路１２、Ｓ／Ｈ（サンプル
／ホールド）＆ＣＤＳ(Correlated Double Sampling:相
関二重サンプリング)回路１３、水平（Ｈ）選択回路１
４、タイミングジェネレータ（ＴＧ）１５、ＡＧＣ(Aut
omatic Gain Control)回路１６、Ａ／Ｄ変換回路１７お
よびデジタルアンプ１８等を有し、これらが同一の基板
（チップ）１９上に搭載された構成となっている。
【００２０】画素部１１は、後述する単位画素が行列状
に多数配列され、行単位でアドレス線などが、列単位で
垂直信号線がそれぞれ配線された構成となっている。垂
直選択回路１２は、画素を行単位で順に選択し、選択し
た行の各画素から画素信号をＳ／Ｈ＆ＣＤＳ回路１３に
読み出す。Ｓ／Ｈ＆ＣＤＳ回路１３は、その読み出され
た画素信号について信号レベルから０レベルを減算し、
画素ごとの固定パターンばらつき（ノイズ）を除去し、
保持する処理を行う。
【００２１】水平選択回路１４は、Ｓ／Ｈ＆ＣＤＳ回路
１３に保持されている画素信号を順に取り出し、ＡＧＣ
回路１６に渡す。ＡＧＣ回路１６は、その信号を適当な
ゲインで増幅し、Ａ／Ｄ変換回路１７に渡す。Ａ／Ｄ変
換回路１７は、そのアナログ信号をデジタル信号に変換
し、デジタルアンプ１８に渡す。デジタルアンプ１８
は、そのデジタル信号を適当に増幅して出力する。垂直
選択回路１２、Ｓ／Ｈ＆ＣＤＳ回路１３、水平選択回路
１４、ＡＧＣ回路１６、Ａ／Ｄ変換回路１７およびデジ
タルアンプ１８の各動作は、タイミングジェネレータ１
５で発生される各種のタイミング信号に基づいて行われ
る。
【００２２】本ＣＭＯＳイメージセンサの特有の部分で
ある単位画素の回路構成の一例を図２に示す。同図から
明らかなように、単位画素は、光電変換素子として例え
ばフォトダイオード２１を有し、この１個のフォトダイ
オード２１に対して、転送トランジスタ２２、増幅トラ
ンジスタ２３、アドレストランジスタ２４およびリセッ
トトランジスタ２５の４個のトランジスタを能動素子と
して有する構成となっている。
【００２３】フォトダイオード２１はそのアノードが接
地され、入射光をその光量に応じた量の電荷（ここで
は、電子）に光電変換する。転送トランジスタ２２は、
フォトダイオード２１のカソードとフローティングディ
フュージョンＦＤとの間に接続され、転送配線２６を通
してそのゲートに転送信号が与えられることで、フォト
ダイオード２１で光電変換された電子をフローティング
ディフュージョンＦＤに転送する。
【００２４】フローティングディフュージョンＦＤには
増幅トランジスタ２３のゲートが接続されている。この
増幅トランジスタ２３はアドレストランジスタ２４を介
して垂直信号線２７に接続され、画素部外の定電流源Ｉ
とソースフォロアを構成している。そして、アドレス配
線２８を通してアドレス信号がアドレストランジスタ２
５のゲートに与えられ、当該アドレストランジスタ２５
がオンすると、増幅トランジスタ２３はフローティング
ディフュージョンＦＤの電位を増幅してその電位に応じ
た電圧を垂直信号線２７に出力する。垂直信号線２７
は、各画素から出力された電圧をＳ／Ｈ＆ＣＤＳ回路１
３に伝送する。
【００２５】リセットトランジスタ２５は電源Ｖｄｄと
フローティングディフュージョンＦＤとの間に接続さ
れ、リセット配線２９を通してそのゲートにリセット信
号が与えられることで、フローティングディフュージョ
ンＦＤの電位を電源Ｖｄｄの電位にリセットする。これ
らの動作は、転送トランジスタ２２、アドレストランジ
スタ２４およびリセットトランジスタ２５の各ゲートが
接続される各配線２６，２８，２９が行単位で配線され
ていることから、１行分の各画素について同時に行われ
る。
【００２６】ここで、単位画素についての配線として
は、横方向に転送配線２６、アドレス配線２８およびリ
セット配線２９の３本、縦方向に垂直信号線２７の１
本、さらにＶｄｄ供給配線と、フローティングディフュ
ージョンＦＤと増幅トランジスタ２３のゲートとをつな
ぐ内部配線と、ここでは図示していないが、画素境界部
分と黒レベル検出画素のための遮光膜に使う２次元配線
とが存在する。
【００２７】図３は、画素部および周辺回路部の構造の
一例を示す断面図である。図３において、ウェハーをＣ
ＭＰ(Chemical Mechanical Polishing)によって研磨す
ることにより、１０〜２０μｍ程度の厚さのシリコン
（Ｓｉ）層（素子層）３１が形成される。その厚さの望
ましい範囲は、可視光に対して５〜１５μｍ、赤外光に
対して１５〜５０μｍ、紫外域に対して３〜７μｍであ
る。このシリコン層３１の一方の面側にはＳｉＯ２膜３
２を挟んで遮光膜３３が形成されている。
【００２８】遮光膜３３は配線と異なり、光学的な要素
だけを考慮してレイアウトされる。この遮光膜３３には
開口部３３Ａが形成されている。遮光膜３３の上には、
パッシベーション膜としてシリコン窒化膜（ＳｉＮ）３
４が形成され、さらに開口部３３Ａの上方に色フィルタ
３５およびマイクロレンズ３６が形成されている。すな
わち、シリコン層３１の一方の面側から入射する光は、
マイクロレンズ３６および色フィルタ３５を経由して、
シリコン層３１に形成される後述するフォトダイオード
３７の受光面に導かれる画素構造となっている。シリコ
ン層３１の他方の面側には、トランジスタや金属配線が
形成される配線層３８が形成され、その下にはさらに基
板支持材３９が貼り付けられている。
【００２９】ここで、従来のＣＭＯＳイメージセンサで
は、配線層側を表面側とし、この配線層側から入射光を
取り込む表面受光型の画素構造を採っていたのに対し
て、本実施形態に係るＣＭＯＳイメージセンサでは、配
線層３８と反対側の面（裏面）側から入射光を取り込む
ことから、裏面受光型の画素構造となっている。この裏
面受光型画素構造から明らかなように、マイクロレンズ
３６からフォトダイオード３７までの間には遮光層３３
が金属層として存在するだけであること、またこの遮光
層３３のフォトダイオード３７からの高さがＳｉＯ２膜
３２の膜厚(例えば、約０．５μｍ)と低いことから、金
属層でのけられによる集光の制限を無くすことができ
る。
【００３０】図４は、シリコン層３１のウェル構造の一
例を示す断面構造図であり、図中、図３と同等部分には
同一符号を付して示している。
【００３１】本例では、Ｎ−型基板４１を用いている。
シリコン層３１の厚さは、先述したように、可視光に対
しては５〜１５μｍが望ましく、本例では１０μｍとし
ている。これにより、可視光を良好に光電変換できる。
シリコン層３１の一方の面には、浅いＰ＋層４２が画素
部の全面に亘って形成されている。画素分離領域は深い
Ｐウェル４３によって形成されており、一方の面のＰ＋
層４２とつながっている。
【００３２】フォトダイオード３７はＰウェルを形成し
ないことで、Ｎ−型基板４１を利用して形成されてい
る。このＮ−型領域（基板）４１が光電変換領域であ
り、その面積が小さく濃度が薄いために完全空乏化して
いる。その上に、信号電荷(本例では、電子)を蓄積する
Ｎ＋領域４４が形成され、その上にさらに、埋め込みフ
ォトダイオードとするためのＰ＋層４５が形成されてい
る。
【００３３】なお、フォトダイオード３７は、図４から
明らかなように、受光面側の表面積が配線層３８側の表
面積よりも広くなるように形成されている。これによ
り、入射光を効率良く取り込めることになる。このフォ
トダイオード３７で光電変換されかつＮ＋領域４４に蓄
積された信号電荷は、転送トランジスタ４６（図２の転
送トランジスタ２２）によってＮ＋型領域のＦＤ（フロ
ーティングディフュージョン）４７に転送される。フォ
トダイオード３７側とＦＤ４７とはＰ−層４８によって
電気的に分離されている。
【００３４】画素内の転送トランジスタ４６以外のトラ
ンジスタ（図２の増幅トランジスタ２３、アドレストラ
ンジスタ２４およびリセットトランジスタ２５）は、深
いＰウェル４２に通常通り形成されている。一方、周辺
回路領域については、裏面のＰ＋層４２に到達しない深
さにＰウェル４９が形成され、このＰウェル４９の内側
にさらにＮウェル５０が形成され、これらウェル４９，
５０の領域にＣＭＯＳ回路が形成された構成となってい
る。
【００３５】次に、画素のレイアウト例について図５お
よび図６を用いて説明する。図５および図６において、
図２と同等部分には同一符号を付して示している。図５
は、活性領域（ゲート酸化膜の領域）、ゲート（ポリシ
リコン）電極および両者のコンタクト部を示す平面パタ
ーン図である。同図から明らかなように、単位画素当た
り、１つのフォトダイオード（ＰＤ）２１と４つのトラ
ンジスタ２２〜２５が存在する。
【００３６】図６は、ゲート電極よりも上の金属配線
と、それらの間のコンタクト部を活性領域と共に示す平
面パターン図である。ここで、金属配線（例えば、アル
ミニウム配線）は３層構造となっており、第１層目は画
素内の配線として、第２層目は縦方向の配線、即ち垂直
信号線２７やドレイン線として、第３層目は横方向の配
線、即ち転送配線２６、アドレス配線２８およびリセッ
ト配線２９としてそれぞれ用いられている。
【００３７】図６の配線パターンから明らかなように、
垂直信号線２７や、転送配線２６、アドレス配線２８お
よびリセット配線２９はフォトダイオード領域上に配線
されている。これらの配線は、従来の画素構造では、配
線層側から光を取り込む表面受光型画素構造を採ってい
たことから、フォトダイオード領域を避けて形成されて
いたものである。これに対して、本実施形態に係る画素
構造では、図３から明らかなように、配線層と反対側
（裏面側）から光を取り込む裏面受光型画素構造を採っ
ていることから、フォトダイオード領域上での配線の引
き回しを可能としている。
【００３８】上述したように、ＣＭＯＳイメージセンサ
に代表されるＸ-Ｙアドレス型固体撮像素子において、
フォトダイオード３７が裏面側から可視光を受光する裏
面受光型画素構造を採ったことにより、従来の表面受光
型画素構造のように受光面を配慮した配線の必要がなく
なるため、画素の配線の自由度が高くなり、画素の微細
化を図ることができるとともに、配線層の多い、進んだ
ＣＭＯＳプロセスで作ることができる。
【００３９】また、フォトダイオード３７が裏面のＰ＋
層４５に到達する深さで形成されているため、吸収率の
高い青色の感度が高くなり、またフォトダイオード３７
よりも深部で光電変換されることがないので、それが原
因となる混色や黒レベルの検出の心配もなくなる。さ
らに、特に図３から明らかなように、受光面側に配線層
３８が存在しないことで、遮光膜３３、色フィルタ３５
およびマイクロレンズ３６を受光面に対して低い位置に
作ることができるため、従来技術における感度低下、混
色、周辺減光などの問題を解決することができる。
【００４０】次に、上記構成の裏面受光型画素構造のＣ
ＭＯＳイメージセンサを作成するプロセスについて、図
７および図８の工程図を用いて説明する。
【００４１】先ず、Ｎ−型基板５１の表面に素子分離、
ゲート電極（ポリシリコン電極）を作成するとともに、
イオン打ち込みにより、先述した画素部分の深いＰウェ
ル４３、フォトダイオード部分の浅いＰ＋層４２、周辺
回路部分の浅いＰウェル４９およびＮウェル５０を形成
し、さらにトランジスタや画素活性領域などを従来のＣ
ＭＯＳイメージセンサと同一の工程で形成する（工程
１）。このとき、裏面用の位置合わせマークを作るため
に基板５１を数十μｍ程度トレンチしておく。
【００４２】次に、基板５１の表面に第１層目〜第３層
目の金属配線（１Ａｌ，２Ａｌ，３Ａｌ）、パッド（Ｐ
ＡＤ）５２および層間膜５３を作成する(工程２)。この
とき、工程１でトレンチしておいた裏面用位置合わせマ
ーク部分に例えばタングステン（Ｗ）またはアルミニウ
ム（Ａｌ）を埋め込んで位置合わせマーク５４を作る。
続いて、配線層上面に数百μｍの厚さで第一基板支持材
（例えば、ガラス、シリコン、有機膜など）５５Ａを流
し込む（工程３）。このとき、パッド５２の上はレジス
ト５６でマスクしておくようにする。
【００４３】次に、パッド５２上方のレジスト５６を取
り除くとともに、できたバンプに金属が流れ込むように
表面処理する（工程４）。続いて、パッド５２上に開口
したバンプと第一基板支持材５５Ａの表面に導電体５７
を流し込む（工程５）。その後、パッド５２の上方部分
だけを残して基板支持材５５の表面の導電体５７を取り
除く（工程６）。この残った部分がパッド５２′とな
る。
【００４４】次に、裏面加工中のパッド５２′の保護と
表面の平坦化のために第二基板支持材５５Ｂを流し込
み、その後研磨するとともに、ウェハーを裏返して基板
５１の厚さが１０μｍ程度になるまでＣＭＰによって研
磨する（工程７）。続いて、ＣＶＤ(Chemical Vapor De
position)によってＳｉＯ２膜を１０ｎｍ程度の膜厚で
形成し、次いで位置合わせマーク５４に合わせてレジス
トをおき、画素部全面にＳｉＯ２界面が正孔で埋まるだ
けのボロンをドーズする（工程８）。工程８ではさら
に、裏面にＣＶＤによってＳｉＯ２膜５８を５００ｎｍ
程度の膜厚で形成し、次いでＡｌあるいはＷで遮光膜５
９を作成し、その後パッシベーション膜６０としてプラ
ズマＳｉＮ膜をＣＶＤによって形成する。
【００４５】次に、従来のＣＭＯＳイメージセンサの場
合と同様の方法で色フィルタ６１およびマイクロレンズ
６２を作成する（工程９）。このとき、ステッパ合わせ
は位置合わせマーク５４を使うか、または遮光膜５９を
使用することによって行う。続いて、パッド５２′上の
第二基板支持材５５Ｂをエッチングで取り除き、パッド
５２′を露出させる（工程１０）。この際、必要に応じ
て、マイクロレンズ６２の位置合わせや、チップの平坦
化のために第二基板支持材５５Ｂを研磨して所望の厚さ
に調整する。
【００４６】以上説明した製造方法によれば、裏面受光
型の画素構造を簡単に作成することができることに加え
て、パッド５２′が受光面と反対側に出た構造とするこ
とができるため、受光面を上に向けた状態で直接基板に
本ＣＭＯＳイメージセンサを実装することができる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
Ｘ-Ｙアドレス型固体撮像素子において、裏面受光型の
画素構造を採ることにより、受光面を考慮した配線の必
要がなくなるため、画素の配線の自由度が高くなり、画
素の微細化を図ることができることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセ
ンサの一例を示す概略構成図である。
【図２】単位画素の回路構成の一例を示す回路図であ
る。
【図３】画素部および周辺回路部の構造の一例を示す断
面図である。
【図４】シリコン層のウェル構造の一例を示す断面構造
図である。
【図５】活性領域（ゲート酸化膜の領域）、ゲート（ポ
リシリコン）電極および両者のコンタクト部を示す平面
パターン図である。
【図６】ゲート電極よりも上の金属配線と、それらの間
のコンタクト部を活性領域と共に示す平面パターン図で
ある。
【図７】裏面受光型画素構造のＣＭＯＳイメージセンサ
を作成するプロセスを説明するための工程図（その１）
である。
【図８】裏面受光型画素構造のＣＭＯＳイメージセンサ
を作成するプロセスを説明するための工程図（その２）
である。
【図９】ＣＭＯＳイメージセンサの従来構造を示す断面
構造図である。
【図１０】裏面受光型フレーム転送ＣＣＤイメージセン
サのフォトダイオードの断面構造を示す断面図である。
【符号の説明】
１１…画素部、１２…垂直選択回路、１４…水平選択回
路、１５…タイミングジェネレータ、２１，３７…フォ
トダイオード、２２…転送トランジスタ、２３…増幅ト
ランジスタ、２４…アドレストランジスタ、２５…リセ
ットトランジスタ、３１…シリコン（Ｓｉ）層、３３…
遮光膜、３５…色フィルタ、３６…マイクロレンズ、３
８…配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 智則 神奈川県横浜市保土ヶ谷区神戸町134番地 ソニー・エルエスアイ・デザイン株式会 社内 Ｆターム(参考） 4M118 AA01 AA05 AA10 AB01 BA14 CA04 DD04 DD10 DD12 EA20 FA06 FA33 FA42 GA02 GB11 GC07 GC17 GD04 GD07 GD20 5C024 GY31 HX01 5F049 MA02 MB03 NA20 NB05 QA03 QA15 SS03 SZ06 SZ13 SZ20 UA01 UA13 UA16

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 光電変換素子で光電変換された信号電荷
    を電気信号に変換して出力する能動素子を含む単位画素
    が行列状に配置されてなるＸ-Ｙアドレス型固体撮像素
    子であって、 前記光電変換素子が形成される素子層に対してその一方
    の面側に、前記能動素子に対して配線をなす配線層を有
    し、 入射光を前記素子層の他方の面側から前記光電変換素子
    に取り込むことを特徴とするＸ-Ｙアドレス型固体撮像
    素子。
  2. 【請求項２】 前記素子層の厚さが５〜１５μｍである
    ことを特徴とする請求項１記載のＸ-Ｙアドレス型固体
    撮像素子。
  3. 【請求項３】 前記光電変換素子は、前記素子層の一方
    の面まで到達する深さで形成されていることを特徴とす
    る請求項１記載のＸ-Ｙアドレス型固体撮像素子。
  4. 【請求項４】 前記光電変換素子は、受光面側の表面積
    が前記配線層側の表面積よりも広く形成されていること
    を特徴とする請求項１記載のＸ-Ｙアドレス型固体撮像
    素子。
  5. 【請求項５】 光電変換素子で光電変換された信号電荷
    を電気信号に変換して出力する能動素子を含む単位画素
    が行列状に配置されてなるＸ-Ｙアドレス型固体撮像素
    子の作成に際し、 基板に前記光電変換素子および前記能動素子を形成する
    第１の工程と、 前記光電変換素子および前記能動素子が形成された素子
    層に対してその一方の面側に前記能動素子に対して配線
    をなす配線層を形成する第２の工程と、 前記素子層の他方の面を前記基板の厚さが所定の厚さに
    なるように研磨する第３の工程とを順に実行することを
    特徴とするＸ-Ｙアドレス型固体撮像素子の製造方法。
  6. 【請求項６】 前記第３の工程では、前記基板の厚さが
    ５〜１５μｍになるように研磨することを特徴とする請
    求項５記載のＸ-Ｙアドレス型固体撮像素子の製造方
    法。
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