JP2005353994A - 固体撮像素子及びその駆動方法 - Google Patents

Abstract

【課題】 光学的特性や電気的特性が良好であると共に、容易に画素セルの微細化を図ることができる固体撮像素子を提供する。
【解決手段】 受光部が形成された半導体層１と、半導体層１の表面側に形成された配線層１０，１３とを有し、半導体層１の裏面側から光を入射させる構造を有し、受光部を構成する第１導電型の領域３から半導体層１の表面側に形成された画素形成回路へ信号電荷を選択的に読み出すための読み出しトランジスタ６が、半導体層１の内部に形成されている固体撮像素子を構成する。そして、例えば、半導体層１の内部に形成された第２導電型の領域１５により読み出しトランジスタ６のゲートを構成する。
【選択図】 図１

Description

本発明は、固体撮像素子及びその駆動方法に係わる。

一般に、ＣＭＯＳイメージセンサーでは、信号及び駆動信号の本数により、２層から４層の配線層が設けられる（例えば特許文献１参照。）。

一般的なＣＭＯＳイメージセンサーの例として、３トランジスタ型の画素セルを有するＣＭＯＳセンサーの要部の回路構成図を図８に示す。
このＣＭＯＳイメージセンサー５０において、１つの画素セル５１は、受光・光電変換を行うＰＤ（フォトダイオード）、ＰＤから信号電荷を読み出す読み出しトランジスタ５２、受光・蓄積に先立ちＰＤを電源電位にリセットするリセットトランジスタ５３、読み出された信号電荷に応じた電流に変換する増幅トランジスタ５４、信号電流を読み出す垂直信号線５５と電源及び駆動信号を伝える選択電源線５６、読み出し選択線５７、リセット線５８から構成されている。
垂直信号線５５の一端側にサンプル・ホールド回路５９及び負荷トランジスタ６０が接続されている。サンプル・ホールド回路５９には、入力側に水平選択線６１が接続され、出力側にバッファアンプ６２が接続されている。

そして、このＣＭＯＳイメージセンサー５０は次のように動作する。
選択電源線５６に電源電圧Ｖｄを印加して、読み出し選択線５７及びリセット線５８にハイレベルの信号を与えることにより、読み出しトランジスタ５２とリセットトランジスタ５３がオンになり、フォトダイオードＰＤがＶｄ電位にリセットされる。
次に、読み出し選択線５７及びリセット線５８をローレベルとすることにより、読み出しトランジスタ５２とリセットトランジスタ５３がオフし、フォトダイオードＰＤはフローティング状態となり、フォトダイオードＰＤに入射した光量に応じて光電変換された電子がフォトダイオードＰＤに蓄積され、フォトダイオードＰＤの電位はＶｄよりも低くなる。
蓄積期間が終了した後に、読み出し選択線５７と選択電源線５６をハイレベルとすることにより、フォトダイオードＰＤに蓄積された光量に応じた信号電荷が増幅トランジスタ５４のゲートにかかり、光量に応じた電流が垂直信号線５５を通して負荷トランジスタ６０に流れる。この垂直信号線５５の電位を、サンプル・ホールド回路５９により記憶して、水平選択線６１により１列毎に信号を出力することにより、画素信号がバッファアンプ６２を経て信号出力６３として出力される。

この回路構成に対応する、従来のＣＭＯＳイメージセンサーの断面構造を図９に示す。
例えばｐ型のシリコン基板６６に、トランジスタやフォトダイオードＰＤを電気的に分離するトレンチ素子分離層６７が形成され、このトレンチ素子分離層６７間のシリコン基板６６の表面付近にフォトダイオードＰＤやトランジスタのソース・ドレイン等の領域が形成されている。
また、読み出しトランジスタ５２のゲート電極やトランジスタのソース又はドレイン領域には、ゲート電極６８を覆う１層目の絶縁層６９を貫通するプラグ層７０が接続され、このプラグ層７０は、絶縁層６９上に形成された第１層の配線層（電極層）７１に接続されている。また、第１層の配線層（電極層）７１のうち一部は、第１層の配線層７１を覆う２層目の絶縁層７２を貫通するプラグ層７３が接続され、このプラグ層７３は、絶縁層７２上に形成された第２層の配線層（電極層）７４に接続されている。プラグ層７０，７３は、それぞれコンタクトホールの外壁及び底面を覆う薄い膜７０Ａ，７３Ａとその内部の厚い層７０Ｂ，７３Ｂとの２層構造になっている。
第１層及び第２層の配線層（電極層）７１，７４は、例えばアルミニウム、銅等の金属を電極材料として用いることができる。

トレンチ素子分離層６７は、例えば、エッチングによりシリコン基板６６に溝（トレンチ）を掘り、その溝の中を埋めるように酸化膜等の絶縁層を形成した後に、エッチングもしくはＣＭＰにより表面を平坦化して、表面上に残った絶縁層を除去することにより、形成することができる。
また、プラグ層７０，７３は、例えば、絶縁層６９，７２にエッチングによりコンタクトホールを開けて、このコンタクトホールを埋めるようにタングステンＷ等の電極材料を形成して、エッチングもしくはＣＭＰにより表面を平坦化することにより形成することができる。
配線層は、撮像信号や駆動信号等の配線により伝達される信号の数に応じて、必要な層（一般に２層から４層）の配線層が形成される。

しかしながら、上述した断面構造では、垂直信号線５５、選択電源線５６、読み出し選択線５７、リセット線５８、さらに必要によりグランド電位を与えるグランド線をも含む４本もしくは５本の配線を、シリコン基板６６付近ではなく、上層の配線層７１，７４により形成しなければならない。
このため、上層に広い配線スペースが必要となる。

そして、配線層７１，７４のある部分は、光が配線層７１，７４にけられてシリコン基板６６に入射しないことから、配線スペースを広く確保しようとすると、その分ＰＤの面積が制約されてしまう。
さらに、基板６６の表面にトレンチ素子分離層６７、読み出しトランジスタ５６、リセットトランジスタ６６、増幅トランジスタ６８を配置する必要がある。
従って、これら配線や回路部品のスペースを確保するために、フォトダイオードＰＤの面積が制約されてしまう。
そのため、ＣＭＯＳセンサーでは、一般にフォトダイオードＰＤの面積が画素セル面積の３０％以下に留まっている。

フォトダイオードＰＤの面積が小さくなると、蓄積できる電荷量が少なくなり、また光が入射する面積が小さくなることから感度が低くなる。このため、イメージセンサーの基本特性として重要な、光学的特性や電気的特性が劣化してしまう、という問題が生じる。

この改善策として、配線層が形成された表面側とは反対の、基板の裏面側より光を入射させる裏面照射型イメージセンサーが提案され、特殊な用途において既に実用化されている（特許文献２又は特許文献３参照）。提案されている裏面照射型イメージセンサーでは、画素部分のシリコン基板を数μｍ〜数十μｍの厚さにエッチング等により薄膜化している。
特開２００３−３１７８５号公報（図９） 特開平６−７７４６１号公報（図３） 特開平６−２８３７０２号公報（図２）

ここで、裏面照射型イメージセンサーを、ＣＭＯＳイメージセンサーに適用した構成の概略断面図を図１０に示す。
図１０に示すように、図９に示した従来のＣＭＯＳイメージセンサーの構成、即ち表面照射型ＣＭＯＳイメージセンサーに対して、シリコン基板６６の内部にフォトダイオードを構成するｎ⁻拡散層８２を有し、この拡散層８２を基板６６の表面側まで連続的に形成し、このｎ⁻拡散層８２を、ｎ型の拡散領域８３を介して基板６６の表面側の界面付近に形成されているｎ型の蓄積拡散層８４に接続している。
また、基板６６の内部で光電変換した信号電子が隣の画素のフォトダイオードへ漏れ込まないようにするために、ｐ型の素子分離拡散層８１によりフォトダイオードを画素毎に分離している。

ここで、図１０に示すＣＭＯＳイメージセンサーのＡ−Ａ´断面における電位（ポテンシャル）分布を図１１に示す。
フォトダイオードの拡散層８２を基板６６の裏面側の界面付近まで形成していないことにより、電位分布は図１１の実線で示すようになり、空乏層が基板６６の裏面側の界面まで達していない。
これにより、基板６６の裏面側の界面で発生する暗電流成分が信号として混入することが少ない。

ところで、このような裏面照射型イメージセンサーにおいても、多画素化や小型化のために、画素セルの微細化を図ることが求められる。
しかしながら、ＣＭＯＳイメージセンサーでは、各画素にそれぞれトランジスタを形成する必要があるため、基板表面に多数のトランジスタを形成することになる。
このため、画素セルの微細化が困難になっている。

なお、図１０に示した構成でも、実際には、基板６６内への不純物の拡散等により、ある程度の暗電流が混入することがある。
さらに、図１０の構成では、基板６６の裏面側の界面近傍に空乏層が存在しないため、裏面側の界面近傍において光電変換した電荷が、フォトダイオードの拡散層８２に入らないうちに再結合してしまうことがある。
このような場合には、基板６６の奥へ入り込みにくい、波長の短い光に対して、感度低下が著しくなる。

これに対して、図１０に示したフォトダイオードの拡散層（半導体領域）８２を、基板６６の裏面側の界面まで形成すると、図１１に鎖線で示す電位分布のように、基板６６の裏面側の界面近傍まで空乏層が形成されるため、短波長の光で顕著であった感度低下を抑制することができる。
しかしながら、この構成では、基板６６の裏面側の界面に多数存在する界面準位によって発生する暗電流が信号電荷に混入して、画質の劣化を引き起こしてしまうことがある。

従って、図１０に示した構成と比較して、さらに裏面側の界面からの暗電流を低減することが可能である固体撮像素子の構成が望まれる。

本発明においては、感度が良好であり、光学的特性や電気的特性が良好であると共に、容易に画素セルの微細化を図ることができる固体撮像素子及びその駆動方法を提供するものである。

本発明の固体撮像素子は、光電変換が行われる受光部が形成された半導体層と、この半導体層の表面側に形成された配線層とを少なくとも有し、半導体層の表面側とは反対の裏面側から光を入射させる構造を有し、受光部を構成する第１導電型の領域から半導体層の表面側に形成された画素形成回路へ信号電荷を選択的に読み出すための読み出しトランジスタが、半導体層の内部に形成されているものである。

本発明の固体撮像素子の駆動方法は、光電変換が行われる受光部が形成された半導体層と、この半導体層の表面側に形成された配線層とを少なくとも有し、半導体層の表面側とは反対の裏面側から光を入射させる構造を有し、受光部を構成する第１導電型の領域から半導体層の表面側に形成された画素形成回路へ信号電荷を選択的に読み出すための読み出しトランジスタが、半導体層の内部に形成されている固体撮像素子に対して、読み出しトランジスタを全画素で同時にオンすることにより、全画素の受光・蓄積期間を揃えるものである。

上述の本発明の固体撮像素子の構成によれば、光電変換が行われる受光部が形成された半導体層と、この半導体層の表面側に形成された配線層とを少なくとも有し、半導体層の表面側とは反対の裏面側から光を入射させる構造を有するため、配線層等により光がけられることがなく、受光部に入射する光量を多くすることが可能になると共に、トランジスタ等が形成される半導体層の表面側ではなく、半導体層の内部の深い位置に受光部のフォトダイオードを形成することができ、このフォトダイオードの面積を広く確保することができる。これにより、フォトダイオードに蓄積できる電荷量を増やすことや、感度を向上することが可能になる。
また、受光部を構成する第１導電型の領域から半導体層の表面側に形成された画素形成回路へ信号電荷を選択的に読み出すための読み出しトランジスタが、半導体層の内部に形成されていることにより、半導体層の表面に読み出しトランジスタが形成された構成と比較して、半導体層の表面側に形成するトランジスタの数と配線数とを低減することが可能になる。

上述の本発明の固体撮像素子の駆動方法によれば、上記本発明の固体撮像素子に対して、読み出しトランジスタを全画素で同時にオンすることにより、全画素の受光・蓄積期間を揃えるため、画素の行毎に蓄積時間が異なることがなく、全画素の蓄積期間を同期間とすることができる。

また、上記本発明の固体撮像素子において、半導体層の内部に形成された第２導電型の領域により読み出しトランジスタのゲートを構成することができる。
この構成としたときには、第２導電型の領域を埋め込む工程を行うことにより、半導体層の内部に読み出しトランジスタを形成することができる。

また、上記本発明の固体撮像素子において、さらに、第２導電型の領域が行列状に配列された全画素において共通に形成されている構成とすることができる。
この構成としたときには、全画素において共通に形成されている第２導電型の領域に高レベルの電圧を印加して、読み出しトランジスタをオン状態とすることにより、全画素で同時に読み出しトランジスタをオン状態にすることができる。これにより、全画素の受光・蓄積期間を揃えることが可能になる。

また、上記本発明の固体撮像素子において、受光部を構成する第１導電型の領域に対して、裏面側の半導体層の界面付近に第２導電型の領域が形成されている構成とすることができる。
この構成としたときには、第２導電型の領域によって、受光部の空乏層の裏面側の界面への到達を抑制すると共に、裏面側の界面付近に存在する界面準位による暗電流の発生を抑制することができるため、裏面側の半導体層の界面付近における暗電流の発生を低減することができる。

また、上記本発明の固体撮像素子の駆動方法において、半導体層の内部に形成された第２導電型の領域が読み出しトランジスタのゲートを構成し、この第２導電型の領域が行列状に配列された全画素において共通に形成されている構成とすることができる。
この構成としたときには、全画素において共通に形成されている第２導電型の領域に高レベルの電圧を印加することにより、全画素で同時に読み出しトランジスタをオン状態にして、全画素の受光・蓄積期間を揃えることが可能になる。

上述の本発明によれば、読み出しトランジスタと読み出し選択線を基板内部に形成することにより、表面側に形成するトランジスタ数と配線数が削減できるため、容易に画素セルの微細化を図ることができる。
そして、裏面側から光を入射させる構造を有することにより、フォトダイオードに蓄積できる電荷量を増やすことや、感度を向上することが可能になる。
従って、感度が良好であり、光学的特性や電気的特性が良好であると共に、容易に画素セルの微細化を図ることができる構成の固体撮像素子を実現することが可能になる。

また、特に、半導体層の内部に形成された第２導電型の領域が読み出しトランジスタのゲートを構成し、この第２導電型の領域が行列状に配列された全画素において共通に形成されている構成としたときには、行列状に配列された全画素の受光・蓄積期間を揃えて、同時性のある撮像が可能となる。

また、特に、受光部を構成する第１導電型の領域に対して、裏面側の半導体層の界面付近に第２導電型の領域が形成されている構成としたときには、裏面側の半導体層の界面付近における暗電流の発生を低減することができるため、低暗電流と高感度とを両立することが可能になる。

図１は、本発明の一実施の形態として、固体撮像素子の概略構成図（断面図）を図１に示す。この図１の断面図は、ほぼ１つの画素セルの分を示している。
本実施の形態は、本発明を裏面照射型のＣＭＯＳセンサー（ＣＭＯＳ型固体撮像素子）に適用したものである。

図１に示すように、例えばｐ型のシリコン基板１に、トランジスタやフォトダイオードＰＤを電気的に分離するトレンチ素子分離層５が形成され、この素子分離層５間のシリコン基板１の表面付近に、フォトダイオードを構成するｎ型の蓄積拡散層４やトランジスタのソース・ドレイン等の領域が形成されている。

フォトダイオードは、裏面側のｎ⁻拡散層３と、表面側のｎ型の蓄積拡散層４と、これらの間にあるｎ型の拡散層３Ａとにより構成されている。ｎ型の拡散層３Ａは、ｎ⁻拡散層３と比較して小さい面積に形成されている。
なお、このフォトダイオードの各層３，３Ａ，４においては、後述するポテンシャル分布（図２参照）を形成するために、ｎ型不純物の濃度を、裏面のｎ⁻拡散層３＜中間のｎ型の拡散層３Ａ＜表面のｎ型の蓄積拡散層４とする。
また、基板１の内部で光電変換した信号電子が隣の画素のフォトダイオードへ漏れ込まないようにするために、ｐ型の素子分離拡散層２によりフォトダイオードを画素毎に分離している。

トランジスタのゲート電極７やトランジスタのソース又はドレイン領域には、ゲート電極７を覆う１層目の絶縁層８を貫通するプラグ層９が接続されている。このプラグ層９は、絶縁層８上に形成された第１層の配線層（電極層）１０に接続されている。
第１層の配線層（電極層）１０のうちの一部には、第１層の配線層１０を覆う２層目の絶縁層１１を貫通するプラグ層１２が接続されている。このプラグ層１２は、絶縁層１１上に形成された第２層の配線層（電極層）１３に接続されている。
第２層の配線層（電極層）１３は、絶縁層１４により覆われている。
そして、プラグ層９，１２は、それぞれコンタクトホールの外壁及び底面を覆う薄い膜９Ａ，１２Ａとその内部の厚い層９Ｂ，１２Ｂとの２層構造になっている。
さらに、必要に応じて、上層に、カラーフィルターやオンチップレンズ等の部品が設けられて固体撮像素子が構成される。

本実施の形態では、図８に示した従来の裏面照射型ＣＭＯＳイメージセンサーの構造に対して、基板１の裏面側の界面に、ｐ^＋拡散層１６を追加している。
このｐ^＋拡散層１６は、ホール蓄積層として作用するため、基板１の裏面側の界面付近に発生するホールを蓄積させることができる。
このｐ^＋拡散層１６は、好ましくは０．２μｍ以下の厚さに形成する。
また、ｐ^＋拡散層１６は接地電位（グランド電位）とされる。

このｐ^＋拡散層１６を追加したことにより、フォトダイオードによる空乏層が基板１の裏面側の界面へ到達することを抑制することができ、また裏面側の界面でのホール濃度を高く保つことが可能になるため、基板１の裏面側の界面付近に存在する界面準位に起因する暗電流の発生を抑制することができる。

また、本実施の形態では、裏面側に形成したフォトダイオードのｎ⁻拡散層３と表面側の蓄積拡散層４との間のシリコン基板１内部に、ｐ^＋埋め込み拡散層１５Ａとその周囲のｐ⁻埋め込み拡散層１５Ｂとを形成し、これらの埋め込み拡散層１５（１５Ａ，１５Ｂ）をゲート電極とした静電誘導トランジスタを形成している。
この静電誘導トランジスタは、読み出しトランジスタとして働くことにより、裏面側に形成されたフォトダイオードのｎ⁻拡散層３に蓄積されている信号電荷の、表面側に形成された蓄積拡散層４への流入を、制御することが可能となるものである。

埋め込み拡散層１５は、基板面にほぼ平行に形成され、画素セルの外縁部でｐ型の素子分離拡散層２に接続されている。
また、埋め込み拡散層１５は、後述するように各行の画素で共通に形成するので（図４参照）、図１の断面図には示していないが、素子分離拡散層２の外側に同じ行の隣接する画素セルの埋め込み拡散層１５が接続されている。

この埋め込み拡散層１５に電圧を印加するための構成としては、例えば、各行の画素毎に形成された埋め込み拡散層１５の、撮像領域の外にある部分に、表面側まで低抵抗で接続するｐ^＋層を形成し、表面側に電極を形成して配線とのコンタクトを採る構成が考えられる。
また、例えば、裏面側界面の一部の領域で、ｐ^＋拡散層１６を形成する代わりに、電極取り出し用のｐ^＋層を形成し、これに接続して電極を形成すると共に、このｐ^＋層を素子分離拡散層２を通じて埋め込み拡散層１５に接続する構成も考えられる。

図１に示した画素セルの構造は、シリコン基板１上に、フォトリソグラフィ及びイオン注入の組み合わせによる選択的拡散層の形成と、エピタキシャル成長とを、繰り返すことにより、製造することができる。

さらに、図１のＡ−Ａ´断面のポテンシャル分布及びＢ−Ｂ´断面のポテンシャル分布を、共に図２に示し、図１の固体撮像素子の回路構成図を図３に示す。

図３に示す回路構成図は、一部を除いて、図８に示したＣＭＯＳイメージセンサー５０の回路構成図と同様になっている。
即ち、１つの画素セル３０が、受光・光電変換を行うＰＤ（フォトダイオード）、フォトダイオードＰＤから信号電荷を読み出す読み出しトランジスタ６、受光・蓄積に先立ちフォトダイオードＰＤを電源電位にリセットするリセットトランジスタ１７、読み出された信号電荷に応じた電流に変換する増幅トランジスタ１８、信号電流を読み出す垂直信号線１９と電源及び駆動信号を伝える選択電源線２２、読み出し選択線２１、リセット線２０から構成されている。
垂直信号線１９の一端側にサンプル・ホールド回路２５及び負荷トランジスタ２４が接続されている。サンプル・ホールド回路２５には、入力側に水平選択線２８が接続され、出力側にバッファアンプ２６が接続されている。

フォトダイオードのｎ⁻拡散層３は、読み出しトランジスタ６に接続されている。この読み出しトランジスタ６は、前述したように、埋め込み拡散層１５をゲート電極として用いるものである。
ｎ型の蓄積拡散層４は、読み出しトランジスタ６及びリセットトランジスタ１７の一端と、増幅トランジスタ１８のゲートに接続されている。

次に、図２のポテンシャル図及び図３を参照して、本実施の形態の固体撮像素子の動作を説明する。

まず、蓄積期間中は、埋め込み拡散層１５を低電圧状態（ローレベル状態）とする。
このとき、図１のＡ−Ａ´断面のポテンシャル分布は、図２の実線で示すようになっており、またＢ−Ｂ´断面のポテンシャル分布は、図２の破線で示すようになっている。
従って、フォトダイオードのｎ⁻拡散層３は空乏化状態となっており、基板１の裏面側より入射した光はこの領域において光電変換される。そして、発生した電子は、フォトダイオード内の図２のＣ部分に蓄積される。

次に、蓄積された電子を読み出すときには、埋め込み拡散層１５を高電圧状態（ハイレベル状態）とする。これにより、Ａ−Ａ´断面のポテンシャル分布が図２の鎖線で示すように変化して、Ｃ部分に蓄積されていた入射光量に応じた電子はＤ部分、即ち、蓄積拡散層４に流入する。
この蓄積拡散層４は、図３の回路構成図に示すように、画素セル３０内の増幅トランジスタ１８のゲート電極に接続されており、選択電源線２２に電源電圧を印加することにより、蓄積された電荷量に対応して、増幅トランジスタ１８により制御された電流が垂直信号線１９を通して負荷トランジスタ２４に流れ、信号電荷に対応した電位が垂直信号線１９に生じる。
入射光量が強く、蓄積電荷が多いほど、垂直信号線１９の電位は低くなる。この電位信号をサンプル・ホールド回路２５及びバッファアンプ２６を通じて、信号出力２７として出力することができる。

なお、図１の構造における埋め込み拡散層１５は、図３の回路構成図における読み出し選択線２１の画素セル３０内の部分に対応するものであるため、２次元センサーの場合、埋め込み拡散層１５を、行毎に分離された配線として形成する必要がある。
即ち、図４に平面図を示すように、行毎の画素セル３０に共通して埋め込み拡散層１５を形成する。

上述の本実施の形態によれば、基板１の配線層１０，１３が形成された表面側とは反対側（裏面側）の界面に、ホール蓄積層１６が形成されているため、このホール蓄積層１６により、基板１の裏面側の界面付近で発生する界面準位に起因する暗電流を抑制することができる。

また、本実施の形態によれば、基板１の内部に形成されたｐ型の埋め込み拡散層１５により、表面側に形成された画素形成回路（蓄積拡散層４及び画素セル内のトランジスタ）へ信号電荷を選択的に読み出すための読み出しトランジスタ６のゲートが構成されているため、読み出しトランジスタ６及び読み出し選択線２１が、シリコン基板１の内部に形成されていることになる。
これにより、基板１の表面側に形成するトランジスタ数及び配線数を削減することができるため、画素セル３０の微細化が容易となる。

そして、裏面照射型の構造を有することにより、配線層等により光がけられることがなく、フォトダイオードに入射する光量を多くすることが可能になると共に、トランジスタが形成されている基板１の表面側の界面付近ではなく、基板１の内部の深い位置にフォトダイオードを形成しているので、フォトダイオードの面積を広く確保することができる。
これにより、フォトダイオードに蓄積できる電荷量を増やすことや、感度を向上することが可能になる。

従って、本実施の形態の固体撮像素子の構成によれば、低暗電流と高感度とを両立することができる。

さらに、本発明の他の実施の形態として、ＣＭＯＳイメージセンサーの概略断面図を図５に示す。また、図５に示すＣＭＯＳイメージセンサーの画素セル部分の回路構成図を図６に示す。
なお、図６において、画素セル以外の部分は、図３に示した先の実施の形態の回路構成図と同様であるので、図示を省略している。

従来のＣＭＯＳイメージセンサーの構成においては、行毎に読み出し動作を行っていたために、２次元アレー配列された画素セルの行毎に蓄積期間が異なり、２次元画面において同時性の無いフォーカルプレーン動作となってしまう欠点を有していた。
本実施の形態は、さらに、この欠点を改善し、ＣＣＤイメージセンサー（ＣＣＤ固体撮像素子）と同様に、２次元画面全体において、同時性のある蓄積期間を実現するものである。

本実施の形態においては、特に、図６の回路構成図に示すように、従来の回路構成に対して転送トランジスタ２９を追加している。
この転送トランジスタ２９は、そのゲートが転送選択線２３に接続され、ソース／ドレインの一方が蓄積拡散層４に接続され、他方が増幅トランジスタ１８のゲートに接続されている。

さらに、図５の埋め込み転送電極拡散層１５（図６の画素セル部回路における読み出し選択線２１に対応）を、図７に平面図を示すように、２次元アレーに配列された画素セル３１全体に共通して形成する。
これにより、２次元アレー配列された画素セル３１全体で、蓄積期間を揃えることができる。

図５及び図６において、その他の構成は、先の実施の形態と同様であるので、同一符号を付して重複説明を省略する。

本実施の形態の固体撮像素子は、次のように動作する。
まず、蓄積期間中は、埋め込み拡散層１５を低電圧状態（ローレベル状態）とすることにより、フォトダイオードのｎ⁻拡散層３が空乏化状態となり、基板１の裏面側より入射した光はこの領域において光電変換される。そして、発生した電子は、フォトダイオードのｎ⁻拡散層３内に蓄積される。

次に、このフォトダイオードのｎ⁻拡散層３内に蓄積された電荷（電子）を読み出すために、埋め込み拡散層１５を高電圧状態（ハイレベル状態）とする。これにより、２次元アレーに配置された画素全体において、フォトダイオードのｎ⁻拡散層３内に蓄積されていた、入射光量に対応した量の電子が、ｎ型の拡散層３Ａを通じて蓄積拡散層４に流入する。

その後、埋め込み拡散層１５を低電圧状態（ローレベル状態）とすることにより、フォトダイオードでは次の蓄積動作が開始される。
蓄積拡散層４に蓄積された信号電荷は、転送選択線２３が行毎にハイレベル状態となることにより、行毎に転送トランジスタ２９がオンして増幅トランジスタ１８のゲート電極に接続され、選択電源線２２に電源電圧を印加することにより、蓄積された電荷量に対応して、増幅トランジスタ１８により制御された電流が垂直信号線１９を通して負荷トランジスタ２４に流れ、信号電荷に対応した電位が垂直信号線１９に生じる。

このように、本実施の形態では、入射光に応じて光電変換された電子の蓄積期間を、２次元アレー配列された画素セル３１全体で同期間にすることができるため、ＣＣＤ固体撮像素子と同様に、同時性を保った撮像を行うことが可能となる。

上述の本実施の形態によれば、先の実施の形態と同様に、基板１の裏面側の界面に形成されたホール蓄積層１６により、基板１の裏面側の界面付近で発生する界面準位に起因する暗電流を抑制することができる。
また、先の実施の形態と同様に、基板１の内部に形成されたｐ型の埋め込み拡散層１５により、読み出しトランジスタ６のゲートを構成し、基板１の表面側に形成するトランジスタ数及び配線数を削減することができるため、画素セル３０の微細化が容易となる。
そして、裏面照射型の構造を有することにより、フォトダイオードの面積を広く確保して、フォトダイオードに蓄積できる電荷量を増やすことや、感度を向上することが可能になる。

また本実施の形態によれば、特に、転送トランジスタ２９を設けると共に、埋め込み拡散層１５を２次元アレー配列された画素セル３１に共通に形成したことにより、電荷（電子）の蓄積時間を、２次元アレー配列された画素セル３１全体で同期間にすることができる。
これにより、同時性を保った撮像を行うことが可能となる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の一実施の形態のＣＭＯＳイメージセンサーの概略構成図（１つの画素セル分の断面図）である。 図１のＡ−Ａ´及びＢ−Ｂ´におけるポテンシャル分布図である。 図１のＣＭＯＳイメージセンサーの回路構成図である。 図１のＣＭＯＳイメージセンサーの２次元アレー全体を示す模式的平面図である。 本発明の他の実施の形態のＣＭＯＳイメージセンサーの概略構成図（１つの画素セル分の断面図）である。 図５のＣＭＳイメージセンサーの回路構成図である。 図５のＣＭＯＳイメージセンサーの２次元アレー全体を示す模式的平面図である。 ３トランジスタ型の画素セルを有するＣＭＯＳセンサーの要部の回路構成図である。 図８の回路構成に対応する、従来のＣＭＯＳイメージセンサーの断面構造を示す図である。 裏面照射型イメージセンサーを、ＣＭＯＳイメージセンサーに適用した構成の概略断面図である。 図１０のＡ−Ａ´におけるポテンシャル分布図である。

符号の説明

１ 基板、２ 素子分離拡散層、３ ｎ⁻拡散層、３Ａ ｎ型拡散層、４ 蓄積拡散層、５ トレンチ素子分離層、６ 読み出しトランジスタ、７ ゲート電極、８，１１，１４ 絶縁層、９，１２ プラグ層、１０，１３ 配線層、１５ 埋め込み拡散層、１６ ホール蓄積層、１７ リセットトランジスタ、１８ 増幅トランジスタ、１９ 垂直信号線、２０ リセット線、２１ 読み出し選択線、２２ 選択電源線、２３ 転送選択線、２４ 負荷トランジスタ、２５ サンプル・ホールド回路、２７ 信号出力、２８ 水平選択線、２９ 転送トランジスタ、３０，３１ 画素セル

Claims (7)

1. 光電変換が行われる受光部が形成された半導体層と、
   前記半導体層の表面側に形成された配線層とを少なくとも有し、
   前記半導体層の前記表面側とは反対の裏面側から光を入射させる構造を有し、
   前記受光部を構成する第１導電型の領域から、前記半導体層の表面側に形成された画素形成回路へ信号電荷を選択的に読み出すための読み出しトランジスタが、前記半導体層の内部に形成されている
   ことを特徴とする固体撮像素子。
2. 前記半導体層の内部に形成された第２導電型の領域が、前記読み出しトランジスタのゲートを構成していることを特徴とする請求項１に記載の固体撮像素子。
3. 前記受光部を構成する第１導電型の領域に対して、前記裏面側の前記半導体層の界面付近に第２導電型の領域が形成されていることを特徴とする請求項１に記載の固体撮像素子。
4. 画素が行列状に配列され、前記第２導電型の領域が各行の画素において共通に形成されていることを特徴とする請求項２に記載の固体撮像素子。
5. 画素が行列状に配列され、前記第２導電型の領域が行列状に配列された全画素において共通に形成されていることを特徴とする請求項２に記載の固体撮像素子。
6. 光電変換が行われる受光部が形成された半導体層と、
   前記半導体層の表面側に形成された配線層とを少なくとも有し、
   前記半導体層の前記表面側とは反対の裏面側から光を入射させる構造を有し、
   前記受光部を構成する第１導電型の領域から、前記半導体層の表面側に形成された画素形成回路へ信号電荷を選択的に読み出すための読み出しトランジスタが、前記半導体層の内部に形成されている固体撮像素子に対して、
   前記読み出しトランジスタを全画素で同時にオンすることにより、全画素の受光・蓄積期間を揃える
   ことを特徴とする固体撮像素子の駆動方法。
7. 前記半導体層の内部に形成された第２導電型の領域が、前記読み出しトランジスタのゲートを構成し、前記第２導電型の領域は、行列状に配列された全画素において共通に形成されていることを特徴とする請求項６に記載の固体撮像素子の駆動方法。

Images