JP7128039B2 - 距離測定のためのイメージセンサ - Google Patents

Description

本発明は、イメージセンサに係り、さらに詳細には、距離測定のためのイメージセンサに関する。

一般的なイメージセンサは、被写体までの距離に係わる情報を有しない。被写体までの正確な距離情報を得るために、光飛行時間法（ＴｏＦ：ｔｉｍｅ－ｏｆ－ｆｌｉｇｈｔ）イメージセンサが開発された。該ＴｏＦイメージセンサは、光を被写体に照射した後、被写体から反射される光が受光されるまでの光飛行時間を測定して被写体までの距離に係わる情報を得る。

本発明の技術的課題は、ピクセルを小型化し、且つ、感度を改善できる距離測定のためのイメージセンサを提供することである。

前記技術的課題を解決するために、本発明は、次のような距離測定のためのイメージセンサを提供する。
本発明によるイメージセンサは、互いに反対側に位置する第１面及び第２面を有し、前記第１面に隣接するウェル領域を有し、第１導電型である半導体基板、前記ウェル領域の少なくとも一部を貫通するように、前記第１面から前記半導体基板の厚み方向に沿って延長され、互いに離隔されている第１垂直伝達（トランスファー）ゲート及び第２垂直伝達ゲート、前記ウェル領域と前記第２面との間の前記半導体基板内に配置され、前記半導体基板の厚み方向に、前記第１垂直伝達ゲート及び前記第２垂直伝達ゲートと重畳し、前記第１導電型と異なる第２導電型である光電変換領域、及び前記半導体基板の前記第１面上に配置された配線構造体を含む。

本発明によるイメージセンサは、配線構造体、デモデュレーション領域を有し、前記配線構造体上に配置されるウェル領域、前記ウェル領域上に配置される光電変換領域、前記光電変換領域上に配置されるマイクロレンズ、前記ウェル領域の少なくとも一部を貫通するように、前記ウェル領域の厚み方向に沿って延長される垂直伝達ゲート、及び前記垂直伝達ゲートを各々取り囲む伝達ゲート絶縁膜を各々含み、前記デモデュレーション領域を挟んで互いに離隔されるように配置された少なくとも２個の伝達ゲート構造体を含む。

本発明によるイメージセンサは、互いに反対側に位置する第１面及び第２面を有し、前記第１面に隣接するウェル領域を有し、第１導電型である半導体基板、前記ウェル領域の少なくとも一部を貫通するように、前記第１面から前記第２面に向けて延長され、互いに離隔されている複数の垂直伝達ゲート、前記第２面に隣接する半導体基板内に配置される第１光電変換領域、前記第１光電変換領域と前記ウェル領域との間に配置され、前記第１光電変換領域より小さい値の幅、及び大きい値の不純物濃度を有し、前記第１導電型と異なる第２導電型である第２光電変換領域を有し、ＢＳＩ（ｂａｃｋ ｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ）構造によってなる。

本発明によるイメージセンサは、少なくとも２個の垂直伝達ゲートを含み、更に好ましくはＢＳＩ構造を有する。従って、該イメージセンサを構成するピクセルを小型化し、且つ、伝達トランジスタのゲートを相対的に長く形成できるので、イメージセンサの感度が向上する。

本発明の一実施形態によるシステムに係わる概略的な構成図である。 本発明の一実施形態によるシステムの例示的な動作について説明するための構成図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルに対応する等価回路図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な平面図である。 本発明の一実施形態による、距離測定のためのイメージセンサの作用について説明するタイミング図である。 本発明の一実施形態によるイメージセンサのピクセルアレイの概略的な平面図である。 本発明の一実施形態による、距離測定のためのイメージセンサの作用について説明するためのピクセルアレイの平面図である。 本発明の一実施形態による、距離測定のためのイメージセンサの作用について説明するためのピクセルアレイの平面図である。 本発明の一実施形態による、距離測定のためのイメージセンサの作用について説明するタイミング図である。 本発明の一実施形態によるイメージセンサのピクセルアレイの概略的な平面図である。 本発明の一実施形態による、離測定のためのイメージセンサの作用について説明するピクセルアレイの平面図である。 本発明の一実施形態による、離測定のためのイメージセンサの作用について説明するピクセルアレイの平面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルに対応する等価回路図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な平面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な平面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルに対応する等価回路図である。 本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。 本発明の一実施形態によるイメージセンサの単位ピクセルに対応する等価回路図である。

本発明の構成要素及び効果を十分に理解するために、添付図面を参照し、本発明の実施形態について詳細に説明する。

図１は、本発明の一実施形態によるシステムに係わる概略的な構成図である。
図１を参照すれば、システム１５は、プロセッサ１９又はホストと通信して結合されるイメージングモジュール１７を含む。一実施形態において、システム１５は、プロセッサ１９に連結され、イメージングモジュール１７から受信されるイメージデータのような情報を保存するメモリモジュール２０をさらに含む。一実施形態において、システム１５は、１つの半導体チップとして集積される。他の一実施形態において、イメージングモジュール１７、プロセッサ１９及びメモリモジュール２０の各々は、分離された別途の半導体チップとして具現される。一実施形態において、メモリモジュール２０は、１又はそれより多くのメモリチップを含む。一実施形態において、プロセッサ１９は、多重プロセッシングチップを含む。

システム１５は、本発明の実施形態による距離測定向けのイメージセンサ応用のための低電力電子装置である。システム１５は、ポータブル又は固定式である。システム１５のポータブル形態の例としては、モバイル装置、携帯電話、スマートフォン、ユーザ装置（ＵＥ）、タブレット、デジタルカメラ、ラップトップコンピュータ又はデスクトップコンピュータ、電子スマート時計、Ｍ２Ｍ（ｍａｃｈｉｎｅ－ｔｏ－ｍａｃｈｉｎｅ）通信装置、仮想現実（ＶＲ、ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ）装置又は仮想現実（ＶＲ）モジュール、ロボットなどを含む。システム１５の固定式形態の例としては、ビデオゲームセンターのゲームコンソール、相互的ビデオターミナル、自動車、機械視野システム、産業用ロボット、仮想現実（ＶＲ）装置、自動車の運転手側実装カメラ（例えば、運転手が眠っているか否かということをモニタリングする）などを含む。

一実施形態において、イメージングモジュール１７は、光源２２及びイメージセンサ部２４を含む。光源２２は、例えば、赤外線又は可視光を発光するレーザダイオード（ＬＤ：ｌａｓｅｒ ｄｉｏｄｅ）又は発光ダイオード（ＬＥＤ：ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、近赤外線レーザ（ＮＩＲ）、ポイント光源、白色ランプ及びモノクロメータ（ｍｏｎｏｃｈｒｏｍａｔｏｒ）が組み合わされた単色（ｍｏｎｏｃｈｒｏｍａｔｉｃ）照明源、又は他のレーザ光源の組み合わせからなる。一実施形態において、光源２２は、８００ｎｍ乃至１，０００ｎｍの波長を有する赤外線を発光する。イメージセンサ部２４は、図２以下に図示されて説明されるピクセルアレイ及び補助処理回路を含んでもよい。

例示的には、プロセッサ１９は、汎用プロセッサである中央処理装置（ＣＰＵ）である。ここで、「プロセッサ」及び「中央処理装置（ＣＰＵ）」は、説明の便宜のために互換的に使用される。一実施形態において、プロセッサ１９は、中央処理装置に加え、マイクロコントローラ、デジタル信号処理器（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、グラフィック処理部（ＧＰＵ：ｇｒａｐｈｉｃ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、専用集積回路（特定用途専用集積回路、ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）プロセッサなどをさらに含む。また、プロセッサ１９は、分散処理環境で動作する１より多い中央処理装置を含み得る。プロセッサ１９は、ｘ８６＿ＩＳＡ（３２ビットバージョン又は６４ビットバージョン）、ＰｏｗｅｒＰＣ（登録商標）＿ＩＳＡ、ＲＩＳＣ（ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｅｒ）＿ＩＳＡに依存するＭＩＰＳ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｗｉｔｈｏｕｔ ｉｎｔｅｒｌｏｃｋｅｄ ｐｉｐｅｌｉｎｅ ｓｔａｇｅｓ）＿ＩＳＡなどの命令集合構造（ＩＳＡ、ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ａｒｃｈｉｔｅｃｔｕｒｅ）の何れかによって命令を実行し、データを処理するように構成される。例示的には、プロセッサ１９は、中央処理装置の機能に追加的な機能を有するシステムオンチップ（ＳｏＣ、ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）である。

メモリモジュール２０は、例えば、ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などのＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＨＢＭ（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）モジュール、又はＨＭＣ（ｈｙｂｒｉｄ ｍｅｍｏｒｙ ｃｕｂｅ）メモリモジュールのようなＤＲＡＭ基盤３ＤＳ（３次元スタック、３－ｄｉｍｅｎｓｉｏｎａｌ ｓｔａｃｋ）メモリモジュールでもある。メモリモジュール２０は、例えば、ＳＳＤ（ｓｏｌｉｄ－ｓｔａｔｅ ｄｒｉｖｅ）、ＤＲＡＭモジュール、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＣＢＲＡＭ（ｃｏｎｄｕｃｔｉｖｅ－ｂｒｉｄｇｉｎｇ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＴＴ－ＭＲＡＭ（ｓｐｉｎ－ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ＭＲＡＭ）などの何れかの半導体基盤格納装置である。

図２は、本発明の一実施形態によるシステムの例示的な動作について説明するための構成図である。

図２を参照すれば、システム１５は、個別物体、又は場面（図示せず）内の物体である３次元物体２６に対するＺ軸に沿ったデプス（奥行き）情報の獲得に使用される。一実施形態において、該デプス情報は、イメージセンサ部２４から受信されるスキャンデータに基づいて、プロセッサ１９によって計算される。一実施形態において、該デプス情報は、イメージセンサ部２４で自主的にも計算される。一実施形態において、該デプス情報は、プロセッサ１９によって、３次元ユーザインタフェースの一部として使用され、システム１５のユーザが、ゲーム、又はシステム１５で実行される他のアプリケーションの一部として、３次元物体２６の３次元イメージと相互動作、及び／又は、３次元物体２６の３次元イメージ使用を可能にする。

Ｘ軸は、システム１５の前面に沿った水平方向であり、Ｙ軸は、ページを外れる垂直方向であり、Ｚ軸は、システム１５からイメージされる物体２６の方向に延伸される。一実施形態において、光源２２及びイメージセンサ部２４の光軸は、深さ測定のために、Ｚ軸に平行である。

光源２２は、矢印（２８，２９）で図示されているように、３次元物体２６を照明する。矢印（２８，２９）は、光ビーム又は光放射の経路を示す破線（３０，３１）に各々対応する。光ビーム又は光放射は、光視野角内の３次元物体２６をポイントスキャンする際に使用される。物体表面のライン単位スキャンは、光制御器３４によって動作及び制御される発光素子３３である光学放射源を利用して行われる。発光素子３３からの光ビームは、光制御器３４の制御によって、投射レンズ３５を介して、３次元物体２６の表面にわたって、ＸＹ方向にポイントスキャンされる。一実施形態において、該ポイントスキャンは、スキャンラインに沿って、３次元物体の表面に光点（ｌｉｇｈｔ ｓｐｏｔｓ）を投写することができる。投射レンズ３５は、ガラス又はプラスチックの表面を有する集中レンズ、又は発光素子３３からのレーザビームを物体２６表面上の一点に集中させる円筒状光学元素である。例えば、投射レンズ３５は、凸状構造を有する集中レンズであるが、それに限定されず、投射レンズ３５として、他の形態の適切なレンズデザインが選択され得る。３次元物体２６は、発光素子３３からの照明光が、投射レンズ３５によって、光点に集中する焦点位置に位置する。従って、該ポイントスキャンにより、３次元物体２６表面上の狭い領域又は点が投射レンズ３５からの集中された光ビームによって順次に照明される。

一実施形態において、発光素子３３は、赤外線又は可視光を発光するレーザダイオード又は発光ダイオード、近赤外線レーザ、ポイント光源、白色ランプ及びモノクロメータが組み合わされた単色照明源、或いは他のレーザ光源の組み合わせの何れかである。発光素子３３は、システム１５のハウジング内の一位置に固定され、ＸＹ方向に回転可能である。
発光素子３３は、光制御器３４によって、ＸＹ方向に制御可能であり、３次元物体２６のポイントスキャンを遂行できる。一実施形態において、該可視光は、緑色光である。発光素子３３からの放出された光は、鏡（図示せず）を利用して、３次元物体２６の表面に照射される。又は、該ポイントスキャンは、鏡を使わず遂行される。例示的には、光源２２は、図２に図示されたよりも少ないか、又は多い、構成要素を含む。

３次元物体２６のポイントスキャンから反射された光は、矢印（３６，３７）及び破線（３８，３９）によって表示された集光経路に沿って進む。該集光経路を介して発光素子３３からの照明が受信され、３次元物体２６の表面によって散乱、又は表面から反射される光子が該集光経路に沿って移動する。図２において、矢印及び破線によって表示された多様な経路は、例示的なものである。実際の光信号が進む具体的な経路は図示された経路に限定されない。

照明された３次元物体２６から受信される光は、イメージセンサ部２４の収集レンズ４４を介して、２次元ピクセルアレイ４２の、１又はそれより多くのピクセルに集中される。投射レンズ３５と類似して、収集レンズ４４は、３次元物体２６から受信される反射光を、２次元ピクセルアレイ４２の、１又はそれより多くのピクセルに集中するガラス表面又はプラスチック表面の集中レンズ、又は他の円筒状光学素子である。一実施形態において、収集レンズ４４は、凸状構造を有する集中レンズであるが、それに限定されない。また、説明の便宜のために、３ｘ３ピクセルアレイが図２に図示されている。しかし、実際のピクセルアレイは、数千又は数百万のピクセルを含むことが理解されるであろう。
ピクセルアレイ４２は、異なるピクセルが異なる色の光信号を収集するＲＧＢピクセルアレイである。ピクセルアレイ４２は、例えば、赤外線（ＩＲ）遮断フィルタを有する２次元ＲＧＢセンサ、２次元赤外線（ＩＲ）センサ、２次元近赤外線（ＮＩＲ）センサ、２次元ＲＧＢＷセンサ、２次元ＲＧＢ－ＩＲセンサなどの２次元センサである。システム１５は、３次元物体２６の３次元イメージング（深さ測定を含む）のためだけではなく、物体２６の２次元ＲＧＢカラー（又は、物体を含む場面）のイメージングのために、同一ピクセルアレイ４２を使用できる。

２次元ピクセルアレイ４２は、受信された光子を、対応する電気信号に変換し、それらは、ピクセルアレイ制御／処理部４６によって処理され、物体２６の３次元深さイメージが判別される。例示的には、ピクセルアレイ制御／処理部４６は、深さ測定のために、位相情報を組み合わせて計算する。ピクセルアレイ制御／処理部４６は、ピクセルアレイ４２の動作を制御するための関連回路を含む。

プロセッサ１９は、光源２２及びイメージセンサ部２４の動作を制御する。例えば、システム１５は、ユーザによって制御され、２次元イメージングモード及び３次元イメージングモードを転換するモードスイッチ（図示せず）を具備する。ユーザが、モードスイッチを利用して、２次元イメージングモードを選択するとき、プロセッサ１９は、イメージセンサ部２４を活性化するが、２次元イメージングモードの場合は、周辺光を利用するので光源２２を活性化しない。一方、ユーザが、モードスイッチを利用して、３次元イメージングモードを選択するとき、プロセッサ１９は、光源２２及びイメージセンサ部２４を何れも活性化し、ピクセルアレイ制御／処理部４６内のリセット信号（ＲＳＴ）のレベル変化をトリガし、周辺光が過度に強く、線形モードで反射しないとき、線形モードから対数モードに転換する。
ピクセルアレイ制御／処理部４６から受信され、処理されたイメージデータは、プロセッサ１９によって、メモリモジュール２０に保存される。プロセッサ１９は、ユーザによって選択された２次元イメージ又は３次元イメージを、システム１５の表示スクリーン（図示せず）に表示する。プロセッサ１９は、上述の多様な処理作業を行うソフトウェア又はファームウェアによってプログラムされる。一実施形態において、プロセッサ１９は、上述の機能の一部又は全部を遂行するためのプログラム可能なハードウェア論理回路を含む。例えば、メモリモジュール２０は、プログラムコード、ルックアップテーブル、又は中間演算結果を保存し、プロセッサ１９に当該機能を遂行させる。

システム１５のプロセッサ１９は光源２２を利用して、３次元物体２６に対する１次元ポイントスキャンをスキャンラインに沿って行う。該ポイントスキャンの最中に、光源２２は、ライン単位で３次元物体２６の表面に順次的な光点（又は、一連の光点）を投写するように、プロセッサ１９によって制御される。システム１５のピクセルアレイ制御／処理部４６は、２次元ピクセルアレイ４２のようなイメージセンサにおいて、１行のピクセルを選択する。２次元ピクセルアレイ４２のようなイメージセンサは、イメージプレーンを形成する２次元アレイに配列された複数のピクセルを有する。ピクセルの選択された行は、イメージプレーンにおいて、スキャンラインのエピポーラ（登極）線（ｅｐｉｐｏｌａｒ ｌｉｎｅ）を形成する。
ピクセルアレイ制御／処理部４６は、１行のピクセル中の対応するピクセルを利用して、各光点を検出するように、プロセッサ１９によって制御される。照明光点から反射された光が、収集レンズ４４によって、２又はそれより多くの隣接ピクセルに集中されるとき、照明光点から反射された光は、単一ピクセル、又は１より多くのピクセルによって検出される。言い換えれば、２又はそれより多くの光点から反射された光が２次元アレイ４２の単一ピクセルに収集される。ピクセルアレイ制御／処理部４６は、順次的な光点で対応する光点のピクセル特定検出に応答し、ピクセル特定出力を生成するように、プロセッサ１９によって制御される。従って、ピクセルアレイ制御／処理部４６は、少なくとも、ピクセル特定出力、及び対応する光点を投写する光源２２によって使用されたスキャン角に基づいて、３次元物体表面上の対応する光点までの３次元距離（又は、深み）を決定できる。

図３は、本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図であり、図４は、本発明の一実施形態によるイメージセンサの単位ピクセルに対応する等価回路図であり、図５は、本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な平面図である。

本明細書としては、説明の便宜のために、断面図及び／又は平面図と等価回路図とを混用して図示して説明し、部材番号も、断面図及び／又は平面図と等価回路図とのための部材番号を混用して表記する。

図３乃至図５を共に参照すれば、イメージセンサ１は、互いに反対となる第１面２０２及び第２面２０４を有し、第１面２０２に隣接するウェル領域２２０を有する半導体基板２１０、ウェル領域２２０と第２面２０４との間の半導体基板２１０内に配置される光電変換領域２３０、ウェル領域２２０の少なくとも一部を貫通するように、第１面２０２及び第２面２０４の各々に垂直な方向である半導体基板２１０の厚み方向に沿って延長され、互いに離隔されている少なくとも２個の垂直伝達ゲート２４４，２５４、並びに半導体基板２１０の第１面２０２上に配置される配線構造体３００を含む。配線構造体３００は、後述する第１リセットゲート（ＲＧ１）２８２、第２リセットゲート（ＲＧ２）２８４、並びに関連回路を構成するための配線、コンタクトプラグ、及び層間絶縁膜を含む。

半導体基板２１０は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰのうちから選択された少なくとも一つを含む。一実施形態において、半導体基板２１０は、第１導電型を有する。例えば、前記第１導電型は、ｐ型である。

ウェル領域２２０は、例えば、第１導電型を有する。ウェル領域２２０は、半導体基板２１０に、第１導電型を有する不純物をドーピングして形成される。ウェル領域２２０の不純物濃度は、ウェル領域２２０以外の半導体基板２１０の部分の不純物濃度より濃い値を有する。

光電変換領域２３０は、第２導電型を有する。例えば、前記第２導電型は、ｎ型である。光電変換領域２３０は、フォトダイオード（ＰＤ）を構成する。光電変換領域２３０は、第１光電変換領域２３２及び第２光電領域２３４からなる。第２光電変換領域２３４の不純物濃度は、第１光電変換領域２３２の不純物濃度より濃い値を有する。第１光電変換領域２３２は、半導体基板２１０の第１面２０２から相対的に深いところに形成され、第２光電変換領域２３４は、相対的に浅いところに形成されるので、第１光電変換領域２３２及び第２光電変換領域２３４を各々Ｄ－ＰＤ（ｄｅｅｐ－ｐｈｏｔｏ ｄｉｏｄｅ）及びＳ－ＰＤ（ｓｈａｌｌｏｗ－ｐｈｏｔｏ ｄｉｏｄｅ）と称する。

半導体基板２１０の第１面２０２又は第２面２０４と平行な方向に沿って、第１光電変換領域２３２の幅は、第２光電変換領域２３４の幅より広い。第１光電変換領域２３２は、例えば、半導体基板２１０の厚み方向に、第２光電変換領域２３４の全体と重畳する。従って、光電変換領域２３０で発生した光電荷は、広い第１光電変換領域２３２から狭い第２光電変換領域２３４に移動しながら集中される。

少なくとも２個の垂直伝達ゲート２４４，２５４は、各々半導体基板２１０の厚み方向に沿って、５０ｎｍ乃至５００ｎｍの長さを有して延長される。一実施形態において、ウェル領域２２０の厚みは、少なくとも２個の垂直伝達ゲート２４４，２５４の延長長と類似している。一実施形態において、少なくとも２個の垂直伝達ゲート２４４，２５４は、ウェル領域２２０を完全に貫通するように、半導体基板２１０の厚み方向に沿って延長される。

ウェル領域２２０は、デモデュレーション領域（ｄｅｍｏｄｕｌａｔｉｏｎ ｒｅｇｉｏｎ）２２２を有する。ウェル領域２２０内のデモデュレーション領域２２２は、光電変換領域２３０で発生した光電荷が、少なくとも２個の垂直伝達ゲート２４４，２５４によって移動する領域である。従って、デモデュレーション領域２２２は、少なくとも２個の垂直伝達ゲート２４４，２５４の周囲を取り囲みながら隣接するウェル領域２２０の部分、例えば、少なくとも２個の垂直伝達ゲート２４４，２５４の互いに対向する側面の反対側側面に隣接するウェル領域２２０の部分を含むけれども、本明細書としては、説明の便宜のために、ウェル領域２２０において、互いに離隔されている少なくとも２個の垂直伝達ゲート２４４，２５４間の部分をデモデュレーション領域２２２と称する。
従って、少なくとも２個の垂直伝達ゲート２４４，２５４は、デモデュレーション領域２２２を挟んで互いに離隔される。一実施形態において、デモデュレーション領域２２２は、第１導電型を有する。一実施形態において、デモデュレーション領域２２２は、第１導電型を有し、ウェル領域２２０の他の部分と同一不純物濃度を有することができる。他の一実施形態において、デモデュレーション領域２２２は、ウェル領域２２０の他の部分と不純物濃度が異なる。さらに他の一実施形態において、デモデュレーション領域２２２は、第２導電型を有する。

少なくとも２個の垂直伝達ゲート２４４，２５４の周囲には、少なくとも２個の垂直伝達ゲート２４４，２５４と、ウェル領域２２０とを絶縁させる伝達ゲート絶縁膜２４２，２５２が配置される。イメージセンサ１が、２個の垂直伝達ゲート２４４，２５４、即ち、第１垂直伝達ゲート（ＴＧ１）２４４及び第２垂直伝達ゲート（ＴＧ２）２５４を有する場合、第１垂直伝達ゲート２４４、及びそれを取り囲む第１伝達ゲート絶縁膜２４２を、共に第１伝達ゲート構造体２４０と称し、第２垂直伝達ゲート２５４、及びそれを取り囲む第２伝達ゲート絶縁膜２５２を、共に第２伝達ゲート構造体２５０と称する。第１垂直伝達ゲート２４４及び第２垂直伝達ゲート２５４には各々、第１モジュレーション電圧Ｖｍｏｄ１及び第２モジュレーション電圧Ｖｍｏｄ２が印加される。第１垂直伝達ゲート２４４及び第２垂直伝達ゲート２５４は、各々第１伝達トランジスタＴＳ１及び第２伝達トランジスタＴＳ２を構成する。

光電変換領域２３０は、半導体基板２１０の厚み方向に、デモデュレーション領域２２２と重畳される。また、光電変換領域２３０は、半導体基板２１０の厚み方向に、第１垂直伝達ゲート２４４を含む第１伝達ゲート構造体２４０、及び第２垂直伝達ゲート２５４を含む第２伝達ゲート構造体２５０と各々重畳される。光電変換領域２３０は即ち、半導体基板２１０の厚み方向に、デモデュレーション領域２２２、第１垂直伝達ゲート２４４を含む第１伝達ゲート構造体２４０、及び第２垂直伝達ゲート２５４を含む第２伝達ゲート構造体２５０の各々の全体と重畳される。

一実施形態において、第２光電変換領域（Ｓ－ＰＤ）２３４は、半導体基板２１０の厚み方向に、デモデュレーション領域２２２と重畳される。また、第２光電変換領域（Ｓ－ＰＤ）２３４は、半導体基板２１０の厚み方向に、第１垂直伝達ゲート２４４を含む第１伝達ゲート構造体２４０、及び第２垂直伝達ゲート２５４を含む第２伝達ゲート構造体２５０の各々と重畳される。第１光電変換領域（Ｄ－ＰＤ）２３２は、例えば、半導体基板２１０の厚み方向に、デモデュレーション領域２２２、第１垂直伝達ゲート２４４を含む第１伝達ゲート構造体２４０、及び第２垂直伝達ゲート２５４を含む第２伝達ゲート構造体２５０の各々の全体と重畳される。

従って、光電変換領域２３０で発生した光電荷は、第１光電変換領域２３２から第２光電変換領域２３４に移動しながら集中された後、デモデュレーション領域２２２に伝達される。

ウェル領域２２０には、第１面２０２に隣接し、第１垂直伝達ゲート２４４及び第２垂直伝達ゲート２５４に各々隣接した位置に配置される第１電荷保存領域２６２及び第２電荷保存領域２７２が配置される。第１電荷保存領域（ＦＤ１）２６２及び第２電荷保存領域（ＦＤ２）２７２は、各々第１垂直伝達ゲート２４４及び第２垂直伝達ゲート２５４を基準に、デモデュレーション領域２２２の反対側の第１面２０２に隣接するウェル領域２２０に配置される。具体的には、第１電荷保存領域２６２は、第１垂直伝達ゲート２４４の、第２垂直伝達ゲート２５４に対して反対となる側に配置され、第２電荷保存領域２７２は、第２垂直伝達ゲート２５４の、第１垂直伝達ゲート２４４に対して反対となる側に配置される。

第１電荷保存領域２６２及び第２電荷保存領域２７２は、各々第１ソースフォロワトランジスタＳＦ１及び第２ソースフォロワトランジスタＳＦ２のゲートと連結される。第１ソースフォロワトランジスタＳＦ１のソース及びドレインは、各々第１選択トランジスタＳＥＬ１のソース及びＶｄｄ電圧と連結される。第１選択トランジスタＳＥＬ１のドレインには、第１出力電圧Ｖｏｕｔ１が出力される。第２ソースフォロワトランジスタＳＦ２のソース及びドレインは、各々第２選択トランジスタＳＥＬ２のソース及びＶｄｄ電圧と連結される。第２選択トランジスタＳＥＬ２のドレインには、第２出力電圧Ｖｏｕｔ２が出力される。第１ソースフォロワトランジスタＳＦ１及び第２ソースフォロワトランジスタＳＦ２と、第１選択トランジスタＳＥＬ１及び第２選択トランジスタＳＥＬ２の各々のソースは、図５において、Ｎ＋と表示された領域である。

一実施形態において、第１ソースフォロワトランジスタＳＦ１及び第２ソースフォロワトランジスタＳＦ２と、第１選択トランジスタＳＥＬ１及び第２選択トランジスタＳＥＬ２との各々のゲートは、配線構造体３００内の第１リセットゲート２８２及び第２リセットゲート２８４と同一レベルに配置される。一実施形態において、第１ソースフォロワトランジスタＳＦ１及び第２ソースフォロワトランジスタＳＦ２と、第１選択トランジスタＳＥＬ１及び第２選択トランジスタＳＥＬ２との各々のソース及びドレインは、ウェル領域２２０内の第１電荷保存領域２６２及び第２電荷保存領域２７２と同一レベルに配置される。

第１電荷保存領域２６２及び第２電荷保存領域２７２を基準に、第１垂直伝達ゲート２４４及び第２垂直伝達ゲート２５４の各々の反対側の半導体基板２１０の第１面２０２上に、第１リセットゲート（ＲＧ１）２８２及び第２リセットゲート（ＲＧ２）２８４が配置される。第１リセットゲート（２８２）及び第２リセットゲート（２８４）は、各々第１リセットトランジスタＲＳ１及び第２リセットトランジスタＲＳ２を構成することができる。

第１リセットゲート２８２及び第２リセットゲート２８４と、半導体基板２１０の第１面２０２との間には、ゲート絶縁膜２８０が配置される。図３には、ゲート絶縁膜２８０が、半導体基板２１０の第１面２０２の殆どを覆っているように図示されているが、それに限定されず、一実施形態において、ゲート絶縁膜２８０は、第１リセットゲート２８２及び第２リセットゲート２８４と、半導体基板２１０の第１面２０２との間にのみ配置される。

第１リセットゲート２８２及び第２リセットゲート２８４を基準に、第１電荷保存領域２６２及び第２電荷保存領域２７２の各々の反対側の第１面２０２に隣接するウェル領域２２０には、第１リセット不純物領域２６４及び第２リセット不純物領域２７４が配置される。第１リセット不純物領域２６４及び第２リセット不純物領域２７４の各々には、第１リセットドレイン電圧Ｖｒｄ１及び第２リセットドレイン電圧Ｖｒｄ２が連結される。一実施形態において、第１リセットドレイン電圧Ｖｒｄ１と第２リセットドレイン電圧Ｖｒｄ２は、同一電位を有する。

イメージセンサ１は、半導体基板２１０の第２面２０４上に配置されるマイクロレンズ２９６をさらに含む。従って、半導体基板２１０の第２面２０４は、光の入射面でもある。半導体基板２１０の第２面２０４とマイクロレンズ２９６との間には、負固定電荷層（ｎｅｇａｔｉｖｅ ｆｉｘｅｄ ｃｈａｒｇｅ ｌａｙｅｒ）２９２及び反射防止層２９４のうち少なくとも１層が配置される。一実施形態において、負固定電荷層２９２、反射防止層２９４及びマイクロレンズ２９６は、半導体基板２１０の第２面２０４上に順次に積層されて配置される。一実施形態において、負固定電荷層２９２は、半導体基板２１０の第２面２０４と直接接し、半導体基板２１０の第２面２０４上を覆う。一実施形態において、マイクロレンズ２９６と反射防止層２９４との間には、バッファ層又はカラーフィルタ層（図示省略）がさらに配置される。

負固定電荷層２９２は、例えば、ＨｆＯｘ、ＡｌＯｘ又はＺｒＯｘのような高誘電率物質から形成される。反射防止層２９４は、例えば、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ又はＳｉＣＯによって形成される。前記カラーフィルタ層は、マイクロレンズ２９６を介して入射された光を通過させ、第２面２０４を介して、必要な波長の光のみを光電変換領域２３０に入射させる。

本発明によるイメージセンサ１は、少なくとも２個の垂直伝達ゲート２４４，２５４を有し、ＢＳＩ（ｂａｃｋ ｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ、背面照明）構造を有する。従って、イメージセンサ１を構成するピクセルを小型化し、且つ、伝達トランジスタＴＳ１，ＴＳ２のゲートＴＧ１，ＴＧ２を相対的に長く形成できるので、イメージセンサのデモデュレーション性能、及び単位面積当たり感度が向上される。

図６、本発明の一実施形態による、距離測定のためのイメージセンサの作用について説明するタイミング図であり、図７は、本発明の一実施形態によるイメージセンサのピクセルアレイの概略的な平面図であり、図８及び図９は、各々本発明の一実施形態による、距離測定のためのイメージセンサの作用について説明するためのピクセルアレイの平面図である。

図６を参照すれば、光源２２（図２）からの出力光（ｌｉｇｈｔ ｓｏｕｒｃｅ）と、３次元物体２６（図２）で反射され、イメージセンサ１（図３）で受信された反射光（ｒｅｃｅｉｖｅｄ ｌｉｇｈｔ）は、ディレイタイムＴｄを有する。前記出力光は、例えばパルス電圧によるパルス光信号である。一実施形態において、前記パルス光信号は、１０ＭＨｚ乃至１００ＭＨｚの周波数を有する。

第１垂直伝達ゲートＴＧ１（図３）に印加される第１モジュレーション電圧Ｖｍｏｄ１は、前記パルス光信号と同期化されたパルス電圧である。第２垂直伝達ゲートＴＧ２（図３）に印加される第２モジュレーション電圧Ｖｍｏｄ２は、前記パルス光信号に対して所定の位相差を有するパルス電圧である。一実施形態において、前記位相差は、１８０゜である。

反射光のパルス信号と第１垂直伝達ゲート（ＴＧ１）のパルス電圧Ｖｍｏｄ１とが重なる時間Ｔ１と、反射光のパルス信号と第２垂直伝達ゲート（ＴＧ２）のパルス電圧Ｖｍｏｄ２とが重なる時間Ｔ２との差（Ｔ１－Ｔ２）が大きいほど、測定された距離は短く示される。反射光のパルス信号と、第１垂直伝達ゲート（ＴＧ１）のパルス電圧と重なる時間Ｔ１の間、第１出力電圧Ｖｏｕｔ１が発生し、反射光のパルス信号と、第２垂直伝達ゲート（ＴＧ２）のパルス電圧とが重なる時間Ｔ２の間、第２出力電圧Ｖｏｕｔ２が発生する。従って、第１出力電圧Ｖｏｕｔ１と第２出力電圧Ｖｏｕｔ２との差を分析（２相（２－ｐｈａｓｅ）アルゴリズム）し、イメージセンサ１から３次元物体２６までの距離を決定できる。第１出力電圧Ｖｏｕｔ１と第２出力電圧Ｖｏｕｔ２は、単一反射光パルス信号だけではなく、複数の反射光パルス信号の和としても示すことができる。

一実施形態において、第１モジュレーション電圧Ｖｍｏｄ１及び第２モジュレーション電圧Ｖｍｏｄ２で、前記パルス光信号と同期化されたパルス電圧と、１８０゜の位相差が出るパルス電圧と、を印加して得られた第１出力電圧Ｖｏｕｔ１及び第２出力電圧Ｖｏｕｔ２と、さらには、第１モジュレーション電圧Ｖｍｏｄ１及び第２モジュレーション電圧Ｖｍｏｄ２で、前記パルス光信号と９０゜の位相差が出るパルス電圧と、２７０゜の位相差が出るパルス電圧とを印加して得られた第１出力電圧Ｖｏｕｔ１及び第２出力電圧Ｖｏｕｔ２を、共に４相（４－ｐｈａｓｅ）アルゴリズムで分析し、イメージセンサ１から３次元物体２６までの距離を決定できる。

図７及び図８を参照すれば、第１ピクセルＰＩＸＥＬ １では、０及び１８０゜の相（ｐｈａｓｅ）の反射光を収集し、第３ピクセルＰＩＸＥＬ ３では、９０゜及び２７０゜の相の反射光を収集する。例えば、第１ピクセルＰＩＸＥＬ １の第１モジュレーション電圧Ｖｍｏｄ１（図６）は、パルス光信号と同期化されたパルス電圧であり、第２モジュレーション電圧Ｖｍｏｄ２（図６）は、パルス光信号と１８０゜の位相差を有するパルス電圧である。また、第３ピクセルＰＩＸＥＬ ３の第１モジュレーション電圧Ｖｍｏｄ１は、パルス光信号と９０゜の位相差を有するパルス電圧であり、第２モジュレーション電圧Ｖｍｏｄ２は、パルス光信号と２７０゜の位相差を有するパルス電圧である。
その場合、第１ピクセルＰＩＸＥＬ １と第３ピクセルＰＩＸＥＬ ３との各々の第１出力電圧のＶｏｕｔ１及び第２出力電圧Ｖｏｕｔ２（図３）を４相アルゴリズムで分析し、イメージセンサ１から３次元物体２６までの距離を決定できる。同様に、ピクセルアレイにおいて、第２ピクセルＰＩＸＥＬ ２及び第４ピクセルＰＩＸＥＬ ４など他の２個のピクセルの各々の第１出力電圧Ｖｏｕｔ１及び第２出力電圧Ｖｏｕｔ２を４相アルゴリズムで分析し、イメージセンサ１から３次元物体２６の表面までの距離を決定できる。即ち、２個のピクセルから、１個の距離情報を得ることができる。

図９を参照すれば、第１ピクセルＰＩＸＥＬ １及び第３ピクセルＰＩＸＥＬ ３の各々の第１出力電圧Ｖｏｕｔ１及び第２出力電圧Ｖｏｕｔ２を分析し、第３ピクセルＰＩＸＥＬ ３、及び他の第１ピクセルＰＩＸＥＬ １ａの各々の第１出力電圧Ｖｏｕｔ１及び第２出力電圧Ｖｏｕｔ２を分析し、距離を決定できる。即ち、第３ピクセルＰＩＸＥＬ ３の第１出力電圧Ｖｏｕｔ１及び第２出力電圧Ｖｏｕｔ２は、第１ピクセルＰＩＸＥＬ １の第１出力電圧Ｖｏｕｔ１及び第２出力電圧Ｖｏｕｔ２との分析に使用されると同時に、他の第１ピクセルＰＩＸＥＬ １ａの第１出力電圧Ｖｏｕｔ１及び第２出力電圧Ｖｏｕｔ２との分析にも同時に使用される。他の第１ピクセルＰＩＸＥＬ １ａは、第３ピクセルＰＩＸＥＬ ３との分析だけではなく、他の第３ピクセルＰＩＸＥＬ ３ａとの分析にも共に使用される。同様に、第４ピクセルＰＩＸＥＬ ４は、第２ピクセルＰＩＸＥＬ ２との分析、及び他の第２ピクセルＰＩＸＥＬ ２ａとの分析に共に使用され、他の第２ピクセルＰＩＸＥＬ ２ａは、他の第４ピクセルＰＩＸＥＬ ４ａとの分析に共に使用される。

従って、ピクセルアレイ全体について考慮すれば、１個のピクセルから、１個の距離情報を得ることができるので、該距離情報に係わる解像度が上昇する。

図１０は、本発明の一実施形態による距離測定のためのイメージセンサの作用について説明するタイミング図であり、図５１１、本発明の一実施形態によるイメージセンサのピクセルアレイの概略的な平面図であり、図１２及び図１３は、本発明の一実施形態による距離測定のためのイメージセンサの作用について説明するピクセルアレイの平面図である。

図１０乃至図１３は、図３のイメージセンサ１において、第２リセットトランジスタＲＳ２、第２ソースフォロワトランジスタＳＦ２及び第２選択トランジスタＳＥＬ２を動作させず、第１リセットトランジスタＲＳ１、第１ソースフォロワトランジスタＳＦ１及び第１選択トランジスタＳＥＬ１のみを動作させる場合、距離測定のためのイメージセンサの作用について説明するための図面である。

図１０を参照すれば、光源２２（図２）からの出力光と、３次元物体２６（図２）で反射されてイメージセンサ１（図３）で受信される反射光（ｌｉｇｈｔ ｓｏｕｒｃｅ）は、ディレイタイムＴｄを有する。前記出力光は、パルス電圧によるパルス光信号である。第１垂直伝達ゲートＴＧ１（図３）に、前記パルス光信号と同期化されたパルス電圧、９０゜の位相差を有するパルス電圧、１８０゜の位相差を有するパルス電圧、及び２７０゜の位相差を有するパルス電圧を、第１モジュレーション電圧Ｖｍｏｄ１で順次に印加し、反射光のパルス信号と、第１垂直伝達ゲート（ＴＧ１）のパルス電圧とが重なる時間Ｔ３間に発生した第１出力電圧Ｖｏｕｔを共に４相アルゴリズムで分析し、イメージセンサ１から３次元物体２６までの距離を決定できる。第１出力電圧Ｖｏｕｔは、単一反射光パルス信号だけではなく、複数の反射光パルス信号の和としても示すことができる。第２垂直伝達ゲートＴＧ２（図３）に印加される第２モジュレーション電圧Ｖｍｏｄ２は、第１モジュレーション電圧Ｖｍｏｄ１と１８０゜の位相差を有するパルス電圧である。

一実施形態において、第１垂直伝達ゲートＴＧ１に、前記パルス光信号と同期化されたパルス電圧、及び１８０゜の位相差が出るパルス電圧を、第１モジュレーション電圧Ｖｍｏｄ１で順次に印加して、反射光のパルス信号と、第１垂直伝達ゲートＴＧ１のパルス電圧とが重なる時間Ｔ３間に発生した第１出力電圧Ｖｏｕｔを、共に２相アルゴリズムで分析し、イメージセンサ１から３次元物体２６までの距離を決定できる。第１出力電圧Ｖｏｕｔは、単一反射光パルス信号だけではなく、複数の反射光パルス信号の和としても示すことができる。

図１１及び図１２を参照すれば、第１ピクセルＰＩＸＥＬ １では、０゜の相の反射光を収集し、第２ピクセルＰＩＸＥＬ ２では、９０゜の相の反射光を収集し、第３ピクセルＰＩＸＥＬ ３では、１８０゜の相の反射光を収集し、第４ピクセルＰＩＸＥＬ ４では、２７０゜の相の反射光を収集する。その場合、第１ピクセル乃至第４ピクセルＰＩＸＥＬ １，ＰＩＸＥＬ ２，ＰＩＸＥＬ ３，ＰＩＸＥＬ ４の各々の第１出力電圧Ｖｏｕｔ１（図３）を４相アルゴリズムで分析し、イメージセンサ１から３次元物体２６までの距離を決定できる。即ち、４個のピクセルから、１個の距離情報を得ることができる。

図１３を参照すれば、ＰＩＸＥＬ １，ＰＩＸＥＬ ２，ＰＩＸＥＬ ３及びＰＩＸＥＬ ４、ＰＩＸＥＬ １ｂ，ＰＩＸＥＬ ２，ＰＩＸＥＬ ３ｂ及びＰＩＸＥＬ ４、又はＰＩＸＥＬ １ａ，ＰＩＸＥＬ ２ａ，ＰＩＸＥＬ ３及びＰＩＸＥＬ ４などの、隣接する４個のピクセルの各々の第１出力電圧Ｖｏｕｔ１（図３）を４相アルゴリズムで分析し、イメージセンサ１から３次元物体２６までの距離を決定できる。即ち、１個のピクセルから、１個の距離情報を得ることができる。

別途に図示されていないが、一実施形態において、２個のピクセルの各々の第１出力電圧を２相アルゴリズムで分析して距離を決定でき、その場合、２個のピクセル、又は１個のピクセルから、１個の距離情報を得ることができる。

図１４乃至図１８は、本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図である。図１４乃至図１８に係わる説明において、図３に係わる説明と重複する内容は省略する。

図１４を参照すれば、イメージセンサ１ａは、光電変換領域２３０に隣接するウェル領域２２０の一部分、具体的には、ウェル領域２２０の内で第１面２０２の反対側の境界面に隣接する部分に配置される第１バリア不純物領域２２４をさらに含む。第１バリア不純物領域２２４は、第１伝達ゲート構造体２４０及び第２伝達ゲート構造体２５０の各々と離隔されるように配置される。

第１バリア不純物領域２２４は、第１導電型を有する。一実施形態において、第１バリア不純物領域２２４の不純物濃度は、ウェル領域２２０の不純物濃度より濃い値を有する。第１バリア不純物領域２２４は、光電変換領域２３０で発生した光電荷の移動を遮断する。従って、光電変換領域２３０で発生した光電荷は、第１伝達ゲート構造体２４０及び第２伝達ゲート構造体２５０、並びにデモデュレーション領域２２２に集中して移動する。

図１５を参照すれば、イメージセンサ１ｂは、デモデュレーション領域２２２（図３）に対応する部分に配置されるサブウェル領域２２２ａを含む。サブウェル領域２２２ａは、第１導電型を有する。一実施形態において、サブウェル領域２２２ａの不純物濃度は、ウェル領域２２０の不純物濃度より濃い値を有する。

サブウェル領域２２２ａは、光電荷が、第１垂直伝達ゲート２４４及び第２垂直伝達ゲート２５４の間におけるトラップ（ｔｒａｐ）を防止するか、或いは意図していない箇所への移動を防止する。サブウェル領域２２２ａも、デモデュレーション領域２２２と同一機能を遂行するので、デモデュレーション領域と称し得る。

図１５には、イメージセンサ１ｂが、第１バリア不純物領域２２４を有するようにも図示されているが、それに限定されず、第１バリア不純物領域２２４は、省略可能である。

図１６を参照すれば、イメージセンサ１ｃは、デモデュレーション領域２２２において、第１面２０２に隣接する部分に配置される第２バリア不純物領域２２６を含む。

第２バリア不純物領域２２６は、第１導電型を有する。一実施形態において、第２バリア不純物領域２２６の不純物濃度は、ウェル領域２２０の不純物濃度より濃い値を有する。一実施形態において、第２バリア不純物領域２２６の不純物濃度は、デモデュレーション領域２２２の不純物濃度より濃い値を有する。

第２バリア不純物領域２２６は、少なくとも２個の垂直伝達ゲート２４４，２５４によって移動する光電子が、第１電荷保存領域２６２及び第２電荷保存領域２７２に迅速に保存されるようにする。

図１７を参照すれば、イメージセンサ１ｄは、デモデュレーション領域２２２ｂ及び第２バリア不純物領域２２６を含む。デモデュレーション領域２２２ｂは、第２導電型を有する。一実施形態において、デモデュレーション領域２２２ｂの不純物濃度は、光電変換領域２３０の不純物濃度より薄い値を有する。

第２導電型を有するデモデュレーション領域２２２ｂは、光電荷をデモデュレーション領域２２２ｂと、第１伝達ゲート構造体２４０及び第２伝達ゲート構造体２５０との界面から、デモデュレーション領域２２２ｂの中心部に集める。従って、該光電荷が、デモデュレーション領域２２２ｂと、第１伝達ゲート構造体２４０及び第２伝達ゲート構造体２５０との界面に形成されるトラップによって損失されることを最小化する。

図１８を参照すれば、イメージセンサ１ｅは、第２面２０４ａに凹凸構造を有する半導体基板２１０を含む。一実施形態において、半導体基板２１０は、第２面２０４ａに、第１面２０２に向けて陥没された複数個のリセス２１２を有する。複数リセス２１２の各々には、散乱誘導層２１４が配置される。負固定電荷層２９２は、散乱誘導層２１４を覆い包み、半導体基板２１０の第２面２０４ａを覆う。従って、散乱誘導層２１４は、負固定電荷層２９２を挟み、半導体基板２１０の第２面２０４ａと離隔される。散乱誘導層２１４は、例えば、酸化物などの絶縁物からなる。

イメージセンサ１ｅの複数のピクセルの各々の間には、ＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｎｓｕｌａｔｏｒ）構造物３２０が配置される。ＤＴＩ構造物３２０は、光電変換領域２３０、特に、第１光電変換領域２３２の周囲を取り囲むように、半導体基板２１０内に配置される。ＤＴＩ構造物３２０は、半導体基板２１０の第２面２０４ａから第１面２０２に向けて延長されるように配置される。一実施形態において、ＤＴＩ構造物３２０は、ウェル領域２２０から離隔するように、半導体基板２１０の第２面２０４ａから第１面２０２に向けて延長される。ＤＴＩ構造物３２０は、例えば、酸化物、窒化物、酸窒化物、又はそれらの組み合わせからなる絶縁物である。一実施形態において、ＤＴＩ構造物３２０は、導電物質層３２２、及び導電物質層３２２を覆い包むカバー絶縁層３２４からなる。導電物質層３２２は、例えば、ポリシリコン、金属又は金属窒化物からなる。カバー絶縁層３２４は、酸化物、窒化物、酸窒化物、又はそれらの組み合わせからなる絶縁物である。

マイクロレンズ２９６を介して、イメージセンサ１ｅ内に入射される光のうち一部（Ｌ１）は、光電変換領域２３０に向けて進む。マイクロレンズ２９６を介して、イメージセンサ１ｅ内に入射される光のうち他の一部の光（Ｌ２）は、散乱誘導層２１４によって散乱された後、ＤＴＩ構造物３２０によってさらに反射する経路を有する。それを介して、他の一部の光（Ｌ２）は、光経路が増大し、光電変換領域２３０で吸収率が高くなる。

イメージセンサ１ｅは、配線構造体３００上に配置される背面反射層３１０をさらに含む。光電変換領域２３０で吸収されていない光Ｌ３は、背面反射層３１０で反射され、さらに光電変換領域２３０に進み、光電変換領域２３０で吸収される。

図１８で説明した散乱誘導層２１４、ＤＴＩ構造物３２０及び背面反射層３１０のうち少なくとも一部は、図１４乃至図１８で説明したイメージセンサ１ａ，１ｂ，１ｃ，１ｄにも適用される。

図１９は、本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図であり、図２０は、本発明の一実施形態によるイメージセンサの単位ピクセルに対応する等価回路図であり、図２１は、本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な平面図である。図１９乃至図２１に係わる説明において、図３乃至図１８に係わる説明と重複する内容は、省略される。

図１９乃至図２１を共に参照すれば、イメージセンサ２は、ウェル領域２２０を有する半導体基板２１０、光電変換領域２３０、少なくとも２個の垂直伝達ゲート２４４，２５４、配線構造体３００、リセットゲート（ＲＧ）２８２、リセット不純物領域２６４、第１電荷保存領域（ＦＤ）２６２及び第２電荷保存領域２７２を含む。第１電荷保存領域２６２は、ソースフォロワトランジスタＳＦのゲートとも連結される。ソースフォロワトランジスタＳＦのソース及びドレインは、選択トランジスタＳＥＬのソース及びＶｄｄ電圧とも連結される。選択トランジスタＳＥＬのドレインには、出力電圧Ｖｏｕｔが出力される。リセットゲート２８２は、リセットトランジスタＲＳを構成する。リセット不純物領域２６４及び第２電荷保存領域２７２の各々には、第１リセットドレイン電圧Ｖｒｄ１及び第２リセットドレイン電圧Ｖｒｄ２が連結される。一実施形態において、第１リセットドレイン電圧Ｖｒｄ１と第２リセットドレイン電圧Ｖｒｄ２は、同一電位を有する。

イメージセンサ２は、図１０乃至図１３で説明したように、図３のイメージセンサ１において、第２リセットトランジスタＲＳ２、第２ソースフォロワトランジスタＳＦ２及び第２選択トランジスタＳＥＬ２を動作させず、第１リセットトランジスタＲＳ１、第１ソースフォロワトランジスタＳＦ１及び第１選択トランジスタＳＥＬ１のみを動作させる場合と実質的に同一に作用するので、詳細な説明は省略する。

即ち、イメージセンサ２は、イメージセンサ１において動作させない第２リセットトランジスタＲＳ２、第２ソースフォロワトランジスタＳＦ２及び第２選択トランジスタＳＥＬ２を含まず、イメージセンサ１で動作させる第１リセットトランジスタＲＳ１、第１ソースフォロワトランジスタＳＦ１及び第１選択トランジスタＳＥＬ１の各々に対応するリセットトランジスタＲＳ、ソースフォロワトランジスタＳＦ及び選択トランジスタＳＥＬを含む。

図２２は、本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な平面図である。

図２２を参照すれば、イメージセンサ３は、半導体基板２１０（図３）の厚み方向に沿って延長され、互いに離隔されている４個の垂直伝達ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４を含む。第１垂直伝達ゲート乃至第４垂直伝達ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は、デモデュレーション領域２２２を挟み、互いに離隔されるようにも配置される。第１垂直伝達ゲート乃至第４垂直伝達ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の各々の周囲には、第１伝達ゲート絶縁膜乃至第４伝達ゲート絶縁膜ＴＯＸ１，ＴＯＸ２，ＴＯＸ３，ＴＯＸ４が配置される。第１垂直伝達ゲート乃至第４垂直伝達ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の各々に対応し、第１電荷保存領域乃至第４電荷保存領域ＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４、第１リセットゲート乃至第４リセットゲートＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４、第１リセットドレイン電圧乃至第４リセットドレイン電圧Ｖｒｄ１，Ｖｒｄ２，Ｖｒｄ３，Ｖｒｄ４が連結される不純物領域、第１ソースフォロワトランジスタ乃至第４ソースフォロワトランジスタＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４、及び第１選択トランジスタ乃至第４選択トランジスタＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４が配置される。第１選択トランジスタ乃至第４選択トランジスタＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４の各々のドレインには、第１出力電圧乃至第４出力電圧Ｖｏ１，Ｖｏ２，Ｖｏ３，Ｖｏ４が出力される。

イメージセンサ３は、第１垂直伝達ゲートＴＧ１及び第３垂直伝達ゲートＴＧ３、又は第２垂直伝達ゲートＴＧ２及び第４垂直伝達ゲートＴＧ４によって切断した断面図が、図３に示したイメージセンサ１の断面図と実質的に同一であるので、詳細な説明は省略する。

イメージセンサ３は、第１垂直伝達ゲート乃至第４垂直伝達ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の各々に、パルス光信号と同期化されたパルス電圧、９０゜の位相差を有するパルス電圧、１８０゜の位相差を有するパルス電圧、及び２７０゜の位相差を有するパルス電圧が印加される。従って、イメージセンサ３は、１つのピクセルで得られる第１出力電圧乃至第４出力電圧Ｖｏ１，Ｖｏ２，Ｖｏ３，Ｖｏ４を共に４相アルゴリズムで分析し、イメージセンサ３から３次元物体２６（図２）までの距離を決定できる。

図２３は、本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図であり、図２４は、本発明の一実施形態によるイメージセンサの単位ピクセルに係わる等価回路図である。図２３及び図２４に係わる説明において、図３及び図４に係わる説明と重複する内容は、省略される。

図２３及び図２４を共に参照すれば、イメージセンサ４は、ウェル領域２２０には、第１面２０２に隣接し、第１電荷保存領域２６２及び第２電荷保存領域２７２、及び第１垂直伝達ゲート２４４及び第２垂直伝達ゲート２５４の各々の間に配置される第１ストレージ拡散領域（ＳＤ１）２６６及び第２ストレージ拡散領域（ＳＤ２）２７６、並びに、第１電荷保存領域２６２及び第２電荷保存領域２７２と、第１ストレージ拡散領域２６６及び第２ストレージ拡散領域２７６との各々の間で、半導体基板２１０の第１面２０２上に配置される第１水平伝達ゲート（ＴＧ３）２８６及び第２水平伝達ゲート（ＴＧ４）２８８をさらに含む。

第１電子保存領域（ＦＤ１）２６２及び第２電子保存領域（ＦＤ２）２７２は、各々第１ソースフォロワトランジスタＳＦ１及び第２ソースフォロワトランジスタＳＦ２のゲートと連結される。

イメージセンサ４は、第１ストレージ拡散領域２６６及び第２ストレージ拡散領域２７６、及び第１水平伝達ゲート２８６及び第２水平伝達ゲート２８８をさらに含み、グローバルシャッタ（ｇｌｏｂａｌ ｓｈｕｔｔｅｒ）機能を遂行する。また、イメージセンサ４は、第１垂直伝達ゲート２４４及び第２垂直伝達ゲート２５４、並びに、第１水平伝達ゲート２８６及び第２水平伝達ゲート２８８からなる４個の伝達ゲートを含み、ノイズが低減される。

図２５は、本発明の一実施形態によるイメージセンサの単位ピクセルの主要部分に係わる概略的な断面図であり、図２６は、本発明の一実施形態によるイメージセンサの単位ピクセルに対応する等価回路図である。図２５及び図２６に係わる説明において図２３及び図２４に係わる説明と重複する内容は、省略される。

図２５及び図２６を共に参照すれば、イメージセンサ４ａは、図２３及び図２４に示されたイメージセンサ４と異なり、１個の選択トランジスタＳＥＬが縦続接続された１個のソースフォロートランジスタＳＦが、第１電子保存領域（ＦＤ１）２６２及び第２電子保存領域（ＦＤ２）２７２と連結され、さらに１個のリセットトランジスタＲＳが、第１電荷保存領域（ＦＤ１）２６２及び第２電荷保存領域（ＦＤ２）２７２と連結される。即ち、第１ストレージ拡散領域（ＳＤ１）２６６及び第１電荷保存領域（ＦＤ１）２６２、並びに、第２ストレージ拡散領域（ＳＤ２）２７６及び第２電荷保存領域（ＦＤ２）２７２が、１個のソースフォロートランジスタＳＦ、１個の選択トランジスタＳＥＬ、及び１個のリセットトランジスタＲＳを共有する。

本発明によるイメージセンサは、少なくとも２個の垂直伝達ゲートを含み、更に好ましくはＢＳＩ構造を有する。従って、該イメージセンサを構成するピクセルを小型化し、且つ伝達トランジスタのゲートを相対的に長く形成できるので、イメージセンサの感度が向上する。

以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、実施形態に限定されることなく、本発明の技術的思想及び範囲内で、当分野で当業者によってさまざまな変形及び変更が可能である。

本発明の距離測定のためのイメージセンサは、例えば、撮像関連の技術分野に効果的に適用可能である。

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，２，３，４，４ａ イメージセンサ
１５ システム
１７ イメージングモジュール
１９ プロセッサ
２０ メモリモジュール
２２ 光源
２４ イメージセンサ部
２６ ３次元物体
２８、２９ （照明方向を示す）矢印
３０、３１ 光放射経路を示す破線
３３ 発光素子
３４ 光制御器
３５ 投射レンズ
３６、３７ （集光方向を示す）矢印
３８、３９ （集光経路を示す）破線
４２ ２次元ピクセルアレイ
４４ 収集レンズ
４６ ピクセルアレイ制御／処理部
２０２ 第１面
２０４，２０４ａ 第２面
２１０ 半導体基板
２１２ リセス
２１４ 散乱誘導層
２２０ ウェル領域
２２２ デモデュレーション領域
２２２ａ サブウェル領域
２２２ｂ デモデュレーション領域
２２４ 第１バリア不純物領域
２２６ 第２バリア不純物領域
２３０ 光電変換領域
２３２ 第１光電変換領域（Ｄ－ＰＤ）
２３４ 第２光電変換領域（Ｓ－ＰＤ）
２４０ 第１伝達ゲート構造体
２４２ 伝達ゲート絶縁膜
２４４ 第１垂直伝達ゲート
２５０ 第２伝達ゲート構造体
２５２ 伝達ゲート絶縁膜
２５４ 第２垂直伝達ゲート
２６２ 第１電荷保存領域（ＦＤ１）
２６４ 第１リセット不純物領域
２６６ 第１ストレージ拡散領域（ＳＤ１）
２７２ 第２電荷保存領域（ＦＤ２）
２７４ 第２リセット不純物領域
２７６ 第２ストレージ拡散領域（ＳＤ２）
２８０ ゲート絶縁膜
２８２ 第１リセットゲート（ＲＧ１）
２８４ 第２リセットゲート（ＲＧ２）
２８６ 第１水平伝達ゲート（ＴＧ３）
２８８ 第２水平伝達ゲート（ＴＧ４）
２９２ 負固定電荷層
２９４ 反射防止層
２９６ マイクロレンズ
３００ 配線構造体
３１０ 背面反射層
３２０ ＤＴＩ構造物
３２２ 導電物質層
３２４ カバー絶縁層

Claims (17)

1. 互いに反対側に位置する第１面及び第２面を有し、前記第１面に隣接するウェル領域を有し、第１導電型である半導体基板と、
   ここで、前記半導体基板は、前記第２面に前記第１面に陥没された複数のリセスを有し、
   前記ウェル領域の少なくとも一部を貫通するように、前記第１面から前記半導体基板の厚み方向に沿って延長され、互いに離隔されている第１垂直伝達ゲート及び第２垂直伝達ゲートと、
   前記ウェル領域と前記第２面との間の前記半導体基板内に配置され、前記半導体基板の厚み方向に、前記第１垂直伝達ゲート及び前記第２垂直伝達ゲートと重畳し、前記第１導電型と異なる第２導電型である光電変換領域と、
   前記半導体基板の前記第１面上に配置された配線構造体と、
   前記半導体基板の前記第２面上に順次に積層された、負固定電荷層、反射防止層、及びマイクロレンズと、
   前記複数のリセスに配置され、絶縁物からなる複数の散乱誘導層と、を含み、
   前記負固定電荷層は、前記複数の散乱誘導層と、前記半導体基板の前記第２面とが離隔されるように、前記複数の散乱誘導層を覆い包むことを特徴とするイメージセンサ。
2. 前記光電変換領域は、第１光電変換領域、及び前記第１光電変換領域と前記ウェル領域との間に配置され、前記第１光電変換領域より小さい値の幅を有する第２光電変換領域を含むことを特徴とする請求項１に記載のイメージセンサ。
3. 前記第２光電変換領域は、前記半導体基板の厚み方向に、前記第１垂直伝達ゲート及び前記第２垂直伝達ゲートと重畳されることを特徴とする請求項２に記載のイメージセンサ。
4. 前記第２光電変換領域の不純物濃度は、前記第１光電変換領域の不純物濃度より濃い値を有することを特徴とする請求項２に記載のイメージセンサ。
5. 前記第１光電変換領域は、前記半導体基板の厚み方向に、前記第２光電変換領域の全てと重畳されることを特徴とする請求項２に記載のイメージセンサ。
6. 前記光電変換領域の周囲を取り囲み、前記半導体基板の前記第２面から前記第１面に向けて延長されるように配置されたＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｎｓｕｌａｔｏｒ）構造物をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
7. 前記配線構造体上に配置された背面反射層をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
8. 前記第２導電型を有し、前記第１面に隣接する前記ウェル領域に互いに離隔して配置された第１電荷保存領域及び第２電荷保存領域を含むことを特徴とする請求項１に記載のイメージセンサ。
9. 前記第１電荷保存領域は、前記第１垂直伝達ゲートの、前記第２垂直伝達ゲートに対して反対となる側に配置され、
   前記第２電荷保存領域は、前記第２垂直伝達ゲートの、前記第１垂直伝達ゲートに対して反対となる側に配置されることを特徴とする請求項８に記載のイメージセンサ。
10. 前記第１垂直伝達ゲート及び前記第２垂直伝達ゲートには、互いに１８０゜の位相差を有するパルス電圧が印加されることを特徴とする請求項１に記載のイメージセンサ。
11. 配線構造体と、
    デモデュレーション領域を有し、前記配線構造体上に前記配線構造体に接触して配置されるウェル領域と、
    前記ウェル領域上に配置される光電変換領域と、
    前記光電変換領域上に配置されるマイクロレンズと、
    前記ウェル領域の少なくとも一部を貫通するように、前記ウェル領域の厚み方向に沿って延長される垂直伝達ゲート、及び前記垂直伝達ゲートを各々取り囲む伝達ゲート絶縁膜を各々含み、前記デモデュレーション領域を挟んで互いに離隔されるように配置された少なくとも２個の伝達ゲート構造体と、
    前記光電変換領域に隣接する前記ウェル領域の前記デモデュレーション領域以外の一部分に、前記少なくとも２個の伝達ゲート構造体と離隔されて配置され、前記ウェル領域の不純物濃度より濃い値の不純物濃度を有する複数の第１バリア不純物領域と、を含むことを特徴とするイメージセンサ。
12. 前記配線構造体に隣接する前記デモデュレーション領域の一部分に配置され、前記ウェル領域の不純物濃度より濃い値の不純物濃度を有する第２バリア不純物領域をさらに含むことを特徴とする請求項１１に記載のイメージセンサ。
13. 前記第２バリア不純物領域に接する、前記デモデュレーション領域の一部分は、前記ウェル領域及び前記第２バリア不純物領域と異なる導電型を有することを特徴とする請求項１２に記載のイメージセンサ。
14. 前記光電変換領域は、
    前記マイクロレンズに隣接して配置される第１光電変換領域、及び前記ウェル領域に隣接して配置される第２光電変換領域からなり、
    前記第１光電変換領域の不純物濃度は、前記第２光電変換領域の不純物濃度より薄い値を有し、前記第１光電変換領域の幅は、前記第２光電変換領域の幅より広い値を有することを特徴とする請求項１１に記載のイメージセンサ。
15. ＢＳＩ（ｂａｃｋ ｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ、背面照明）構造を有するイメージセンサであって、
    第１面及び前記第１面の反対側に位置する第２面を有し、
    前記第１面に隣接するウェル領域を有する第１導電型である半導体基板と、
    ここで、前記半導体基板は前記第２面に前記第１面に陥没された複数のリセスを有し、
    前記ウェル領域の少なくとも一部を貫通するように、前記第１面から前記第２面に向けて延長され、互いに離隔されている複数の垂直伝達ゲートと、
    前記第２面に隣接する半導体基板内に配置される第１光電変換領域と、
    前記第１光電変換領域と前記ウェル領域との間に配置され、前記第１光電変換領域より小さい値の幅、及び大きい値の不純物濃度を有し、前記第１導電型と異なる第２導電型である第２光電変換領域と、
    前記半導体基板の前記第２面上に順次に積層された、負固定電荷層、反射防止層、及びマイクロレンズと、
    前記複数のリセスに配置され、絶縁物からなる複数の散乱誘導層と、を含み、
    前記負固定電荷層は、前記複数の散乱誘導層と、前記半導体基板の前記第２面とが離隔されるように、前記複数の散乱誘導層を覆い包むことを特徴とするイメージセンサ。
16. 前記半導体基板の前記第２面は、光の入射面であることを特徴とする請求項１５に記載のイメージセンサ。
17. 前記第２光電変換領域は、前記複数の垂直伝達ゲートの各々の全体と前記半導体基板の厚み方向に重畳され、前記第１光電変換領域は、前記第２光電変換領域の全てと重畳されることを特徴とする請求項１５に記載のイメージセンサ。
    

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