KR102432861B1 - 거리 측정을 위한 이미지 센서 - Google Patents

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Abstract

픽셀을 소형화하면서도 감도를 개선할 수 있는 거리 측정을 위한 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 가지며 제1 면에 인접하는 웰 영역을 가지며 제1 도전형인 반도체 기판, 웰 영역의 적어도 일부를 관통하도록 제1 면으로부터 반도체 기판의 두께 방향을 따라서 연장되며 서로 이격되어 있는 제1 수직 전송 게이트 및 제2 수직 전송 게이트, 웰 영역과 제2 면 사이의 반도체 기판 내에 배치되며 반도체 기판의 두께 방향으로 제1 수직 전송 게이트 및 제2 수직 전송 게이트와 중첩되며 제1 도전형과 다른 제2 도전형인 광전 변환 영역, 및 반도체 기판의 제1 면 상에 배치되는 배선 구조체를 포함한다.

Description

거리 측정을 위한 이미지 센서{Image sensor for distance measuring}
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 거리 측정을 위한 이미지 센서에 관한 것이다.
일반적인 이미지 센서는 피사체까지의 거리에 관한 정보를 갖지 않는다. 피사체까지의 정확한 거리 정보를 얻기 위하여 광비행시간법(Time-of-Flight; ToF) 이미지 센서가 개발되었다. ToF 이미지 센서는 광을 피사체에 조사한 후, 피사체로부터 반사되는 광이 수광되기까지의 광 비행시간을 측정하여 피사체까지의 거리에 관한 정보를 얻을 수 있다.
본 발명의 기술적 과제는 픽셀을 소형화하면서도 감도를 개선할 수 있는 거리 측정을 위한 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 거리 측정을 위한 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 가지며 상기 제1 면에 인접하는 웰 영역을 가지며 제1 도전형인 반도체 기판, 상기 웰 영역의 적어도 일부를 관통하도록 상기 제1 면으로부터 상기 반도체 기판의 두께 방향을 따라서 연장되며 서로 이격되어 있는 제1 수직 전송 게이트 및 제2 수직 전송 게이트, 상기 웰 영역과 상기 제2 면 사이의 상기 반도체 기판 내에 배치되며 상기 반도체 기판의 두께 방향으로 상기 제1 수직 전송 게이트 및 상기 제2 수직 전송 게이트와 중첩되며 상기 제1 도전형과 다른 제2 도전형인 광전 변환 영역, 및 상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조체를 포함한다.
본 발명에 따른 이미지 센서는, 배선 구조체, 디모듈레이션 영역을 가지며 상기 배선 구조체 상에 배치되는 웰 영역, 상기 웰 영역 상에 배치되는 광전 변환 영역, 상기 광전 변환 영역 상에 배치되는 마이크로 렌즈, 상기 웰 영역의 적어도 일부를 관통하도록 상기 웰 영역의 두께 방향을 따라서 연장되는 수직 전송 게이트 및 상기 수직 전송 게이트를 각각 둘러싸는 전송 게이트 절연막을 각각 포함하며 상기 디모듈레이션 영역을 사이에 두고 서로 이격되도록 배치되는 적어도 2개의 전송 게이트 구조체를 포함한다.
본 발명에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 가지며 상기 제1 면에 인접하는 웰 영역을 가지며 제1 도전형인 반도체 기판, 상기 웰 영역의 적어도 일부를 관통하도록 상기 제1 면으로부터 상기 제2 면을 향하여 연장되며 서로 이격되어 있는 복수의 수직 전송 게이트, 상기 제2 면에 인접하는 반도체 기판 내에 배치되는 제1 광전 변환 영역, 상기 제1 광전 변환 영역과 상기 웰 영역 사이에 배치되되 상기 제1 광전 변환 영역보다 작은 값의 폭 및 높은 값의 불순물 농도를 가지는 상기 제1 도전형과 다른 제2 도전형인 제2 광전 변환 영역을 가지며, BSI(Back Side Illumination) 구조로 이루어진다.
본 발명에 따른 이미지 센서는, 적어도 2개의 수직 전송 게이트를 가지며, BSI 구조로 이루어질 수 있다. 따라서 이미지 센서를 구성하는 픽셀을 소형화하면서도, 전송 트랜지스터의 게이트를 상대적으로 길게 형성할 수 있어, 이미지 센서의 감도가 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 시스템에 대한 개략적인 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 시스템의 예시적인 동작을 설명하기 위한 구성도이다.
도 3a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이고, 도 3b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이고, 도 3c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다.
도 4a는 본 발명의 일 실시 예에 따른 거리 측정을 위한 이미지 센서의 작용을 설명하는 타이밍도이고, 도 4b는 본 발명의 일 실시 예에 따른 이미지 센서의 픽셀 어레이의 개략적인 평면도이고, 도 4c 및 도 4d는 각각 본 발명의 일 실시 예에 따른 거리 측정을 위한 이미지 센서의 작용을 설명하기 위한 픽셀 어레이의 평면도들이다.
도 5a는 본 발명의 일 실시 예에 따른 거리 측정을 위한 이미지 센서의 작용을 설명하는 타이밍도이고, 도 5b는 본 발명의 일 실시 예에 따른 이미지 센서의 픽셀 어레이의 개략적인 평면도이고, 도 5c 및 도 5d는 본 발명의 일 실시 예에 따른 거리 측정을 위한 이미지 센서의 작용을 설명하는 픽셀 어레이의 평면도들이다.
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도들이다.
도 7a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이고, 도 7b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이고, 도 7c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다.
도 8은 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다.
도 9a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이고, 도 9b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다.
도 10a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이고, 도 10b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 시스템에 대한 개략적인 구성도이다.
도 1을 참조하면, 시스템(15)은 프로세서(19) 또는 호스트와 통신하며 결합되는 이미징 모듈(17)을 포함할 수 있다. 일부 실시 예에서, 시스템(15)은 프로세서(19)에 연결되어 이미징 모듈(17)로부터 수신되는 이미지 데이터와 같은 정보를 저장하는 메모리 모듈(20)을 더 포함할 수 있다. 일부 실시 예에서, 시스템(15)은 하나의 반도체 칩에 집적될 수 있다. 다른 일부 실시 예에서, 이미징 모듈(17), 프로세서(19) 및 메모리 모듈(20) 각각은 분리된 별도의 반도체 칩으로 구현될 수 있다. 일부 실시 예에서, 메모리 모듈(20)은 하나 또는 그보다 많은 메모리 칩을 포함할 수 있다. 일부 실시 예에서, 프로세서(19)는 다중 프로세싱 칩들을 포함할 수 있다.
시스템(15)은 본 발명의 실시 예들에 따른 거리 측정을 위한 이미지 센서의 응용을 위한 저전력 전자 장치일 수 있다. 시스템(15)은 포터블 또는 고정식일 수 있다. 시스템(15)의 포터블 형태의 예들은 모바일 장치, 핸드폰, 스마트폰, 사용자 장치(UE), 태블릿, 디지털 카메라, 랩톱 또는 데스크톱 컴퓨터, 전자 스마트시계, M2M (Machine-to-Machine) 통신 장치, 가상 현실(VR, Virtual Reality) 장치 또는 모듈, 로봇 등을 포함할 수 있다. 시스템(15)의 고정식 형태의 예들은 비디오 게임방의 게임 콘솔, 상호적 비디오 터미널, 자동차, 기계 시야 시스템, 산업용 로봇, 가상 현실(VR) 장치, 자동차의 운전자측 실장 카메라(예를 들어, 운전자가 졸고있는지를 모니터하는) 등을 포함할 수 있다.
일부 실시 예에서, 이미징 모듈(17)은 광원(22) 및 이미지 센서부(24)를 포함할 수 있다. 광원(22)은 예를 들면, 적외선 또는 가시광을 발광하는 레이저 다이오드(LD, Laser Diode)나 발광 다이오드(LED, Light Emitting Diode), 근적외선 레이저(NIR), 포인트 광원, 백색 램프 및 모노크로메이터(monochromator)가 조합된 단색(monochromatic) 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 일부 실시 예에서, 광원(22)은 800㎚ 내지 1000㎚의 파장을 가지는 적외선을 발광할 수 있다. 이미지 센서부(24)는 도 2 이하에서 도시되고 설명되는 픽셀 어레이 및 보조 처리 회로들을 포함할 수 있다.
예시적으로, 프로세서(19)는 범용 프로세서인 중앙 처리 장치(CPU)일 수 있다. 여기에서, "프로세서" 및 "중앙 처리 장치(CPU)"는 설명의 편의를 위하여 교차하여 사용될 수 있다. 일부 실시 예에서, 프로세서(19)는 중앙 처리 장치에 더하여, 마이크로컨트롤러, 디지털 신호 처리기(DSP, Digital Signal Processor), 그래픽 처리부(GPU, Graphic Processing Unit), 전용의 주문형 반도체(ASIC, Application Specific Integrated Circuit) 프로세서 등을 더 포함할 수 있다. 또한, 프로세서(19)는 분산 처리 환경에서 동작하는 하나보다 많은 중앙 처리 장치들을 포함할 수 있다. 프로세서(19)는 x86 명령 집합 구조(32비트 또는 64비트 버전), PowerPCㄾ 명령 집합 구조, RISC (Reduced Instruction Set Computer) 명령 집합 구조에 의존하는 MIPS (Microprocessor without Interlocked Pipeline Stages) 명령 집합 구조와 같은 명령 집합 구조(ISA, Instruction Set Architecture)에 따라 명령들을 실행하고 데이터를 처리하도록 구성될 수 있다. 예시적으로, 프로세서(19)는 중앙 처리 장치의 기능에 추가적인 기능들을 갖는 시스템 온 칩(SoC, System on Chip)일 수 있다.
메모리 모듈(20)은 예를 들면, SDRAM (Synchronous DRAM)과 같은 DRAM (Dynamic Random Access Memory), HBM (High Bandwidth Memory) 모듈, 또는 HMC (Hybrid Memory Cube) 메모리 모듈과 같은 DRAM 기반 3DS (3-Dimensional Stack) 메모리 모듈일 수 있다. 메모리 모듈(20)은 예를 들면, SSD(Solid State Drive), DRAM 모듈, 또는 SRAM (Static Random Access Memory), PRAM (Phase-Change Random Access Memory), RRAM (Resistive Random Access Memory), CBRAM (Conductive-Bridging RAM), MRAM (Magnetic RAM), STT-MRAM (Spin-Transfer Torque MRAM) 등과 같은 반도체 기반의 스토리지일 수 있다.
도 2는 본 발명의 일 실시 예에 따른 시스템의 예시적인 동작을 설명하기 위한 구성도이다.
도 2를 참조하면, 시스템(15)은 개별 물체 또는 장면(미도시) 내의 물체일 수 있는 3차원 물체(26)에 대한 Z-축에 따른 깊이 정보를 획득하는 데에 사용될 수 있다. 일부 실시 예에서, 깊이 정보는 이미지 센서부(24)로부터 수신되는 스캔 데이터에 기반하여 프로세서(19)에 의해 계산될 수 있다. 일부 실시 예에서, 깊이 정보는 이미지 센서부(24)에서 자체적으로 계산될 수 있다. 일부 실시 예에서, 깊이 정보는 프로세서(19)에 의해 3차원 사용자 인터페이스의 일부로 사용되어, 시스템(15)의 사용자가 게임 또는 시스템(15)에서 실행되는 다른 응용의 일부로서 3차원 물체(26)의 3차원 이미지와 상호 동작하거나 또는 3차원 물체(26)의 3차원 이미지를 사용하는 것을 가능하게 할 수 있다.
X-축은 시스템(15)의 전면을 따른 수평 방향이고, Y-축은 페이지를 벗어나는 수직 방향이고, Z-축은 시스템(15)으로부터 이미지될 물체(26)의 방향으로 확장될 수 있다. 일부 실시 예에서, 광원(22) 및 이미지 센서부(24)의 광축들은 깊이 측정을 위해 Z-축에 평행할 수 있다.
광원(22)은 화살표들(28, 29)로 도시된 바와 같이 3차원 물체(26)를 조명할 수 있다. 화살표들(28, 29)은 광 빔 또는 광 방사의 경로를 나타내는 점선들(30, 31)에 각각 대응한다. 광 빔 또는 광 방사는 광 시야각 내의 3차원 물체(26)를 포인트 스캔하는 데에 사용될 수 있다. 물체 표면의 라인 단위 스캔은, 광 제어기(34)에 의해 동작 및 제어되는 발광 소자(33)일 수 있는 광학 방사원을 이용하여 수행된다. 발광 소자(33)로부터의 광 빔은, 광 제어기(34)의 제어에 따라, 투사 렌즈(35)를 통해 3차원 물체(26)의 표면에 걸쳐 X-Y 방향으로 포인트 스캔될 수 있다. 일부 실시 예에서, 포인트 스캔은 스캔 라인을 따라 3차원 물체의 표면에 광점들(light spots)을 투사할 수 있다. 투사 렌즈(35)는 유리 또는 플라스틱 표면을 갖는 집중 렌즈 또는 발광 소자(33)로부터의 레이저 빔을 물체(26)의 표면상의 일 점에 집중하는 원통형 광학 원소일 수 있다. 예를 들면, 투사 렌즈(35)는 볼록한 구조를 가지는 집중 렌즈일 수 있으나, 이에 한정되지 않으며, 투사 렌즈(35)를 위하여 다른 형태의 적절한 렌즈 디자인이 선택될 수 있다. 3차원 물체(26)는 발광 소자(33)로부터의 조명 광이 투사 렌즈(35)에 의해 광점으로 집중되는 초점 위치에 위치할 수 있다. 따라서 포인트 스캔에서, 3차원 물체(26)의 표면상의 좁은 영역 또는 점이 투사 렌즈(35)로부터의 집중된 광 빔에 의해 순차적으로 조명될 수 있다.
일부 실시 예에서, 발광 소자(33)는 적외선 또는 가시광을 발광하는 레이저 다이오드나 발광 다이오드, 근적외선 레이저, 포인트 광원, 백색 램프 및 모노크로메이터가 조합된 단색 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 발광 소자(33)는 시스템(15)의 하우징 내의 한 위치에 고정될 수 있으며, X-Y 방향들로 회전 가능할 수 있다. 발광 소자(33)는 광 제어기(34)에 의해 X-Y 방향들로 제어 가능하여, 3차원 물체(26)의 포인트 스캔을 수행할 수 있다. 일부 실시 예에서, 가시광은 녹색광일 수 있다. 발광 소자(33)로부터의 방출된 광은 거울(미도시)을 이용하여 3차원 물체(26)의 표면에 조사될 수 있다. 또는 포인트 스캔은 거울 없이 수행될 수 있다. 예시적으로, 광원(22)은 도 2에 도시된 것보다 적거나 그보다 많은 구성 요소들을 포함할 수 있다.
3차원 물체(26)의 포인트 스캔으로부터 반사된 광은 화살표들(36, 37) 및 점선들(38, 39)로 표시된 수집 경로를 따라 진행할 수 있다. 광 수집 경로를 통해, 발광 소자(33)로부터의 조명을 수신함에 따라 3차원 물체(26)의 표면에 의해 산란 또는 표면으로부터 반사되는 광자들이 이동할 수 있다. 도 2에서, 화살표들 및 점선들로 표시된 다양한 경로들은 예시적인 것이다. 도시된 경로들인 실제 광 신호가 진행하는 구체적인 경로를 보여주는 것으로 한정되지 않는다.
조명된 3차원 물체(26)로부터 수신되는 광은 이미지 센서부(24)의 수집 렌즈(44)를 통해 2차원 픽셀 어레이(42)의 하나 또는 그보다 많은 픽셀들에 집중될 수 있다. 투사 렌즈(35)와 유사하게, 수집 렌즈(44)는 3차원 물체(26)로부터 수신되는 반사광을 2차원 픽셀 어레이(42)의 하나 또는 그보다 많은 픽셀들에 집중하는 유리 또는 플라스틱 표면의 집중 렌즈 또는 다른 원통형 광학 원소일 수 있다. 일부 실시 예에서, 수집 렌즈(44)는 볼록한 구조를 가지는 집중 렌즈일 수 있으나, 이에 한정되지 않는다. 또한, 설명의 편의를 위하여, 3x3 픽셀 어레이가 도 2에 도시되어 있다. 그러나, 현재의 픽셀 어레이는 수천 또는 수백만의 픽셀들을 포함할 수 있음이 이해될 것이다. 픽셀 어레이(42)는 상이한 픽셀들이 상이한 색의 광 신호들을 수집하는 RGB 픽셀 어레이일 수 있다. 픽셀 어레이(42)는 예를 들면, 적외선(IR) 차단 필터를 갖는 2차원 RGB 센서, 2차원 적외선(IR) 센서, 2차원 근적외선(NIR) 센서, 2차원 RGBW 센서, 2차원 RGB-IR 센서 등과 같은 2차원 센서일 수 있다. 시스템(15)은 3차원 물체(26)의 3차원 이미징(깊이 측정을 포함)을 위해서 뿐 아니라 물체(26)의 2차원 RGB 컬러(또는 물체를 포함하는 장면)의 이미징을 위해서도 동일한 픽셀 어레이(42)를 사용할 수 있다.
픽셀 어레이(42)는 수신된 광자들을 대응하는 전기 신호들로 변환하며, 이들은 픽셀 어레이 제어 및 처리부(46)에 의해 처리되어 물체(26)의 3차원 깊이 이미지가 판별될 수 있다. 예시적으로, 픽셀 어레이 제어 및 처리부(46)는 깊이 측정을 위해 위상 정보를 조합하여 계산할 수 있다. 픽셀 어레이 제어 및 처리부(46)는 픽셀 어레이(42)의 동작을 제어하기 위한 연관 회로들을 포함할 수 있다.
프로세서(19)는 광원(22) 및 이미지 센서부(24)의 동작들을 제어할 수 있다. 예를 들어, 시스템(15)은 사용자에 의해 제어되며 2차원 이미징 모드 및 3차원 이미징 모드를 전환하는 모드 스위치(미도시)를 구비할 수 있다. 사용자가 모드 스위치를 이용하여 2차원 이미징 모드를 선택할 때, 프로세서(19)는 이미지 센서부(24)를 활성화하고, 2차원 이미징 모드는 주변광을 이용하므로 광원(22)을 활성화하지 않을 수 있다. 반면, 사용자가 모드 스위치를 이용하여 3차원 이미징 모드를 선택할 때, 프로세서(19)는 광원(22) 및 이미지 센서부(24) 모두를 활성화하고, 픽셀 어레이 제어 및 처리부(46) 내의 리셋 신호(RST)의 레벨의 변화를 트리거하여, 주변광이 너무 강하여 선형 모드에서 반사되지 않을 때에 선형 모드로부터 대수 모드로 전환할 수 있다. 픽셀 어레이 제어 및 처리부(46)로부터 수신되는 처리된 이미지 데이터는 프로세서(19)에 의해 메모리 모듈(20)에 저장될 수 있다. 프로세서(19)는 사용자에 의해 선택된 2차원 또는 3차원 이미지를 시스템(15)의 표시 스크린(미도시)에 표시할 수 있다. 프로세서(19)는 설명되는 다양한 처리 작업들을 수행하는 소프트웨어 또는 펌웨어로 프로그램될 수 있다. 일부 실시 예에서, 프로세서(19)는 전술한 기능들의 일부 또는 전부를 수행하기 위한 프로그램 가능한 하드웨어 논리 회로들을 포함할 수 있다. 예를 들면, 메모리 모듈(20)은 프로그램 코드, 룩업 테이블, 또는 중간 연산 결과들을 저장하여, 프로세서(19)가 해당 기능을 수행하도록 할 수 있다.
시스템(15)의 프로세서(19)는 3차원 물체(26)의 1차원 포인트 스캔을 광원(22)으로 이용하여 스캔 라인을 따라 수행할 수 있다. 포인트 스캔의 일부로서, 광원(22)은 라인 단위로 3차원 물체(26)의 표면에 순차적인 광점들(또는 일련의 광점들)을 투사하도록 프로세서(19)에 의해 제어될 수 있다. 시스템(15)의 픽셀 어레이 제어 및 처리부(46)는 2차원 픽셀 어레이(42)와 같은 이미지 센서에서 한 행의 픽셀들을 선택할 수 있다. 2차원 픽셀 어레이(42)와 같은 이미지 센서는 이미지 플레인을 형성하는 2차원 어레이에 배열된 복수의 픽셀들을 갖는다. 픽셀들의 선택된 행은 이미지 플레인에서 스캔 라인의 등극선(epipolar line)을 형성한다. 픽셀 어레이 제어 및 처리부(46)는 한 행의 픽셀들에서 대응하는 픽셀을 이용하여 각 광점을 검출하도록 프로세서(19)에 의해 제어된다. 조명 광점으로부터 반사된 광이 수집 렌즈(44)에 의해 둘 또는 그보다 많은 인접 픽셀들에 집중될 때, 조명 광점으로부터 반사된 광은 단일 픽셀 또는 하나보다 많은 픽셀들에 의해 검출될 수 있다. 다시 말하면, 둘 또는 그보다 많은 광점들로부터 반사된 광이 2차원 어레이(42)의 단일 픽셀에서 수집될 수 있다. 픽셀 어레이 제어 및 처리부(46)는 순차적인 광점들에서 대응하는 광점의 픽셀 특정 검출에 응답하여, 픽셀 특정 출력을 생성하도록 프로세서(19)에 의해 제어된다. 따라서 픽셀 어레이 제어 및 처리부(46)는 적어도 픽셀 특정 출력 및 대응하는 광점을 투사하는 광원(22)에 의해 사용된 스캔 각에 기반하여, 3차원 물체의 표면상의 대응하는 광점까지의 3차원 거리(또는 깊이)를 판별할 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이고, 도 3b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이고, 도 3c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다.
본 명세서에서는 설명의 편의를 위하여, 단면도 및/또는 평면도와 등가 회로도를 혼용하여 도시하고 설명하며, 부재 번호도 단면도 및/또는 평면도와 등가 회로도를 위한 부재 번호를 혼용하여 표기할 수 있다.
도 3a 내지 도 3c를 함께 참조하면, 이미지 센서(1)는 서로 반대되는 제1 면(202) 및 제2 면(204)를 가지며, 제1 면(202)에 인접하는 웰 영역(220)을 가지는 반도체 기판(210), 웰 영역(220)과 제2 면(204) 사이의 반도체 기판(210) 내에 배치되는 광전 변환 영역(230), 웰 영역(220)의 적어도 일부를 관통하도록 제1 면(202)과 제2 면(204) 각각에 수직한 방향인 반도체 기판(210)의 두께 방향을 따라 연장되며 서로 이격되어 있는 적어도 2개의 수직 전송 게이트(244, 254), 및 반도체 기판(210)의 제1 면(202) 상에 배치되는 배선 구조체(300)를 포함한다. 배선 구조체(300)는 후술할 제1 리셋 게이트(RG1, 282), 제2 리셋 게이트(RG2, 284) 및 연관 회로들을 구성하기 위한 배선, 콘택 플러그 및 층간 절연막을 포함할 수 있다.
반도체 기판(210)은 예를 들면, Si, Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 반도체 기판(210)은 제1 도전형을 가질 수 있다. 예를 들면, 상기 제1 도전형은 p형일 수 있다.
웰 영역(220)은 예를 들면, 제1 도전형을 가질 수 있다. 웰 영역(220)은 반도체 기판(210)에 제1 도전형을 가지는 불순물을 도핑하여 형성할 수 있다. 웰 영역(220)의 불순물 농도는 웰 영역(220) 이외의 반도체 기판(210)의 부분의 불순물 농도보다 큰 값을 가질 수 있다.
광전 변환 영역(230)은 제2 도전형을 가질 수 있다. 예를 들면, 상기 제2 도전형은 n형일 수 있다. 광전 변환 영역(230)은 포토다이오드(PD)를 구성할 수 있다. 광전 변환 영역(230)은 제1 광전 변환 영역(232) 및 제2 광전 영역(234)으로 이루어질 수 있다. 제2 광전 변환 영역(234)의 불순물 농도는 제1 광전 변환 영역(232)의 불순물 농도보다 큰 값을 가질 수 있다. 제1 광전 변환 영역(232)은 반도체 기판(210)의 제1 면(202)으로부터 상대적으로 깊은 곳에 형성되고, 제2 광전 변환 영역(234)은 상대적으로 얕은 곳에 형성되므로, 제1 광전 변환 영역(232) 및 제2 광전 변환 영역(234)을 각각 D-PD(Deep-Photodiode), 및 S-PD(Shallow-Photodiode)라 호칭할 수 있다.
반도체 기판(210)의 제1 면(202) 또는 제2 면(204)과 평행한 방향에서, 제1 광전 변환 영역(232)의 폭은 제2 광전 변환 영역(234)의 폭보다 큰 값을 가질 수 있다. 제1 광전 변환 영역(232)은 예를 들면, 반도체 기판(210)의 두께 방향으로 제2 광전 변환 영역(234)의 전체와 중첩될 수 있다. 따라서 광전 변환 영역(230)에서 발생된 광전하는 넓은 제1 광전 변환 영역(232)에서 좁은 제2 광전 변환 영역(234)으로 이동하면서 집중될 수 있다.
적어도 2개의 수직 전송 게이트(244, 254)는 각각 반도체 기판(210)의 두께 방향을 따라서 50㎚ 내지 500㎚의 길이를 가지며 연장될 수 있다. 일부 실시 예에서, 웰 영역(220)의 두께는 적어도 2개의 수직 전송 게이트(244, 254)의 연장 길이와 유사할 수 있다. 일부 실시 예에서, 적어도 2개의 수직 전송 게이트(244, 254)는 웰 영역(220)을 완전히 관통하도록 반도체 기판(210)의 두께 방향을 따라서 연장될 수 있다.
웰 영역(220)은 디모듈레이션 영역(demodulation region, 222)을 가질 수 있다. 웰 영역(220) 내의 디모듈레이션 영역(222)은 광전 변환 영역(230)에서 발생된 광전하가 적어도 2개의 수직 전송 게이트(244, 254)에 의하여 이동하는 영역일 수 있다. 따라서 디모듈레이션 영역(222)은 적어도 2개의 수직 전송 게이트(244, 254)의 주위를 둘러싸며 인접하는 웰 영역(220)의 부분, 예를 들면, 적어도 2개의 수직 전송 게이트(244, 254)의 서로 마주보는 측면의 반대쪽 측면에 인접하는 웰 영역(220)의 부분도 포함할 수 있으나, 본 명세서에서는 설명의 편의를 위하여, 웰 영역(220) 중 서로 이격되어 있는 적어도 2개의 수직 전송 게이트(244, 254) 사이의 부분을 디모듈레이션 영역(222)이라 호칭한다. 따라서 적어도 2개의 수직 전송 게이트(244, 254)는, 디모듈레이션 영역(222)을 사이에 두고 서로 이격될 수 있다. 일부 실시 예에서, 디모듈레이션 영역(222)은 제1 도전형을 가질 수 있다. 일부 실시 예에서, 디모듈레이션 영역(222)은 제1 도전형을 가지며, 웰 영역(220)의 다른 부분과 동일한 불순물 농도를 가질 수 있다. 다른 일부 실시 예에서, 디모듈레이션 영역(222)은 웰 영역(220)의 다른 부분과 불순물 농도가 다를 수 있다. 또 다른 일부 실시 예에서, 디모듈레이션 영역(222)은 제2 도전형을 가질 수 있다.
적어도 2개의 수직 전송 게이트(244, 254)의 주위에는 적어도 2개의 수직 전송 게이트(244, 254)와 웰 영역(220)을 절연시키는 전송 게이트 절연막(242, 252)이 배치될 수 있다. 이미지 센서(1)가 2개의 수직 전송 게이트(244, 254), 즉 제1 수직 전송 게이트(TG1, 244) 및 제2 수직 전송 게이트(TG2, 254)를 가지는 경우, 제1 수직 전송 게이트(244) 및 이를 둘러싸는 제1 전송 게이트 절연막(242)을 함께 제1 전송 게이트 구조체(240)라 호칭할 수 있고, 제2 수직 전송 게이트(254) 및 이를 둘러싸는 제2 전송 게이트 절연막(252)을 함께 제2 전송 게이트 구조체(250)라 호칭할 수 있다. 제1 수직 전송 게이트(244) 및 제2 수직 전송 게이트(254)에는 각각 제1 모듈레이션 전압(Vmod1) 및 제2 모듈레이션 전압(Vmod2)이 연결될 수 있다. 제1 수직 전송 게이트(244) 및 제2 수직 전송 게이트(254)는 각각 제1 전송 트랜지스터(TS1) 및 제2 전송 트랜지스터(TS2)를 구성할 수 있다.
광전 변환 영역(230)은 반도체 기판(210)의 두께 방향으로 디모듈레이션 영역(222)과 중첩될 수 있다. 또한 광전 변환 영역(230)은 반도체 기판(210)의 두께 방향으로 제1 수직 전송 게이트(244)를 포함하는 제1 전송 게이트 구조체(240), 및 제2 수직 전송 게이트(254)를 포함하는 제2 전송 게이트 구조체(250) 각각과 중첩될 수 있다. 광전 변환 영역(230)은 예를 들면, 반도체 기판(210)의 두께 방향으로 디모듈레이션 영역(222), 제1 수직 전송 게이트(244)를 포함하는 제1 전송 게이트 구조체(240), 및 제2 수직 전송 게이트(254)를 포함하는 제2 전송 게이트 구조체(250) 각각의 전체와 중첩될 수 있다.
일부 실시 예에서, 제2 광전 변환 영역(S-PD, 234)은 반도체 기판(210)의 두께 방향으로 디모듈레이션 영역(222)과 중첩될 수 있다. 또한 제2 광전 변환 영역(S-PD, 234)은 반도체 기판(210)의 두께 방향으로 제1 수직 전송 게이트(244)를 포함하는 제1 전송 게이트 구조체(240), 및 제2 수직 전송 게이트(254)를 포함하는 제2 전송 게이트 구조체(250) 각각과 중첩될 수 있다. 제1 광전 변환 영역(D-PD, 232)은 예를 들면, 반도체 기판(210)의 두께 방향으로 디모듈레이션 영역(222), 제1 수직 전송 게이트(244)를 포함하는 제1 전송 게이트 구조체(240), 및 제2 수직 전송 게이트(254)를 포함하는 제2 전송 게이트 구조체(250) 각각의 전체와 중첩될 수 있다.
따라서 광전 변환 영역(230)에서 발생된 광전하는 제1 광전 변환 영역(232)에서 제2 광전 변환 영역(234)으로 이동하면서 집중된 후에, 디모듈레이션 영역(222)으로 전달될 수 있다.
웰 영역(220)에는 제1 면(202)에 인접하여, 제1 수직 전송 게이트(244) 및 제2 수직 전송 게이트(254)에 각각 인접한 위치에 배치되는 제1 전하 저장 영역(262) 및 제2 전하 저장 영역(272)이 배치될 수 있다. 제1 전하 저장 영역(FD1, 262) 및 제2 전하 저장 영역(FD2, 272)은 각각 제1 수직 전송 게이트(244) 및 제2 수직 전송 게이트(254)를 기준으로, 디모듈레이션 영역(222)의 반대측의 제1 면(202)에 인접하는 웰 영역(220)에 배치될 수 있다. 구체적으로, 제1 전하 저장 영역(262)은 제1 수직 전송 게이트(244)를 중심으로 제2 수직 전송 게이트(254)에 대하여 반대되는 측에 배치될 수 있고, 제2 전하 저장 영역(272)은 제2 수직 전송 게이트(254)를 중심으로 제1 수직 전송 게이트(244)에 대하여 반대되는 측에 배치될 수 있다.
제1 전하 저장 영역(262) 및 제2 전하 저장 영역(272) 각각은 제1 소스 팔로워 트랜지스터(SF1) 및 제2 소스 팔로워 트랜지스터(SF2)의 게이트와 연결될 수 있다. 제1 소스 팔로워 트랜지스터(SF1)의 소스 및 드레인은 각각 제1 선택 트랜지스터(SEL1)의 소스 및 Vdd 전압과 연결될 수 있다. 제1 선택 트랜지스터(SEL1)의 드레인으로는 제1 출력 전압(Vout1)이 출력될 수 있다. 제2 소스 팔로워 트랜지스터(SF2)의 소스 및 드레인은 각각 제2 선택 트랜지스터(SEL2)의 소스 및 Vdd 전압과 연결될 수 있다. 제2 선택 트랜지스터(SEL2)의 드레인으로는 제2 출력 전압(Vout2)이 출력될 수 있다. 제1 및 제2 소스 팔로워 트랜지스터(SF1, SF2)와 제1 및 제2 선택 트랜지스터(SEL1, SEL2) 각각의 소스는 도 3c에서 N+로 표시된 영역일 수 있다.
일부 실시 예에서, 제1 및 제2 소스 팔로워 트랜지스터(SF1, SF2)와 제1 및 제2 선택 트랜지스터(SEL1, SEL2) 각각의 게이트는 배선 구조체(300) 내의 제1 및 제2 리셋 게이트(282, 284)와 동일 레벨에 배치될 수 있다. 일부 실시 예에서, 제1 및 제2 소스 팔로워 트랜지스터(SF1, SF2)와 제1 및 제2 선택 트랜지스터(SEL1, SEL2) 각각의 소스 및 드레인은 웰 영역(220) 내의 제1 전하 저장 영역(262) 및 제2 전하 저장 영역(272)과 동일 레벨에 배치될 수 있다.
제1 전하 저장 영역(262) 및 제2 전하 저장 영역(272)을 기준으로, 제1 수직 전송 게이트(244) 및 제2 수직 전송 게이트(254) 각각의 반대측의 반도체 기판(210)의 제1 면(202) 상에는 제1 리셋 게이트(RG1, 282) 및 제2 리셋 게이트(RG2, 284)가 배치될 수 있다. 제1 리셋 게이트(282) 및 제2 리셋 게이트(284)는 각각 제1 리셋 트랜지스터(RS1) 및 제2 리셋 트랜지스터(RS2)를 구성할 수 있다.
제1 리셋 게이트(282) 및 제2 리셋 게이트(284)와 반도체 기판(210)의 제1 면(202) 사이에는 게이트 절연막(280)이 배치될 수 있다. 도 3a에는 게이트 절연막(280)이 반도체 기판(210)의 제1 면(202)의 대부분을 덮고 있는 것으로 도시되었으나 이에 한정되지 않으며, 일부 실시 예에서, 게이트 절연막(280)은 제1 리셋 게이트(282) 및 제2 리셋 게이트(284)와 반도체 기판(210)의 제1 면(202) 사이에만 배치될 수 있다.
제1 리셋 게이트(282) 및 제2 리셋 게이트(284)를 기준으로, 제1 전하 저장 영역(262) 및 제2 전하 저장 영역(272) 각각의 반대측의 제1 면(202)에 인접하는 웰 영역(220)에는 제1 리셋 불순물 영역(264) 및 제2 리셋 불순물 영역(274)이 배치될 수 있다. 제1 리셋 불순물 영역(264) 및 제2 리셋 불순물 영역(274) 각각에는 제1 리셋 드래인 전압(Vrd1) 및 제2 리셋 드래인 전압(Vrd2)이 연결될 수 있다. 일부 실시 예에서, 제1 리셋 드래인 전압(Vrd1)과 제2 리셋 드래인 전압(Vrd2)은 동일한 전위를 가질 수 있다.
이미지 센서(1)는 반도체 기판(210)의 제2 면(204) 상에 배치되는 마이크로 렌즈(296)를 더 포함한다. 따라서 반도체 기판(210)의 제2 면(204)은 광의 입사면일 수 있다. 반도체 기판(210)의 제2 면(204)과 마이크로 렌즈(296) 사이에는 음 고정 전하 층(negative fixed charge layer, 292) 및 반사 방지층(294) 중 적어도 하나가 배치될 수 있다. 일부 실시 예에서, 음 고정 전하 층(292), 반사 방지층(294), 및 마이크로 렌즈(296)는 반도체 기판(210)의 제2 면(204) 상에 순차적으로 적층되어 배치될 수 있다. 일부 실시 예에서, 음 고정 전하 층(292)은 반도체 기판(210)의 제2 면(204)과 직접 접하며, 반도체 기판(210)의 제2 면(204) 상을 덮을 수 있다. 일부 실시 예에서, 마이크로 렌즈(296)와 반사 방지층(294) 사이에는 버퍼층 또는 컬러필터층(도시 생략)이 더 배치될 수 있다.
음 고정 전하층(292)은 예를 들면, HfOx, AlOx, 또는 ZrOx와 같은 고유전율 물질로 형성할 수 있다. 반사 방지층(294)은 예를 들면, SiON, SiC, SICN, 또는 SiCO으로 형성될 수 있다. 상기 컬러필터층은 마이크로 렌즈(296)를 통해서 입사된 빛을 통과시켜 제2 면(204)을 통하여 필요한 파장의 빛만을 광전 변환 영역(230)으로 입사시킬 수 있다.
본 발명에 따른 이미지 센서(1)는 적어도 2개의 수직 전송 게이트(244, 254)를 가지며, BSI(Back Side Illumination) 구조로 이루어질 수 있다. 따라서 이미지 센서(1)를 구성하는 픽셀을 소형화하면서도, 전송 트랜지스터(TS1, TS2)의 게이트(TG1, TG2)를 상대적으로 길게 형성할 수 있어, 이미지 센서의 디모듈레이션 성능 및 단위면적당 감도가 향상될 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 거리 측정을 위한 이미지 센서의 작용을 설명하는 타이밍도이고, 도 4b는 본 발명의 일 실시 예에 따른 이미지 센서의 픽셀 어레이의 개략적인 평면도이고, 도 4c 및 도 4d는 각각 본 발명의 일 실시 예에 따른 거리 측정을 위한 이미지 센서의 작용을 설명하기 위한 픽셀 어레이의 평면도들이다.
도 4a를 참조하면, 광원(도 2의 22)으로부터 출력광과 3차원 물체(도 2의 26)에서 반사되어 이미지 센서(도 3a의 1)에서 수신되는 반사광은 딜레이 타임(Td)을 가질 수 있다. 상기 출력광은 펄스 전압에 따른 펄스 광신호일 수 있다. 일부 실시 예에서, 상기 펄스 광신호는 10㎒ 내지 100㎒의 주파수를 가질 수 있다.
제1 수직 전송 게이트(도 3a의 TG1)에 인가되는 제1 모듈레이션 전압(Vmod1)은 상기 펄스 광신호와 동기화된 펄스 전압일 수 있다. 제2 수직 전송 게이트(도 3a의 TG2)에 인가되는 제2 모듈레이션 전압(Vmod2)은 상기 펄스 광신호와 소정의 위상차가 나는 펄스 전압일 수 있다. 일부 실시 예에서, 상기 위상차는 180도일 수 있다.
반사광의 펄스 신호와 제1 수직 전송 게이트(TG1)의 펄스 전압이 겹치지는 시간(T1)과, 반사광의 펄스 신호와 제2 수직 전송 게이트(TG2)의 펄스전압의 겹쳐지는 시간(T2) 사이의 차(T1-T2)가 클수록 측정된 거리는 짧게 나타날 수 있다. 반사광의 펄스 신호와 제1 수직 전송 게이트(TG1)의 펄스 전압이 겹치지는 시간(T1) 동안 제1 출력 전압(Vout1)이 발생할 수 있고, 반사광의 펄스 신호와 제2 수직 전송 게이트(TG2)의 펄스전압의 겹쳐지는 시간(T2) 동안 제2 출력 전압(Vout2)이 발생할 수 있다. 따라서 제1 출력 전압(Vout1)과 제2 출력 전압(Vout2)의 차이를 분석(2상(2-phase) 알고리즘)하여, 이미지 센서(1)로부터 3차원 물체(26) 사이의 거리를 판단할 수 있다. 제1 출력 전압(Vout1)과 제2 출력 전압(Vout2)은, 단일 반사광 펄스 신호뿐만 아니라 복수의 반사광 펄스 신호의 합으로도 나타낼 수 있다.
일부 실시 예에서, 제1 및 제2 모듈레이션 전압(Vmod1, Vmod2)으로 상기 펄스 광신호와 동기화된 펄스 전압과 180도의 위상차가 나는 펄스 전압을 인가하여 얻어진 제1 출력 전압(Vout1) 및 제2 출력 전압(Vout2)과, 추가적으로 제1 및 제2 모듈레이션 전압(Vmod1, Vmod2)으로 상기 펄스 광신호와 90도의 위상차가 나는 펄스 전압과 270도의 위상차가 나는 펄스 전압을 인가하여 얻어진 제1 출력 전압(Vout1) 및 제2 출력 전압(Vout2)을 함께 4상(4-phase) 알고리즘으로 분석하여, 이미지 센서(1)로부터 3차원 물체(26) 사이의 거리를 판단할 수 있다.
도 4b 및 도 4c를 참조하면, 제1 픽셀(PIXEL 1)에서는 0도와 180도의 상(phase)의 반사광을 수집하고, 제3 픽셀(PIXEL 3)에서는 90도와 270도의 상의 반사광을 수집할 수 있다. 예를 들면, 제1 픽셀(PIXEL 1)의 제1 모듈레이션 전압(도 4a의 Vmod1)은 펄스 광신호와 동기화된 펄스 전압일 수 있고, 제2 모듈레이션 전압(도 4a의 Vmod2)은 펄스 광신호와 180도의 위상차가 나는 펄스 전압일 수 있다. 또한 제3 픽셀(PIXEL 3)의 제1 모듈레이션 전압(Vmod1)은 펄스 광신호와 90도의 위상차가 나는 펄스 전압일 수 있고, 제2 모듈레이션 전압(Vmod2)은 펄스 광신호와 270도의 위상차가 나는 펄스 전압일 수 있다. 이 경우, 제1 픽셀(PIXEL 1)과 제3 픽셀(PIXEL 3) 각각의 제1 및 제2 출력 전압(도 3a의 Vout1, Vout2)을 4상 알고리즘으로 분석하여, 이미지 센서(1)로부터 3차원 물체(26) 사이의 거리를 판단할 수 있다. 마찬가지로, 픽셀 어레이에서 제2 픽셀(PIXEL 2) 및 제4 픽셀(PIXEL 4) 등 다른 2개 픽셀 각각의 제1 및 제2 출력 전압(Vout1, Vout2)을 4상 알고리즘으로 분석하여, 이미지 센서(1)로부터 3차원 물체(26)의 표면에 걸친 거리를 판단할 수 있다. 즉, 2개의 픽셀로부터 1개의 거리 정보를 얻을 수 있다.
도 4d를 참조하면, 제1 픽셀(PIXEL 1)과 제3 픽셀(PIXEL 3) 각각의 제1 및 제2 출력 전압(Vout1, Vout2)을 분석하고, 제3 픽셀(PIXEL 3)과 다른 제1 픽셀(PIXEL 1a) 각각의 제1 및 제2 출력 전압(Vout1, Vout2)을 분석하여, 거리를 판단할 수 있다. 즉, 제3 픽셀(PIXEL 3)의 제1 및 제2 출력 전압(Vout1, Vout2)은 제1 픽셀(PIXEL 1)의 제1 및 제2 출력 전압(Vout1, Vout2)과의 분석에 사용됨과 동시에, 다른 제1 픽셀(PIXEL 1a)의 제1 및 제2 출력 전압(Vout1, Vout2)과의 분석에도 동시에 사용될 수 있다. 또한 다른 제1 픽셀(PIXEL 1a)은 제3 픽셀(PIXEL 3)과의 분석뿐만 아니라 다른 제3 픽셀(PIXEL 3a)과의 분석에도 함께 사용될 수 있다. 마찬가지로, 제4 픽셀(PIXEL 4)은 제2 픽셀(PIXEL 2)과의 분석 및 다른 제2 픽셀(PIXEL 2a)과의 분석에 함께 사용될 수 있고, 다른 제2 픽셀(PIXEL 2a)은 다른 제4 픽셀(PIXEL 4a)과의 분석에 함께 사용될 수 있다.
따라서, 픽셀 어레이 전체에 대해서 고려하면, 1개의 픽셀로부터 1개의 거리 정보를 얻을 수 있으므로, 거리 정보에 대한 해상도가 증가할 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 거리 측정을 위한 이미지 센서의 작용을 설명하는 타이밍도이고, 도 5b는 본 발명의 일 실시 예에 따른 이미지 센서의 픽셀 어레이의 개략적인 평면도이고, 도 5c 및 도 5d는 본 발명의 일 실시 예에 따른 거리 측정을 위한 이미지 센서의 작용을 설명하는 픽셀 어레이의 평면도들이다.
도 5a 내지 도 5d는 도 3a의 이미지 센서(1)에서, 제2 리셋 트랜지스터(RS2), 제2 소스 팔로워 트랜지스터(SF2), 및 제2 선택 트랜지스터(SEL2)를 동작시키지 않고, 제1 리셋 트랜지스터(RS1), 제1 소스 팔로워 트랜지스터(SF1), 및 제1 선택 트랜지스터(SEL1)만을 동작시키는 경우에 거리 측정을 위한 이미지 센서의 작용을 설명하기 위한 도면들이다.
도 5a를 참조하면, 광원(도 2의 22)으로부터 출력광과 3차원 물체(도 2의 26)에서 반사되어 이미지 센서(도 3a의 1)에서 수신되는 반사광은 딜레이 타임(Td)을 가질 수 있다. 상기 출력광은 펄스 전압에 따른 펄스 광신호일 수 있다. 제1 수직 전송 게이트(도 3a의 TG1)에 상기 펄스 광신호와 동기화된 펄스 전압, 90도의 위상차가 나는 펄스 전압, 180도의 위상차가 나는 펄스 전압, 및 270도의 위상차가 나는 펄스 전압을 제1 모듈레이션 전압(Vmod1)으로 순차적으로 인가하여, 반사광의 펄스 신호와 제1 수직 전송 게이트(TG1)의 펄스 전압이 겹치지는 시간(T3)동안 발생한 제1 출력 전압(Vout)들을 함께 4상 알고리즘으로 분석하여, 이미지 센서(1)로부터 3차원 물체(26) 사이의 거리를 판단할 수 있다. 제1 출력 전압(Vout)들은 단일 반사광 펄스 신호 뿐만 아니라 복수의 반사광 펄스 신호의 합으로도 나타낼 수 있다. 제2 수직 전송 게이트(도 3a의 TG2)에 인가되는 제2 모듈레이션 전압(Vmod2)은 제1 모듈레이션 전압(Vmod1)과 180도의 위상차가 나는 펄스 전압일 수 있다.
일부 실시 예에서, 제1 수직 전송 게이트(TG1)에 상기 펄스 광신호와 동기화된 펄스 전압, 및 180도의 위상차가 나는 펄스 전압을 제1 모듈레이션 전압(Vmod1)으로 순차적으로 인가하여, 반사광의 펄스 신호와 제1 수직 전송 게이트(TG1)의 펄스 전압이 겹치지는 시간(T3)동안 발생한 제1 출력 전압(Vout)들을 함께 2상 알고리즘으로 분석하여, 이미지 센서(1)로부터 3차원 물체(26) 사이의 거리를 판단할 수 있다. 제1 출력 전압(Vout)들은 단일 반사광 펄스 신호뿐만 아니라 복수의 반사광 펄스 신호의 합으로도 나타낼 수 있다.
도 5b 및 도 5c를 참조하면, 제1 픽셀(PIXEL 1)에서는 0도의 상의 반사광을 수집하고, 제2 픽셀(PIXEL 2)에서는 90도의 상의 반사광을 수집하고, 제3 픽셀(PIXEL 3)에서는 180도의 상의 반사광을 수집하고, 제4 픽셀(PIXEL 4)에서는 270도의 상의 반사광을 수집할 수 있다. 이 경우, 제1 내지 제4 픽셀(PIXEL 1, PIXEL 2, PIXEL 3, PIXEL 4) 각각의 제1 출력 전압(도 3a의 Vout1)을 4상 알고리즘으로 분석하여, 이미지 센서(1)로부터 3차원 물체(26) 사이의 거리를 판단할 수 있다. 즉, 4개의 픽셀로부터 1개의 거리 정보를 얻을 수 있다.
도 5d를 참조하면, PIXEL 1, PIXEL 2, PIXEL 3, 및 PIXEL 4, 또는 PIXEL 1b, PIXEL 2, PIXEL 3b, 및 PIXEL 4, 또는 PIXEL 1a, PIXEL 2a, PIXEL 3, 및 PIXEL 4 등 인접하는 4개의 픽셀 각각의 제1 출력 전압(도 3a의 Vout1)을 4상 알고리즘으로 분석하여, 이미지 센서(1)로부터 3차원 물체(26) 사이의 거리를 판단할 수 있다. 즉, 1개의 픽셀로부터 1개의 거리 정보를 얻을 수 있다.
별도로 도시하지는 않았으나, 일부 실시 예에서 2개의 픽셀 각각의 제1 출력 전압을 2상 알고리즘으로 분석하여 거리를 판단할 수도 있으며, 이 경우, 2개의 픽셀, 또는 1개의 픽셀로부터 1개의 거리 정보를 얻을 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도들이다. 도 6a 내지 도 6e에 대한 설명 중 도 3a에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 6a를 참조하면, 이미지 센서(1a)는 광전 변환 영역(230)에 인접하는 웰 영역(220)의 일부분, 구체적으로, 제1 면(202)에 반대되는 웰 영역(220)의 경계 부분의 인접하는 일부분에 배치되는 제1 배리어 불순물 영역(224)을 더 포함할 수 있다. 제1 배리어 불순물 영역(224)은 제1 및 제2 전송 게이트 구조체(240, 250) 각각과 이격되도록 배치될 수 있다.
제1 배리어 불순물 영역(224)은 제1 도전형을 가질 수 있다. 일부 실시 예에서, 제1 배리어 불순물 영역(224)의 불순물 농도는 웰 영역(220)의 불순물 농도보다 큰 값을 가질 수 있다. 제1 배리어 불순물 영역(224)은 광전 변환 영역(230)에서 발생된 광전하의 이동을 차단할 수 있다. 따라서 광전 변환 영역(230)에서 발생된 광전하는 제1 및 제2 전송 게이트 구조체(240, 250) 및 디모듈레이션 영역(222)으로 집중되어 이동할 수 있다.
도 6b를 참조하면, 이미지 센서(1b)는 디모듈레이션 영역(도 3a의 222)에 대응하는 부분에 배치되는 서브 웰 영역(222a)을 포함할 수 있다. 서브 웰 영역(222a)은 제1 도전형을 가질 수 있다. 일부 실시 예에서, 서브 웰 영역(222a)의 불순물 농도는 웰 영역(220)의 불순물 농도보다 큰 값을 가질 수 있다.
서브 웰 영역(222a)은 광전하가, 제1 수직 전송 게이트(244) 및 제2 수직 전송 게이트(254) 사이에 트랩(trap)되는 것을 방지하거나, 의도하지 않은 곳으로 이동하는 것을 방지할 수 있다. 서브 웰 영역(222a) 또한 디모듈레이션 영역(222)과 동일한 기능을 수행하므로, 디모듈레이션 영역이라 호칭할 수도 있다.
도 6b에는, 이미지 센서(1b)가 제1 배리어 불순물 영역(224)을 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 제1 배리어 불순물 영역(224)은 생략될 수 있다.
도 6c를 참조하면, 이미지 센서(1c)는 디모듈레이션 영역(222) 중 제1 면(202)에 인접하는 부분에 배치되는 제2 배리어 불순물 영역(226)을 포함할 수 있다.
제2 배리어 불순물 영역(226)은 제1 도전형을 가질 수 있다. 일부 실시 예에서, 제2 배리어 불순물 영역(226)의 불순물 농도는 웰 영역(220)의 불순물 농도보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 배리어 불순물 영역(226)의 불순물 농도는 디모듈레이션 영역(222)의 불순물 농도보다 큰 값을 가질 수 있다.
제2 배리어 불순물 영역(226)은, 적어도 2개의 수직 전송 게이트(244, 254)에 의하여 이동하는 광전자가 제1 전하 저장 영역(262) 및 제2 전하 저장 영역(272)에 빠르게 저장되도록 할 수 있다.
도 6d를 참조하면, 이미지 센서(1d)는 디모듈레이션 영역(222b) 및 제2 배리어 불순물 영역(226)을 포함할 수 있다. 디모듈레이션 영역(222b)은 제2 도전형을 가질 수 있다. 일부 실시 예에서, 디모듈레이션 영역(222b)의 불순물 농도는 광전 변환 영역(230)의 불순물 농도보다 작은 값을 가질 수 있다.
제2 도전형을 가지는 디모듈레이션 영역(222b)은, 광전하를 디모듈레이션 영역(222b)과 제1 및 제2 전송 게이트 구조체(240, 250)의 계면으로부터 디모듈레이션 영역(222b)의 중심부로 모이도록 할 수 있다. 따라서 광전하가 디모듈레이션 영역(222b)과 제1 및 제2 전송 게이트 구조체(240, 250)의 계면에 형성되는 트랩(trap)에 의하여 손실되는 것을 최소화 수 있다.
도 6e를 참조하면, 이미지 센서(1e)는 제2 면(204a)에 요철 구조를 가지는 반도체 기판(210)을 포함한다. 일부 실시 예에서, 반도체 기판(210)은 제2 면(204a)에 제1 면(202)을 향하여 함몰된 복수의 리세스(212)를 가질 수 있다. 복수의 리세스(212) 각각에는 산란 유도층(214)이 배치될 수 있다. 음 고정 전하층(292)은 산란 유도층(214)을 감싸며 반도체 기판(210)의 제2 면(204a)을 덮을 수 있다. 따라서 산란 유도층(214)은 음 고정 전하층(292)을 사이에 두고 반도체 기판(210)의 제2 면(204a)과 이격될 수 있다. 산란 유도층(214)은 예를 들면, 산화물 등의 절연물로 이루어질 수 있다.
이미지 센서(1e)의 복수의 픽셀 각각의 사이에는 DTI 구조물(320)이 배치될 수 있다. DTI(Deep Trench Insulator) 구조물(320)은 광전 변환 영역(230), 특히 제1 광전 변환 영역(232)의 주위를 둘러싸도록 반도체 기판(210) 내에 배치될 수 있다. DTI 구조물(320)은 반도체 기판(210)의 제2 면(204a)으로부터 제1 면(202)을 향하여 연장되도록 배치될 수 있다. 일부 실시 예에서, DTI 구조물(320)은 웰 영역(220)과 이격되도록 반도체 기판(210)의 제2 면(204a)으로부터 제1 면(202)을 향하여 연장될 수 있다. DTI 구조물(320)은 예를 들면, 산화물, 질화물, 산질화물 또는 이들의 조합으로 이루어진 절연물일 수 있다. 일부 실시 예에서, DTI 구조물(320)은 도전 물질층(322)과 도전 물질층(322)을 감싸는 커버 절연층(324)으로 이루어질 수 있다. 도전 물질층(322)은 예를 들면, 폴리 실리콘, 금속, 또는 금속 질화물로 이루어질 수 있다. 커버 절연층(324)은 산화물, 질화물, 산질화물 또는 이들의 조합으로 이루어진 절연물일 수 있다.
마이크로 렌즈(296)를 통하여 이미지 센서(1e) 내로 입사되는 광 중 일부(L1)는 광전 변환 영역(230)을 향하여 진행할 수 있다. 마이크로 렌즈(296)를 통하여 이미지 센서(1e) 내로 입사되는 광 중 다른 일부의 광(L2)는 산란 유도층(214)에 의하여 산란된 후, DTI 구조물(320)에 의하여 다시 반사되는 경로를 가질 수 있다. 이를 통하여, 다른 일부의 광(L2)은 광 경로가 증가하여, 광전 변환 영역(230)에서 흡수율이 높아질 수 있다.
이미지 센서(1e)는 배선 구조체(300) 상에 배치되는 후면 반사층(310)을 더 포함할 수 있다. 광전 변환 영역(230)에서 흡수되지 않은 광(L3)은 후면 반사층(310)에서 반사되어, 다시 광전 변환 영역(230)으로 진행하여, 광전 변환 영역(230)에서 흡수될 수 있다.
도 6e에서 설명한 산란 유도층(214), DTI 구조물(320), 및 후면 반사층(310) 중 적어도 일부는 도 6a 내지 도 6d에서 설명한 이미지 센서(1a, 1b, 1c, 1d)에도 적용될 수 있다.
도 7a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이고, 도 7b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이고, 도 7c는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다. 도 7a 내지 도 7c에 대한 설명 중 도 3a 내지 도 6e에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 7a 내지 도 7c를 함께 참조하면, 이미지 센서(2)는 웰 영역(220)을 가지는 반도체 기판(210), 광전 변환 영역(230), 적어도 2개의 수직 전송 게이트(244, 254), 배선 구조체(300), 리셋 게이트(RG, 282), 리셋 불순물 영역(264), 제1 전하 저장 영역(FD, 262) 및 제2 전하 저장 영역(272)을 포함한다. 제1 전하 저장 영역(262)은 소스 팔로워 트랜지스터(SF)의 게이트와 연결될 수 있다. 소스 팔로워 트랜지스터(SF)의 소스 및 드레인은 선택 트랜지스터(SEL)의 소스 및 Vdd 전압과 연결될 수 있다. 선택 트랜지스터(SEL)의 드레인으로는 출력 전압(Vout)이 출력될 수 있다. 리셋 게이트(282)는 리셋 트랜지스터(RS)를 구성할 수 있다. 리셋 불순물 영역(264) 및 제2 전하 저장 영역(272) 각각에는 제1 리셋 드래인 전압(Vrd1) 및 제2 리셋 드래인 전압(Vrd2)이 연결될 수 있다. 일부 실시 예에서, 제1 리셋 드래인 전압(Vrd1)과 제2 리셋 드래인 전압(Vrd2)은 동일한 전위를 가질 수 있다.
이미지 센서(2)는, 도 5a 내지 도 5d에서 설명한 것과 같이 도 3a의 이미지 센서(1)에서, 제2 리셋 트랜지스터(RS2), 제2 소스 팔로워 트랜지스터(SF2), 및 제2 선택 트랜지스터(SEL2)를 동작시키지 않고, 제1 리셋 트랜지스터(RS1), 제1 소스 팔로워 트랜지스터(SF1), 및 제1 선택 트랜지스터(SEL1) 만을 동작시키는 경우와 실질적으로 동일하게 작용할 수 있는 바, 자세한 설명은 생략하도록 한다.
즉, 이미지 센서(2)는, 이미지 센서(1)에서 동작시키지 않는 제2 리셋 트랜지스터(RS2), 제2 소스 팔로워 트랜지스터(SF2), 및 제2 선택 트랜지스터(SEL2)를 포함하지 않고, 이미지 센서(1)에서 동작시키는 제1 리셋 트랜지스터(RS1), 제1 소스 팔로워 트랜지스터(SF1), 및 제1 선택 트랜지스터(SEL1) 각각에 대응하는 리셋 트랜지스터(RS), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL)를 포함할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 평면도이다.
도 8을 참조하면, 이미지 센서(3)는 반도체 기판(도 3a의 210)의 두께 방향을 따라 연장되며 서로 이격되어 있는 4개의 수직 전송 게이트(TG1, TG2, TG3, TG4)를 포함한다. 제1 내지 제4 수직 전송 게이트(TG1, TG2, TG3, TG4)는 디모듈레이션 영역(222)을 사이에 두고, 서로 이격되도록 배치될 수 있다. 제1 내지 제4 수직 전송 게이트(TG1, TG2, TG3, TG4) 각각의 주위에는 제1 내지 제4 전송 게이트 절연막(TOX1, TOX2, TOX3, TOX4)이 배치될 수 있다. 제1 내지 제4 수직 전송 게이트(TG1, TG2, TG3, TG4) 각각에 대응하여, 제1 내지 제4 전하 저장 영역(FD1, FD2, FD3, FD4), 제1 내지 제4 리셋 게이트(RG1, RG2, RG3, RG4), 제1 내지 제4 리셋 드래인 전압(Vrd1, Vrd2, Vrd3, Vrd4)이 연결되는 불순물 영역, 제1 내지 제4 소스 팔로워 트랜지스터(SF1, SF2, SF3, SF4), 및 제1 내지 제4 선택 트랜지스터(SEL1, SEL2, SEL3, SEL4)가 배치될 수 있다. 제1 내지 제4 선택 트랜지스터(SEL1, SEL2, SEL3, SEL4) 각각의 드레인으로는 제1 내지 제4 출력 전압(Vo1, Vo2, Vo3, Vo4)이 출력될 수 있다.
이미지 센서(3)는 제1 수직 전송 게이트(TG1) 및 제3 수직 전송 게이트(TG3), 또는 제2 수직 전송 게이트(TG2) 및 제4 수직 전송 게이트(TG4)를 따라서 절단한 단면도가 도 3a에 보인 이미지 센서(1)의 단면도와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
이미지 센서(3)는 제1 내지 제4 수직 전송 게이트(TG1, TG2, TG3, TG4) 각각에 펄스 광신호와 동기화된 펄스 전압, 90도의 위상차가 나는 펄스 전압, 180도의 위상차가 나는 펄스 전압, 및 270도의 위상차가 나는 펄스 전압이 인가될 수 있다. 따라서 이미지 센서(3)는 하나의 픽셀에서 얻어지는 제1 내지 제4 출력 전압(Vo1, Vo2, Vo3, Vo4)을 함께 4상 알고리즘으로 분석하여, 이미지 센서(3)로부터 3차원 물체(도 2의 26) 사이의 거리를 판단할 수 있다.
도 9a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이고, 도 9b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다. 도 9a 및 도 9b에 대한 설명 중 도 3a 및 도 3b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 9a 및 도 9b를 함께 참조하면, 이미지 센서(4)는 웰 영역(220)에는 제1 면(202)에 인접하여, 제1 및 제2 전하 저장 영역(262, 272)과 제1 수직 전송 게이트(244) 및 제2 수직 전송 게이트(254) 각각의 사이에 배치되는 제1 스토리지 확산 영역(SD1, 266) 및 제2 스토리지 확산 영역(SD2, 276), 그리고 제1 및 제2 전하 저장 영역(262, 272)과 제1 및 제2 스토리지 확산 영역(266, 276) 각각의 사이에서 반도체 기판(210)의 제1 면(202) 상에 배치되는 제1 수평 전송 게이트(TG3, 286) 및 제2 수평 전송 게이트(TG4, 288)를 더 포함한다.
제1 전자 저장 영역 (FD1, 262) 및 제2 전자 저장 영역(FD2, 272) 각각은 제1 소스 팔로워 트랜지스터(SF1) 및 제2 소스 팔로워 트랜지스터(SF2)의 게이트와 연결될 수 있다.
이미지 센서(4)는 제1 및 제2 스토리지 확산 영역(266, 276), 및 제1 및 제2 수평 전송 게이트(286, 288)를 더 포함하여 글로벌 셔터(global shutter) 기능을 수행할 수 있다. 또한 이미지 센서(4)는 제1 및 제2 수직 전송 게이트(244, 254) 및 제1 및 제2 수평 전송 게이트(286, 288)로 이루어지는 4개의 전송 게이트를 포함하여, 노이즈가 감소될 수 있다.
도 10a는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀의 주요 부분에 대한 개략적인 단면도이고, 도 10b는 본 발명의 일 실시 예에 따른 이미지 센서의 단위 픽셀에 대응하는 등가 회로도이다. 도 10a 및 도 10b에 대한 설명 중 도 9a 및 도 9b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 10a 및 도 10b를 함께 참조하면, 이미지 센서(4a)는 도 9a 및 도 9b에 보인 이미지 센서(4)와 달리, 1개의 소스 팔로우 트랜지스터(SF)와 1개의 선택 트랜지스터(SEL)가 제1 전자 저장 영역 (FD1, 262) 및 제2 전자 저장 영역(FD2, 272)과 연결되고, 1개의 리셋 트랜지스터(RS)가 제1 전하 저장 영역(FD1, 262) 및 제2 전하 저장 영역(FD2, 272)과 연결된다. 즉, 제1 스토리지 확산 영역(SD1, 266)과 제1 전하 저장 영역(FD1, 262), 그리고 제2 스토리지 확산 영역(SD2, 276)과 제2 전하 저장 영역(FD2, 272)가 각각 1개의 소스 팔로우 트랜지스터(SF), 선택 트랜지스터(SEL), 및 리셋 트랜지스터(RS)을 공유할 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 1d, 1e, 2, 3, 4, 4a : 이미지 센서, 210 : 반도체 기판, 220 : 웰 영역, 222 : 디모듈레이션 영역, 230 : 광전 변환 영역, 232 : 제1 광전 변환 영역, 234 : 제2 광전 변환 영역, 244 : 제1 수직 전송 게이트, 254 : 제2 수직 전송 게이트, 262 : 제1 전하 저장 영역, 272 : 제2 전하 저장 영역, 300 : 배선 구조체

Claims (20)

  1. 서로 반대되는 제1 면 및 제2 면을 가지며, 상기 제1 면에 인접하는 웰 영역을 가지고, 상기 제2 면에 상기 제1 면을 향하여 함몰된 복수의 리세스를 가지며 제1 도전형인 반도체 기판;
    상기 웰 영역의 적어도 일부를 관통하도록 상기 제1 면으로부터 상기 반도체 기판의 두께 방향을 따라서 연장되며, 서로 이격되어 있는 제1 수직 전송 게이트 및 제2 수직 전송 게이트;
    상기 웰 영역과 상기 제2 면 사이의 상기 반도체 기판 내에 배치되며, 상기 반도체 기판의 두께 방향으로 상기 제1 수직 전송 게이트 및 상기 제2 수직 전송 게이트와 중첩되며 상기 제1 도전형과 다른 제2 도전형인 광전 변환 영역;
    상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조체;
    상기 반도체 기판의 상기 제2 면 상에 순차적으로 적층되는 음 고정 전하층, 반사 방지층; 및 마이크로 렌즈; 및
    상기 복수의 리세스 각각에 배치되며 절연물로 이루어지는 산란 유도층;을 포함하되,
    상기 음 고정 전하층은 상기 산란 유도층과 상기 반도체 기판의 상기 제2 면이 이격되도록, 상기 산란 유도층을 감싸는 이미지 센서.
  2. 제1 항에 있어서,
    상기 광전 변환 영역은, 제1 광전 변환 영역, 및 상기 제1 광전 변환 영역과 상기 웰 영역 사이에 배치되되, 상기 제1 광전 변환 영역보다 작은 값의 폭을 가지는 제2 광전 변환 영역으로 이루어지는 것을 특징으로 하는 이미지 센서.
  3. 제2 항에 있어서,
    상기 제2 광전 변환 영역은, 상기 반도체 기판의 두께 방향으로 상기 제1 수직 전송 게이트 및 상기 제2 수직 전송 게이트와 중첩되는 것을 특징으로 하는 이미지 센서.
  4. 제2 항에 있어서,
    상기 제2 광전 변환 영역의 불순물 농도는 상기 제1 광전 변환 영역의 불순물 농도보다 큰 값을 가지는 것을 특징으로 하는 이미지 센서.
  5. 제2 항에 있어서,
    상기 제1 광전 변환 영역은, 상기 반도체 기판의 두께 방향으로 상기 제2 광전 변환 영역의 전체와 중첩되는 것을 특징으로 하는 이미지 센서.
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 광전 변환 영역의 주위를 둘러싸며, 상기 반도체 기판의 제2 면으로부터 상기 제1 면을 향하여 연장되도록 배치되는 DTI(Deep Trench Insulator) 구조물을 더 포함하는 것을 특징으로 하는 이미지 센서.
  9. 제1 항에 있어서,
    상기 배선 구조체 상에 배치되는 후면 반사층을 더 포함하는 것을 특징으로 하는 이미지 센서.
  10. 제1 항에 있어서,
    상기 제2 도전형을 가지며, 상기 제1 면에 인접하는 상기 웰 영역에 서로 이격되며 배치되는 제1 및 제2 전하 저장 영역;을 포함하는 것을 특징으로 하는 이미지 센서.
  11. 제10 항에 있어서,
    상기 제1 전하 저장 영역은, 상기 제1 수직 전송 게이트를 중심으로 상기 제2 수직 전송 게이트에 대하여 반대되는 측에 배치되고,
    상기 제2 전하 저장 영역은, 상기 제2 수직 전송 게이트를 중심으로 상기 제1 수직 전송 게이트에 대하여 반대되는 측에 배치되는 것을 특징으로 하는 이미지 센서.
  12. 제1 항에 있어서,
    상기 제1 수직 전송 게이트 및 상기 제2 수직 전송 게이트에는 서로 180도의 위상차를 가지는 펄스 전압이 인가되는 것을 특징으로 하는 이미지 센서.
  13. 배선 구조체;
    디모듈레이션 영역을 가지며 상기 배선 구조체 상에 배치되는 웰 영역;
    상기 웰 영역 상에 배치되는 광전 변환 영역;
    상기 광전 변환 영역 상에 배치되는 마이크로 렌즈;
    상기 웰 영역의 적어도 일부를 관통하도록 상기 웰 영역의 두께 방향을 따라서 연장되는 수직 전송 게이트, 및 상기 수직 전송 게이트를 각각 둘러싸는 전송 게이트 절연막을 각각 포함하며 상기 디모듈레이션 영역을 사이에 두고 서로 이격되도록 배치되는 적어도 2개의 전송 게이트 구조체; 및
    상기 광전 변환 영역에 인접하는 상기 웰 영역의 상기 디모듈레이션 영역 외의 일부분에 상기 적어도 2개의 전송 게이트 구조체와 이격되며 배치되며, 상기 웰 영역의 불순물 농도보다 큰 값의 불순물 농도를 가지는 제1 배리어 불순물 영역;을 포함하는 이미지 센서.
  14. 삭제
  15. 제13 항에 있어서,
    상기 배선 구조체에 인접하는 상기 디모듈레이션 영역의 일부분에 배치되며, 상기 웰 영역의 불순물 농도보다 큰 값의 불순물 농도를 가지는 제2 배리어 불순물 영역;을 더 포함하는 것을 특징으로 하는 이미지 센서.
  16. 제15 항에 있어서,
    상기 제2 배리어 불순물 영역 상에 상기 디모듈레이션 영역의 일부분은 상기 웰 영역 및 상기 제2 배리어 불순물 영역과 다른 도전형을 가지는 것을 특징으로 하는 이미지 센서.
  17. 제13 항에 있어서,
    상기 광전 변환 영역은,
    상기 마이크로 렌즈에 인접하여 배치되는 제1 광전 변환 영역, 및 상기 웰 영역에 인접하여 배치되는 제2 광전 변환 영역으로 이루어지며,
    상기 제1 광전 변환 영역의 불순물 농도는 상기 제2 광전 변환 영역의 불순물 농도보다 작은 값을 가지고, 상기 제1 광전 변환 영역의 폭은 상기 제2 광전 변환 영역의 폭보다 큰 값을 가지는 것을 특징으로 하는 이미지 센서.
  18. 서로 반대되는 제1 면 및 제2 면을 가지며, 상기 제1 면에 인접하는 웰 영역을 가지고, 상기 제2 면에 상기 제1 면을 향하여 함몰된 복수의 리세스를 가지며 제1 도전형인 반도체 기판;
    상기 웰 영역의 적어도 일부를 관통하도록 상기 제1 면으로부터 상기 제2 면을 향하여 연장되며, 서로 이격되어 있는 복수의 수직 전송 게이트;
    상기 제2 면에 인접하는 반도체 기판 내에 배치되는 제1 광전 변환 영역;
    상기 제1 광전 변환 영역과 상기 웰 영역 사이에 배치되되 상기 제1 광전 변환 영역보다 작은 값의 폭 및 높은 값의 불순물 농도를 가지는 상기 제1 도전형과 다른 제2 도전형인 제2 광전 변환 영역;
    상기 반도체 기판의 상기 제2 면 상에 순차적으로 적층되는 음 고정 전하층, 반사 방지층; 및 마이크로 렌즈; 및
    상기 복수의 리세스 각각에 배치되며 절연물로 이루어지는 산란 유도층;을 포함하며, BSI(Back Side Illumination) 구조로 이루어지되,
    상기 음 고정 전하층은 상기 산란 유도층과 상기 반도체 기판의 상기 제2 면이 이격되도록, 상기 산란 유도층을 감싸는 이미지 센서.
  19. 제18 항에 있어서,
    상기 반도체 기판의 제2 면은 광의 입사면인 것을 특징으로 하는 이미지 센서.
  20. 제18 항에 있어서,
    상기 반도체 기판의 두께 방향으로, 상기 제2 광전 변환 영역은 상기 복수의 수직 전송 게이트 각각의 전체와 중첩되고, 상기 제1 광전 변환 영역은 상기 제2 광전 변환 영역의 전체와 중첩되는 것을 특징으로 하는 이미지 센서.
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