KR101845257B1 - 이미지 센서 - Google Patents

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Abstract

이미지 센서가 제공된다. 이미지 센서는 입사광에 대응하여 생성된 전하들을 축적하는 전하 축적층, 전하 축적층과 다른 도전형을 가지며, 전하 축적층 상에 배치된 전위 장벽층, 전위 장벽층과 다른 도전형을 가지며, 전하 축적층과 수직적으로 이격되어 전위 장벽층 내에 국소적으로 형성된 전하 검출층 및 전위 장벽층의 둘레를 감싸는 링 형상을 가지며, 전위 장벽층의 전위를 제어하여 전하 축적층의 전하를 전하 검출층으로 전송하는 게이트 전극을 포함한다.

Description

이미지 센서{image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 전하 전송 효율이 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 전하 전송 효율 및 필 팩터가 보다 향상된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 수광 영역을 갖는 반도체 기판 및 반도체 기판 내에 삽입되는 게이트 전극을 포함하되, 수광 영역은 하부 불순물 영역, 상부 불순물 영역 및 이들과 다른 도전형을 가지면서 이들 사이에 배치되는 채널 영역을 포함하고, 게이트 전극은 채널 영역에 삽입되어 상부 불순물 영역을 감싸는 링 형상일 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 이미지 센서는 입사광에 대응하여 생성된 전하들을 축적하는 전하 축적층, 전하 축적층과 다른 도전형을 가지며, 전하 축적층 상에 배치된 전위 장벽층, 전위 장벽층과 다른 도전형을 가지며, 전하 축적층과 수직적으로 이격되어 전위 장벽층 내에 국소적으로 형성된 전하 검출층 및 전위 장벽층의 둘레를 감싸는 링 형상을 가지며, 전위 장벽층의 전위를 제어하여 전하 축적층의 전하를 전하 검출층으로 전송하는 게이트 전극을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 이미지 센서는 전면 및 후면 갖는 반도체 기판, 반도체 기판의 전면 상에 형성되며, 제어 게이트 전극들 및 배선들을 포함하는 배선층, 반도체 기판의 후면 상에 형성되며, 컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층, 및 반도체 기판의 전면에 삽입되는 링 형상의 게이트 전극을 포함한다. 여기서, 반도체 기판은, 입사광에 대응하여 생성된 전하들을 축적하는 전하 축적층, 전하 축적층과 반대의 도전형을 가지며, 전하 축적층과 접하면서 반도체 기판의 전면에 인접하는 채널층, 전하 축적층과 동일한 도전형을 가지며, 전하 축적층과 수직적으로 이격되어 채널층 내에 국소적으로 형성된 전하 검출층을 더 포함한다. 나아가 링 형상의 게이트 전극은 채널층의 일부분에 삽입될 수 있다.
본 발명의 실시예들에 따르면, 트랜스퍼 게이트 전극 및 플로팅 확산 영역이 평면적으로 광전 변환부와 중첩되므로, 단위 화소에서 트랜스퍼 게이트 전극 및 플로팅 확산 영역이 차지하는 면적이 감소되는 반면, 광전 변환부의 면적은 증가될 수 있다. 또한, 광전 변환부의 p형 불순물 영역을 독출 소자들의 채널로 이용할 수 있으므로, 단위 픽셀에서 독출 소자들이 차지하는 면적이 감소될 수 있다. 따라서, 단위 화소 내에서 광전 변환부가 차지하는 면적인 이미지 센서의 필 팩터(fill factor)가 증가될 수 있다.
또한, 트랜스퍼 게이트 전극을 광전 변환부의 중심부에 배치함으로써, 트랜스퍼 게이트 전극으로부터 광전 변환부의 가장자리까지의 거리가 실질적으로 동일할 수 있다. 이에 따라, 광전 변환에서 검출부(즉, 플로팅 확산 영역)으로 전하를 이송할 때, 트랜스퍼 게이트 전극에 의한 전계가 광전 변환부 전체에 균일하게 인가될 수 있다. 그러므로, n형 불순물 영역에 축적된 전하들을 남김 없이 플로팅 확산 영역으로 전송될 수 있다. 즉, 전하들이 완전히 플로팅 확산 영역으로 전달되지 못해 이미지 센서 동작시 이미지의 잔상을 남기는 이미지 래그(lag) 현상이 개선될 수 있다.
또한, 트랜스퍼 게이트 전극을 반도체 기판 내에 삽입함으로써 광전 변환부의 n형 불순물 영역을 표면 결함이 존재하는 반도체 기판의 표면으로부터 깊게 형성할 수 있다. 이에 따라, 표면 결함으로 인한 암전류 및 백점(white spot) 현상을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 씨모스 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 회로도들이다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서의 개략 평면도이다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단면도로서, 도 3의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 광전 변환부, 트랜스퍼 게이트 전극 및 플로팅 확산 영역을 나타내는 절개 사시도이다.
도 6a 및 도 6be는 본 발명의 일 실시예에 따른 이미지 센서의 트랜스퍼 게이트 전극의 변형례들을 나타낸다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 이미지 센서의 변형례들을 나타내며, 도 4의 A 부분을 확대한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 이미지 센서의 개략 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 이미지 센서의 단면도로서, 도 8의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 10은 본 발명의 일 실시예에 따른 이미지 센서의 동작을 설명하기 위한 개념도이다.
도 11은 본 발명의 일 실시예에 따른 이미지 센서의 전위 도면(potential diagram)이다.
도 12 내지 도 19는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 이미지 센서가 집적된 반도체 칩을 나타내는 단면도이다.
도 21은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략적 블록도이다.
도 22는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치의 일 예를 보여주는 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 씨모스 이미지 센서 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 씨모스 이미지 센서의 블록도이다.
도 1을 참조하면, 씨모스 이미지 센서는 액티브 픽셀 센서(APS: Active Pixel Sensor) 어레이(10), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공된다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 씨모스 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 회로도들이다.
본 발명의 실시예들에서, 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀들을 포함하며, 단위 픽셀들은 매트릭스 형태로 배열될 수 있다. 일 실시예에서, 단위 픽셀은 빛을 받아 전하를 생성 및 축적하는 광전 변환부(110)와, 광전 변환부(110)에서 생성된 광 신호를 독출하는 독출 소자를 포함한다. 여기서, 독출 소자는 리셋부(reset element; 140), 증폭부(amplification element; 150) 및 선택부(selection element; 160)를 포함할 수 있다.
도 2a는 4개의 NMOS 트랜지스터 구조로 이루어진 단위 픽셀들을 나타낸다. 도 2a를 참조하면, 일 실시예에서, 하나의 단위 픽셀(P1)이 1개의 광전 변환부(110)와 4개의 MOS 트랜지스터들(130, 140, 150, 160)로 구성될 수 있다. 이와 달리, 단위 픽셀(P1)은 3개의 MOS 트랜지스터들 또는 5개의 MOS 트랜지스터들로 구성될 수도 있다.
보다 상세히 설명하면, 광전 변환부(110)는 입사광에 대응하는 전하를 생성 및 축적하며, 광전 변환부(110)로는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다. 본 발명의 실시예들에서는 광전 변환부(110)로서 핀드 포토 다이오드가 예시된다. 그리고, 광전 변환부(110)는 축적된 전하를 검출부(120)로 전달하는 전하 전송부(130)와 연결된다.
검출부(120)는 반도체층 내에 n형 불순물이 도핑된 플로팅 확산 영역(FD; Floating Diffusion region)이 이용될 수 있으며, 광전 변환부(110)에서 축적된 전하를 전송받아 누적적으로 저장한다. 또한, 검출부(120)는 증폭부(150)와 전기적으로 연결되어 증폭부(150)를 제어한다.
전하 전송부(130)는 광전 변환부(110)에 축전된 전하를 검출부(120)로 전송한다. 전하 전송부(130)는 일반적으로 1개의 MOS 트랜지스터의 게이트 전극으로 이루어지며, 전하 전송 신호 라인(TX(i))에 의해 제어된다.
리셋부(140)는 검출부(120)에 저장되어 있는 전하를 주기적으로 리셋시키며, 1개의 MOS 트랜지스터일 수 있다. MOS 트랜지스터로 이루어진 리셋부(140)의 소오스 전극은 검출부(120)와 연결되며, 드레인 전극은 전원 전압(VDD)에 연결된다. 그리고, 리셋부(140)는 리셋 신호 라인(RX(i))에 의해 제공되는 바이어스에 의해 구동된다. 리셋 신호 라인(RX(i))에 의해 제공되는 바이어스에 의해, 리셋부(140)가 턴 온되면, 리셋부(140)의 드레인 전극과 연결된 전원 전압(VDD)이 검출부(120)로 전달된다. 따라서, 리셋부(140)가 턴 온시 검출부(120)를 리셋시킬 수 있다.
증폭부(150)는 단위 픽셀(P1) 외부에 위치하는 정전류원(미도시)과 조합하여 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 검출부(120)에서의 전위 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
선택부(160)는 행 단위로 읽어낼 단위 픽셀들(P1)을 선택하며, 1개의 MOS 트랜지스터일 수 있다. 선택부는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 구동되며, 선택부(160)가 턴 온되면, MOS 트랜지스터로 이루어진 증폭부(150)의 드레인 전극과 연결된 전원 전압(VDD)이 선택부(160)의 드레인 전극으로 전달된다.
나아가, 전하 전송부(130), 리셋부(140), 및 선택부(160)의 구동 신호 라인들(TX(i), RX(i), SEL(i))은 동일한 행에 포함된 단위 픽셀들(P1)이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 2b는 2개의 광전 변환부들이 독출 소자들을 공유하는 구조의 2 공유 픽셀들을 나타낸다. 도 2b에 도시된 실시예에 따르면, 액티브 픽셀 센서 어레이(10)는 매트릭스 형태로 배열된 2 공유 픽셀들(P2)을 포함한다. 2 공유 픽셀(P2)은 2개의 광전 변환부들(110a, 110b), 즉, 2개의 광전 변환부들(110a, 110b)이 독출 소자들(140, 150, 160)을 공유할 수 있다. 즉, 2개의 광전 변환부들(110a, 110b)가 리셋부(140), 증폭부(150) 및/또는 선택부(160)를 공유할 수 있다. 그리고, 각 광전 변환부들(110a, 110b)은 축적된 전하를 전송하는 전하 전송부(130a, 130b)와 연결된다.
이 실시예에 따르면, 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 선택부(160)는 행 단위로 읽어낼 2 공유 픽셀(P2)을 선택할 수 있다. 그리고, 전송 라인들(TX(i)a, TX(i)b)에 의해 전하 전송부들(130a, 130b)에 인가되는 바이어스에 따라 2개의 광전 변환부들(110a, 110b) 중 어느 하나에서 검출부(120)로 전하들이 전송될 수 있다.
도 2c는 4개의 광전 변환부들이 독출 소자들을 공유하는 구조의 4 공유 픽셀들을 나타낸다. 도 2c에 도시된 실시예에 따르면, 4 공유 픽셀들(P3)이 매트릭스 형태로 배열되어 액티브 픽셀 센서 어레이(10)를 구성한다. 4 공유 픽셀들(P3) 각각은 4개의 광전 변환부들, 즉, 4개의 포토 다이오드들(110a, 110b, 110c, 110d)이 독출 소자를 공유한다. 즉, 4개의 광전 변환부들(110a, 110b, 110c, 110d)이 리셋부(140), 증폭부(150) 및/또는 선택부(160)를 공유할 수 있다.
이 실시예에서, 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 행 단위로 읽어낼 4 공유 픽셀들(P3)이 선택될 수 있다. 그리고, 전송 라인(TX(i)a, TX(i)b, TX(i)c, TX(i)d)에 의해 전하 전송부들(130a, 130b, 130c, 130d)에 인가되는 바이어스에 따라 4개의 광전 변환부들(110a, 110b, 110c, 110d) 중 어느 하나에서 검출부(120)로 전하들이 전송될 수 있다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서의 개략 평면도이다. 도 4는 본 발명의 일 실시예에 따른 이미지 센서의 단면도로서, 도 3의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다. 도 5는 본 발명의 일 실시예에 따른 이미지 센서의 광전 변환부, 트랜스퍼 게이트 전극 및 플로팅 확산 영역을 나타내는 절개 사시도이다. 도 6a 및 도 6be는 본 발명의 일 실시예에 따른 이미지 센서의 트랜스퍼 게이트 전극의 변형례들을 나타낸다. 도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 이미지 센서의 변형례들을 나타내며, 도 4의 A 부분을 확대한 단면도들이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면(또는 전면; 1) 및 제 2 면(또는 후면; 2)을 갖는 반도체층(100)을 포함한다. 나아가, 이미지 센서는 반도체층(100)의 제 1 면(1) 상에 배치되는 배선층(200)과, 반도체층(100)의 제 2 면(2) 상에 배치되는 광 투과층(300)을 포함한다.
반도체층(100)은 제 1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층(103)만 잔류하는 기판일 수 있다. 또한, 반도체층(100)은 제 1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다. 이와 달리, 반도체층(100)은 n형 에피택셜층, 벌크 실리콘 기판, SOI 기판 등 다양한 형태의 기판이 적용될 수 있다.
일 실시예에 따른 이미지 센서에 따르면, 외부에서 반도체층(100)으로 빛이 입사될 수 있으며, 반도체층(100)으로 입사되는 빛은 파장 범위에 따라 반도체층(100)으로의 투과 깊이(penetration depth)가 달라진다. 그러므로, 반도체층(100)의 두께는 광전 변환부(110)에 입사되는 빛의 파장 범위에 따라 결정될 수 있다. 예를 들어, 반도체층(100)은 약 1㎛ 내지 5㎛의 두께를 가질 수 있다.
반도체층(100) 내에는 활성 영역들(ACT1, ACT2)을 정의하기 위한 소자 분리막(107)이 형성될 수 있다. 소자 분리막(107)에 의해 정의되는 활성 영역들은 도 3에 도시된 것처럼, 광전 변환부(110)를 위한 제 1 활성 영역들(ACT1)과, 독출 소자들(즉, 도 2a의 리셋부(140), 증폭부(150) 및 선택부(160))을 위한 제 2 활성 영역들(ACT2)을 포함할 수 있다. 일 실시예에서, 제 1 활성 영역(ACT1)은 도 3에 도시된 것처럼, 제 2 활성 영역들(ACT2) 사이에 배치될 수 있다. 제 1 및 제 2 활성 영역들(ACT1, ACT2)의 형태 및 배치 구조는 본 발명의 실시예에 한정되지 않으며, 다양한 형태로 변형될 수 있다.
도 3 및 도 4를 참조하면, 반도체층(100) 내에는 입사된 광의 세기에 비례하는 전하를 생성 및 축적하는 광전 변환부들(110)이 평면적으로 매트릭스 형태로 배열될 수 있다. 일 실시예에 따르면, 광전 변환부들(110)은 평면적으로 그리고 실질적으로 사각 형태를 가질 수 있다. 일 실시예에서, 광전 변환부(110)는 p형 에피택셜층(103), n형 불순물층(111), 및 p형 불순물층(113)이 수직적으로 적층된 pnp 접합 구조를 갖는 핀드(pinned) 포토다이오드일 수 있다. 핀드 포토다이오드는 포토다이오드가 충분히 공핍될 때 포토다이오드의 전위(potential level)가 일정한 값으로 고정된다(pinned). 한편, 광전 변환부(110)는 핀드 포토다이오드 대신, 포토다이오드, 포토 트랜지스터 또는 포토 게이트일 수도 있다.
상세하게, 광전 변환부(110)를 구성하는 n형 불순물층(111)에서는 입사광에 의해 전하들이 생성 및 축적될 수 있다. 일 실시예에서, n형 불순물층(111)은 도 4에 도시된 것처럼, 제 1 및 제 2 불순물 영역들(111a, 111b)을 포함할 수 있다. 상세하게, 제 1 불순물 영역(111a)은 제 2 불순물 영역(111b)보다 반도체층(100)의 제 1 면(1)으로부터 깊은 위치에 형성될 수 있다. 그리고, n형 불순물층(111)에서 n형 불순물의 도핑 농도는 제 1 불순물 영역(111a)에서보다 제 2 불순물 영역(111b)에서 클 수 있다. 예를 들어, 제 1 불순물 영역(111a)에서 n형 불순물의 농도는 약 1×1014 내지 1×1017 원자/cm3 일 수 있으며, 제 2 불순물 영역(111b)에서 n형 불순물 농도는 약 1×1017 내지 1×1020 원자/cm3 일 수 있다. 다만, 도핑되는 불순물의 농도 및 깊이는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다.
그리고, n형 불순물층(111)은 반도체층(100)의 제 1 면(1)으로부터 이격되어 반도체층(100) 내에 매립될 수 있다. 반도체층(100)의 표면에서 멀어질수록 표면 결함들이 감소되므로, n형 불순물층(111)이 제 1 면(1)으로부터 멀어질수록 n형 불순물층(111) 간의 이격 거리가 증가할수록 반도체층(100)의 표면 결함으로 인한 암전류(dark current) 및 백점(white spot) 현상을 줄일 수 있다.
일 실시예에서, 광전 변환부(110)를 구성하는 p형 불순물층(113)은 표면 불순물 영역(113b; hall accumulation region)과 전위 장벽 영역(113a; charge transfer barrier region)을 포함한다. P형 불순물층(113)은 트랜스퍼 게이트 전극(123)에 인가되는 전압에 따라 형성되는 채널 영역으로 이용될 수 있다.
상세하게, 반도체층(100)의 제 1 면(1)에 인접한 표면 불순물 영역(113b)은 반도체층(100)의 제 1 면(1)에 존재하는 표면 결함들(예를 들어, 댕글링 본드(dangling bond)) 또는 열적으로 생성된 전자-전공 쌍(EHP: Electron-Hole Pair)을 줄임으로써 암전류를 방지한다. 상세하게, 반도체층(100)의 제 1 면(1)에서 생성된 전자-정공 쌍에서 홀은 접지된 반도체층(100)으로 끌려가고, 전자는 표면 불순물 영역(113b)에서 정공과 재결합되어 소멸될 수 있다. 예를 들어, 표면 불순물 영역(113b)에서의 p형 불순물 농도는 약 1×1017 내지 1×1020 원자/cm3 일 수 있다. 다만, 도핑되는 불순물의 농도는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다. 또한, 반도체층(100)의 제 1 면(1)으로부터 표면 불순물 영역(113b)의 깊이는 공정 조건에 따라 달라질 수 있으며, 도면에 도시된 것과 달리, 표면 불순물 영역(113b)은 반도체층(100)의 제 1 면(1)에 플로팅 확산 영역(131)보다 얕게 형성될 수도 있다.
전위 장벽 영역(113a)은 표면 불순물 영역(113b)과 n형 불순물층(111) 사이에 배치되며, n형 불순물층(111)과 플로팅 확산 영역(131) 사이에 전위 장벽(potential barrier)를 형성한다. 전위 장벽 영역(113a)의 전위는 전하 전송부인 트랜스퍼 게이트 전극(123)에 인가되는 전압에 의해 제어될 수 있다. 전위 장벽 영역(113a)은 표면 불순물 영역(113b)보다 낮은 p형 불순물 농도를 가질 수 있다. 예를 들어, 전위 장벽 영역(113a)에서 p형 불순물 농도는 약 1×1014 내지 1×1017 원자/cm3 일 수 있다.
도 3 및 도 4를 참조하면, 전하 전송부, 즉, 트랜스퍼 게이트 전극(123)은 평면적으로 광전 변환부(110)와 중첩될 수 있다. 일 실시예에서, 트랜스퍼 게이트 전극(123)은 광전 변환부(110)의 중심부(center portion) 상에 배치될 수 있다. 트랜스퍼 게이트 전극(123)이 수직적으로 광전 변환부(110) 위에 배치되므로, 단위 화소당 트랜스퍼 게이트 전극(120)이 차지하는 면적이 감소될 수 있다.
트랜스퍼 게이트 전극(123)을 광전 변환부(110)의 중심부에 배치함으로써, 트랜스퍼 게이트 전극(123)으로부터 광전 변환부(111)의 가장자리까지의 거리가 실질적으로 동일할 수 있다. 이에 따라, 광전 변환부(110)에서 검출부(즉, 플로팅 확산 영역(131))으로 전하를 이송할 때, 트랜스퍼 게이트 전극(123)에 의한 전계가 광전 변환부(110) 전체에 균일하게 인가될 수 있다. 그러므로, n형 불순물 영역(111)에 축적된 전하들을 남김 없이 플로팅 확산 영역(131)으로 전송될 수 있다.
상세하게, 트랜스퍼 게이트 전극(123)은 광전 변환부(110)에서 전위가 가장 높은 영역에 대응하여 배치될 수 있다. 이와 달리, 트랜스퍼 게이트 전극(123)이 평면적으로 광전 변환부(110)의 가장자리 부분(edge portion)에 배치되는 경우, 광전 변환부(110)에서 포텐셜이 가장 높은 지점과 트랜스퍼 게이트 전극(123) 간의 거리가 증가하므로, 트랜스퍼 게이트 전극(123)에 인가되는 전압에 의해 광전 변환부(110)에 미치는 전계의 영향이 감소될 수 있다. 그러나, 본 발명의 실시예에 따르면, 광전 변환부(110)에서 전위가 가장 높은 지점과 트랜스퍼 게이트 전극(123) 간의 거리가 감소되므로, 이미지 센서의 동작시 트랜스퍼 게이트 전극(123)에 인가되는 전압에 의해 광전 변환부(110)에 미치는 전계의 영향이 커질 수 있다. 따라서, 광전 변환부(110)에서 플로팅 확산 영역(131)으로의 전하 전송 효율이 향상될 수 있다.
구체적으로, 트랜스퍼 게이트 전극(123)은 평면적으로 폐곡선(closed curve) 형태(다시 말해, 링(ring) 형상 또는 튜브(tube) 형상)를 가질 수 있다. 즉, 트랜스퍼 게이트 전극(123)은 중심에 빈 공간인 개구(opening)중공 영역을 가질 수 있으며, 트랜스퍼 게이트 전극(123)의 개구에 의해 광전 변환부(110)의 소정 영역이 국소적으로 노출될 수 있다. 일 실시예에서, 트랜스퍼 게이트 전극(123)은 평면적으로 중심에 개구를 갖는 사각 형태일 수 있다. 나아가, 트랜스퍼 게이트 전극(123)의 가로 폭과 세로 폭이 실질적으로 동일할 수 있으며, 트랜스퍼 게이트 전극(123)의 중심에 형성된 개구 또한 가로 폭과 세로 폭이 실질적으로 동일할 수 있다. 이와 달리, 도 6a에 도시된 것처럼, 평면상에서 트랜스퍼 게이트 전극(123)의 가로 폭(W1)과 세로 폭(W2)이 서로 다르고, 개구의 가로 폭(w1)과 세로 폭(w2)이 서로 다를 수 있다. 또 다른 예로, 도 6b에 도시된 것처럼, 평면상에서 트랜스퍼 게이트 전극(123)의 가로 폭(W1)과 세로 폭(W2)이 실질적으로 동일하고, 개구의 가로 폭(w1)과 세로 폭(w2)이 서로 다를 수 있다. 나아가, 예를 들어, 트랜스퍼 게이트 전극(123)의 평면적 구조는 도 3에 도시된 것처럼, 사각형의 링 형상을 갖거나, 도 6ad 및 도 6be에 도시된 것처럼, 원형, 육각형 또는 팔각형의 링 형상을 가질 수도 있다. 이와 같이, 링 형상의 트랜스퍼 게이트 전극(123)을 형성함에 따라 트랜스퍼 게이트 전극(123)의 폭(width)이 증가되므로, 이미지 센서의 동작시 트랜스퍼 게이트 전극(123)에 인가되는 전압에 의해 광전 변환부(110)에 미치는 전계의 영향이 커질 수 있다. 따라서, 광전 변환부(110)에서 플로팅 확산 영역(131)으로의 전하 전송 효율이 향상될 수 있다.
나아가, 일 실시예에서 트랜스퍼 게이트 전극(123)은 반도체층(100) 내에 삽입되는 구조를 가질 수 있다. 이와 달리, 트랜스퍼 게이트 전극(123)이 반도체층(100)의 표면 상에 형성되는 경우, 광전 변환부(110)의 p형 불순물층(113)에 의해 전하가 축적된 n형 불순물층(111)과 트랜스퍼 게이트 전극(123) 간의 거리가 증가되어 전하 전송 효율이 저하될 수 있다. 그러나, 일 실시예에 따르면, 폐곡선 형태의 평면적 구조를 갖는 트랜스퍼 게이트 전극(123)이 반도체층(100) 내에 삽입되는 구조를 가지므로, 트랜스퍼 게이트 전극(123)과 n형 불순물층(111) 간의 거리가 감소되어 전하 전송 효율이 향상될 수 있다.
나아가, 링 형상의 트랜스퍼 게이트 전극(123)은 반도체층(100) 내에 삽입될 수 있다. 즉, 링 형상의 평면을 갖는 트랜스퍼 게이트 전극(123)은 반도체층(100)의 제 1 면(1)에서 제 2 면(2)으로 연장될 수 있다.
구체적으로, 도 7a 및 도 7b를 참조하면, 링 형상의 트랜스퍼 게이트 전극(123)은 반도체층(100)의 제 1 면(1)에 인접한 p형 불순물 영역(113)에 삽입될 수 있다. 이에 따라, 링 형상의 트랜스퍼 게이트 전극(123)의 내부에는 p형 불순물 영역(113)의 일부분이 위치할 수 있다. 이와 같이 트랜스퍼 게이트 전극(123)이 p형 불순물 영역(111) 내에 삽입되므로, p형 불순물 영역(111)은 링 모양의 트랜스퍼 게이트 전극(123)의 내부에 형성되는 내부 영역과, 링 모양의 트랜스퍼 게이트 전극(123)의 외부에 형성되는 외부 영역을 포함할 수 있다. 그리고, p형 불순물 영역(111)의 내부 및 외부 영역들은 수평적으로 연장되어 트랜스퍼 게이트 전극(123) 아래에서 만날 수 있다.
또한, 트랜스퍼 게이트 전극(123)은 p형 불순물 영역(113) 내에 삽입되어, 트랜스퍼 게이트 전극(123)의 바닥면이 n형 불순물 영역(111)의 가장 높은 상부면보다 반도체층(100)의 제 1 면(1)에 가까울 수 있다. 트랜스퍼 게이트 전극(123)의 바닥면이 n형 불순물 영역(111)의 가장 높은 상부면과 이격될 수 있다. 그리고, 트랜스퍼 게이트 전극(123)의 바닥면은 n형 불순물 영역(111)의 상부면과 플로팅 확산 영역(131)의 바닥면 사이에 위치할 수 있다. 또한, 트랜스퍼 게이트 전극(123)의 바닥면은 p형 불순물로 도핑된 전위 장벽 영역(113a)에 위치할 수 있다. 나아가, 트랜스퍼 게이트 전극(123)의 바닥면이 n형 불순물 영역(111)의 가장 높은 상부면과 이격되므로, n형 불순물 영역(111)과 p형 불순물 영역(113)의 경계면은 실질적으로 평탄할(flat) 수 있다.
나아가, 광전 변환부(110)를 포함하는 반도체층(100)과 트랜스퍼 게이트 전극(123) 사이에는 게이트 절연막(121)이 형성될 수 있다. 즉, 중공의 실린더(hollow cylinder) 형태를 갖는 트랜스퍼 게이트 전극(123)의 표면에 컨포말하게 게이트 절연막(121)이 형성될 수 있다.
한편, 도 7a 내지 도 7d를 참조하면, 트랜스퍼 게이트 전극(123)의 상부면은 그것 주위의 반도체층(100)의 제 1 면(1)보다 낮거나 같을 수 있다. 상세하게, 트랜스퍼 게이트 전극(123)은 도 7a에 도시된 것처럼, 트랜스퍼 게이트 전극(123) 상의 캡핑 절연막(124)에 의해 반도체층(100) 내에 매립될 수도 있다. 한편, 도면에는 도시하지 않았으나, 트랜스퍼 게이트 전극(123)은 반도체층(100)의 제 1 면(1) 위로 돌출될 수도 있다.
도 7b 및 도 7c를 참조하면, 트랜스퍼 게이트 전극(123)의 바닥면 아래에 p형 불순물층(113)과 동일한 도전형을 갖는 로컬 불순물 영역(126)이 국소적으로 형성될 수도 있다. 여기서, 로컬 불순물 영역(126)은 p형 불순물층(113)의 전위 장벽 영역(113a)보다 p형 불순물 농도가 클 수 있다. 예를 들어, 로컬 불순물 영역(126)에서 p형 불순물 농도는 약 1×1017 내지 1×1020 원자/cm3 일 수 있다. 이에 따라, n형 불순물층(111)에서 플로팅 확산 영역(131)으로 전하가 전송될 때, 로컬 불순물 영역(126)에서의 전위는 트랜스퍼 게이트 전극(123) 내부에서의 전위보다 높을 수 있다. 즉, 트랜스퍼 게이트 전극(123) 내부의 중공 영역에 위치하는 반도체층(100)으로 전하들이 흘러갈 수 있도록 전위 기울기를 제공할 수 있다.
한편, 도 7c를 참조하면, 트랜스퍼 게이트 전극(123)의 바닥면이 p형 불순물층(113)과 n형 불순물층(111)의 경계면에 위치할 수 있다.
또 다른 실시예에 따르면, 트랜스퍼 게이트 전극(123)은 도 7d에 도시된 것처럼, 광전 변환부(110)의 n형 불순물층(111)까지 연장될 수 있다. 즉, 트랜스퍼 게이트 전극(123)의 바닥면이 제 2 n형 불순물 영역(111b)에 위치할 수 있다.
한편, 도 7d에 도시된 실시예에 따르면, 트랜스퍼 게이트 전극(123)의 외측벽 부분에 p형 불순물층(113)보다 불순물 농도가 높은 로컬 p형 불순물 영역(126)이 형성될 수도 있다. 로컬 p형 불순물 영역(126)은 p형 불순물층(113)보다 불순물 농도가 높으므로, n형 불순물층(111)에서 플로팅 확산 영역(131)으로 전하가 전송될 때, 트랜스퍼 게이트 전극(123)의 중공 영역으로 전하들이 흘러갈 수 있도록 전위 장벽을 형성한다.
다시 도 3 및 도 4를 참조하면, 검출부(즉, 플로팅 확산 영역(131))는 링 형상의 트랜스퍼 게이트 전극(123)의 개구에 의해 노출되는 p형 불순물층(113) 내에 형성될 수 있다. 다시 말해, 플로팅 확산 영역(131)은 링 형상의 트랜스퍼 게이트 전극(123)의 내부에 형성될 수 있다. 플로팅 확산 영역(131)은 p형 불순물층(113)과 반대되는 n형 불순물을 도핑하여 형성된다. 그리고, 플로팅 확산 영역(131)은 링 형상의 트랜스퍼 게이트 전극(123)의 개구에 자기 정렬(self-aligned)될 수 있다.
보다 상세하게, 플로팅 확산 영역(131)은 광전 변환부(110)의 p형 불순물층(113) 내에 형성되며, n형 불순물층(111)과 수직적으로 이격된다. 플로팅 확산 영역(131)은 평면적으로 광전 변환부(110)와 중첩되며, 의 중심부에 배치되며, p형 불순물층(113) 내에 삽입된 링 형상의 트랜스퍼 게이트 전극(123)에 의해 완전히 둘러싸일 수 있다. 즉, 플로팅 확산 영역(131)은 링 형상의 트랜스퍼 게이트 전극(123)의 내부에 형성되므로, 트랜스퍼 게이트 전극(123)에 의해 반도체층(100) 내에 고립된(isolated) 구조를 가질 수 있다.
또한, 플로팅 확산 영역(131)이 트랜스퍼 게이트 전극(123)의 중공 영역 내에 자기 정렬되어 형성되므로, 플로팅 확산 영역(131)의 측벽 부분들은 트랜스퍼 게이트 전극(123)과 접하며, 플로팅 확산 영역(131)의 바닥 부분은 p형 불순물층(113)과 접촉될 수 있다. 그러므로, 플로팅 확산 영역(131)이 p형 불순물 영역으로 둘러싸이는 구조보다 n형 불순물층(111)과 p형 불순물층(113) 간의 접합 면적이 감소될 수 있다. 즉, 플로팅 확산 영역(131)과 p형 불순물층(113) 간의 접합 누설 전류(junction leakage current)가 감소될 수 있다.
이와 같이, 일 실시예에 따른 이미지 센서는 n형 불순물층(111), p형 불순물층(113) 및 플로팅 확산 영역(131)이 반도체층(100) 내에서 수직적으로 적층될 수 있다. 여기서, 플로팅 확산 영역(131)은 p형 불순물층(113) 내에 국소적으로 형성되며, 링 형상의 트랜스퍼 게이트 전극(123)이 플로팅 확산 영역(131)의 둘레를 완전히 둘러쌀 수 있다. 이에 따라, 이미지 센서의 동작시 링 형상의 트랜스퍼 게이트 전극(123)이 수직적으로 n형 불순물층(111)과 플로팅 확산 영역(131) 사이에 위치하는 p형 불순물층(113)의 전위를 제어한다. 이에 따라, 링 형상의 트랜스퍼 게이트 전극(123)의 내부에 위치하는 p형 불순물층(113)을 통해 n형 불순물층(111)에 축적된 전하들이 p형 불순물층(113)으로 이송될 수 있다. 즉, 링 형상의 트랜스퍼 게이트 전극(123)의 내부에 위치하는 p형 불순물층(113)이 채널 영역으로 이용될 수 있다.
그리고, 본 발명의 실시예들에 따른 이미지 센서에서, 트랜스퍼 게이트 전극(123) 및 플로팅 확산 영역(131)이 평면적으로 광전 변환부(110)와 중첩되므로, 반도체층(100)에서 트랜스퍼 게이트 전극(123) 및 플로팅 확산 영역(131)이 차지하는 면적이 감소되는 반면, 광전 변환부(110)의 면적은 증가될 수 있다. 따라서, 단위 화소 내에서 광전 변환부(110)가 차지하는 면적인 이미지 센서의 필 팩터(fill factor)가 증가될 수 있다.
한편, 도 3 및 도 4에 도시된 실시예에 따르면, 인접하는 광전 변환부들(110) 사이에는 P형 분리 웰(109)이 형성될 수 있다. 분리 웰(109)의 바닥면은 소자 분리막(107)의 바닥면과 반도체층(100)의 제 2 면(2) 사이에 배치될 수 있으며, 단위 픽셀들 간의 크로스토크를 방지하기 위해, 분리 웰(109)의 깊이는 광전 변환부(110)의 깊이와 같거나 깊을 수 있다. 그리고, 분리 웰(109)의 깊이는 반도체층(100)의 두께와 실질적으로 동일할 수도 있다. 다른 실시예에 따르면, p형 분리 웰(109)은 생략될 수도 있으며, 소자 분리막(107)의 수직적 두께를 증가시켜 인접한 화소들 간의 크로스토크 현상을 억제할 수도 있다.
나아가, 반도체층(100)은 도 4에 도시된 것처럼, 제 2 면(2)을 따라 얕게 불순물이 도핑된 고농도 불순물층(105)을 포함할 수 있다. 고농도 불순물층(105)은 보론(B)과 같은 P형 불순물로 이루어질 수 있다. 그리고, p형 고농도 불순물층(105)의 불순물 농도는 p형 에피택셜층(103)의 불순물 농도보다 클 수 있다. 이와 같이 p형의 고농도 불순물층(105)은 실리콘의 댕글링 결함이나, 에칭 스트레스 등에 의한 표면 결함 또는 계면 트랩(interface trap)에 의해, 반도체층(100)의 제 2 면(2)에서 전기적 포텐셜이 떨어져 공핍 웰(depletion well)이 발생하는 것을 방지할 수 있다. 그리고, p형 고농도 불순물층(105)은 반도체층(100) 제 2 면(2) 부분에서 생성된 전하들이 광전 변환부(110)로 흘러 들어가는 것을 방지하는 전위 장벽을 형성할 수 있다. 이미지 센서의 동작시 반도체층(100) 제 2 면(2) 부분에서 생성된 전자-전공 쌍의 홀은 p형 고농도 불순물층(105)을 통해 접지된 반도체층(100)으로 확산될 수 있으며, 전자는 p형 고농도 불순물층(105)을 확산하는 과정에서 홀과 재결합되어 소멸될 수 있다.
또한, 도 3 및 도 4를 참조하면, 반도체층(100)의 제 1 면(1) 상에, 광전 변환부들(110), 전하 전송부들(130) 및 검출부들(120)을 포함하는 배선층(200)이 배치된다. 배선층(200)은 광전 변환부들(110)에 의해 발생된 전기적 신호를 독출하고, 단위 픽셀들을 제어하는 소자들을 포함한다. 상세하게, 배선층(200)은 도 1에 도시된 행 디코더(20), 행 드라이버(30), 열 디코더(40), 타이밍 발생기(50), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 및 입출력 버퍼(80)를 포함한다.
보다 상세하게, 배선층(200)은 단위 픽셀을 제어하는 MOS 트랜지스터들의 게이트 전극들을 포함할 수 있다. 일 실시예에 따르면, 인접하는 광전 변환부들(110) 사이에 독출 소자들(즉, 리셋부, 증폭부 및 선택부)이 배치될 수 있다. 독출 소자들은 MOS 트랜지스터들일 수 있으며, 독출 게이트 전극들(125) 및 소오스/드레인 전극들(133)을 포함한다. 독출 게이트 전극들(125) 및 소오스/드레인 전극들(133)은, 도 3에 도시된 것처럼, 반도체층(100)에 정의된 제 2 활성 영역(ACT2)에 형성될 수 있다. 일 실시예에서, 독출 게이트 전극들(125)은 반도체층(100)의 제 1 면(1) 상에 형성될 수 있으며, 독출 게이트 전극들(125)의 상부면은 트랜스퍼 게이트 전극(123)의 상부면보다 높을 수 있다. 즉, 반도체층(100)의 제 1 면(1)으로부터 독출 게이트 전극들(125)의 상부면 간의 거리와, 반도체층(100)의 제 1 면(1)으로부터 트랜스퍼 게이트 전극(123)의 상부면 간의 거리가 다를 수 있다. 또한, 독출 게이트 전극들(125)과, 트랜스퍼 게이트 전극(123)을 형성할 때, 서로 다른 단계에서 각각 형성되므로,
트랜스퍼 게이트 전극(124)은 독출 게이트 전극들(125)과 다른 물질로 형성될 수 있다.
나아가, 배선층(200)은 적층된 복수의 층간 절연막들(210)과 층간 절연막들(210) 내에 수직적으로 적층된 복수의 금속 배선들(220)을 포함한다. 금속 배선들(220)은 콘택 플러그들(215)을 통해 하부의 독출 소자들 및 로직 소자들이나 다른 배선들과 연결될 수 있다. 일 실시예에서, 금속 배선들(220)은 광전 변환부들(110)의 배열에 상관 없이 배열될 수 있다. 즉, 금속 배선들(220)은 광전 변환부들(110)의 상부를 가로지를 수 있다.
또한, 일 실시예에 따르면, 배선층(200)은 반도체층(100)과 지지 기판(230) 사이에 배치될 수 있다. 지지 기판(230)은 반도체 기판, 유리 기판 및 플라스틱 기판 중에서 선택된 하나일 수 있다. 이러한 지지 기판(230)은 접착층(미도시)에 의해 배선층(200)에 접착될 수 있다. 지지 기판(230)은 반도체층(100)의 박막화에 따라 반도체층(100)이 휘어지는 것을 방지할 수 있다.
일 실시예에서, 반도체층(100)의 제 2 면(2) 상에는 광 투과층(300)이 배치되며, 광 투과층(300)은 반도체층(100)의 제 2 면(2) 상에 형성된 하부 및 상부 평탄막들(311, 313)과, 컬러 필터들(320) 및 마이크로 렌즈들(330)을 포함한다. 즉, 이 실시예에 따른 이미지 센서에 따르면, 반도체층(100)의 제 2 면으로 빛이 입사되어 광전 변환부(110)에서 전하들이 생성 및 축적될 수 있다.
구체적으로, 컬러 필터들(320)은 반도체층(100)에 형성된 광전 변환부들(110) 각각에 대응된다. 일 실시예에 따르면, 하부 평탄막(311) 상에는 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터가 배치될 수 있다. 그리고, 컬러 필터들(320)은 광전 변환부들(110)의 배치 구조와 같이 2차원적으로 배열된다. 그리고, 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터는 베이어(Bayer)형으로 배치될 수 있다. 이러한 컬러 필터들(320)은 컬러 영상을 구현하기 위하여 단위 픽셀로 특정 색의 광을 투과시킨다. 즉, 적색 컬러필터는 가시광선을 필터링하여 적색광을 투과시키고, 녹색 컬러필터는 가시광선을 필터링하여 녹색광을 투과시키며, 청색 컬러필터는 가시광선을 필터링하여 청색광을 투과시킬 수 있다. 다른 실시예에 따르면, 컬러 필터들(320)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 가질 수도 있다.
마이크로 렌즈(330)는 단위 픽셀들 각각에 대응하여 배치되며, 컬러필터 상부에 배치된다. 마이크로 렌즈(330)는 위로 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 이러한 마이크로 렌즈(330)는 광투과성 수지로 형성될 수 있다. 이러한 마이크로 렌즈(330)는 광전 변환부(110) 이외의 영역으로 입사하는 빛의 경로를 변경시켜 광전 변환부(110)로 빛을 집광시킨다.
하부 평탄막(311)은 반도체층(100)과 컬러 필터들(320) 사이에 배치되고, 상부 평탄막(313)은 컬러 필터들(320)과 마이크로 렌즈들(330) 사이에 배치될 수 있다. 하부 및 상부 평탄막들(311, 313)은 광감도를 향상시키기 위해 실리콘 산화물보다 굴절률이 큰 물질로 형성될 수 있다. 예를 들어, 하부 및 상부 평탄막들(311, 313)은 약 1.4 내지 약 4.0의 굴절률을 갖는 물질로 형성될 수 있다. 예를 들어, 하부 및 상부 평탄막들(311, 313)로는 Al2O3,　CeF3,　HfO2,　ITO, MgO, Ta2O5, TiO2,　ZrO2, Si, Ge, ZnSe, ZnS 또는 PbF2 등이 사용될 수 있다. 이와 달리, 하부 및 상부 평탄막들(311, 313)은 고굴절률의 유기물로 형성될 수 있으며, 예를 들어, 실록산 수지(Siloxane Resin), BCB(Benzocyclobutene), polyimide 계열, acryl 계열, Parylene C, PMMA(Poly(methyl methacrylate)), PET(Polyethylene terephthalate) 등이 사용될 수 있다. 또한, 하부 및 상부 평탄막들(311, 313)은 예를 들어, strontium titanate(SrTiO3), polycarbonate, glass, bromine, sapphire, cubic zirconia, potassium Niobate(KNbO3), moissanite(SiC), gallium(III) phosphide(GaP), gallium(III) arsenide(GaAs) 등으로 형성될 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 이미지 센서의 개략 평면도이다. 도 9는 본 발명의 다른 실시예에 따른 이미지 센서의 단면도로서, 도 8의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면(1) 및 제 2 면(2)을 갖는 반도체층(100), 반도체층(100)의 제 1 면(1) 상의 배선층(200), 및 반도체층(100)의 제 2 면(2) 상의 광 투과층(300)을 포함한다.
이미지 센서에서 광전 변환부들(110)은 반도체층(100) 내에 평면적으로 매트릭스 형태로 배열될 수 있다. 광전 변환부(110)는 일 실시예에서 설명한 것처럼, p형 고농도 불순물층(105; 또는 에피택셜층), n형 불순물층(112), 및 p형 불순물층(116)이 적층된 pnp 접합 구조를 갖는 핀드 포토다이오드일 수 있다. 이 실시예에 따르면, n형 불순물층(112)에서는 입사광에 대응하여 전하가 생성 및 축적될 수 있으며, p형 불순물층(116)의 일부분은 전하가 이송되는 통로(즉, 채널 영역)로 이용될 수 있다.
이 실시예에서, n형 불순물층(112)은 도 8 및 도 9에 도시된 것처럼, 반도체층(100)의 전면에 도핑될 수 있으며, p형 분리 불순물 영역들(114)에 의해 각 단위 픽셀들(P)의 광전 변환부들(110)이 서로 분리될 수 있다 즉, 광전 변환부(110)의 n형 불순물층(112) 둘레에는 단위 픽셀들(P) 간의 크로스토크를 방지하기 위한 p형 분리 불순물 영역(114)이 배치된다.
이 실시예에서, n형 불순물층(112)은 수직적으로 접하는 불순물의 도핑 농도가 서로 다른 복수의 n형 불순물층들 영역들(112a, 112b, 112c, 112d)로 이루어질 수 있다. 복수의 n형 불순물층들(112a, 112b, 112c, 112d)은 n형 불순물의 도핑 농도가 서로 다를 수 있으며, n형 불순물층(112)에서의 불순물 도핑 농도를 조절함으로써, n형 불순물층(112)에서 전위 프로파일의 기울기를 조절할 수 있다. 이 실시예에 따르면, 이미지 센서의 동작시 n형 불순물층(112)에서 플로팅 확산 영역(131)으로의 전하 전송 효율을 향상시키기 위해, n형 불순물층(112)에서 전위가 가장 높은 지점이 p형 불순물층(116)에 인접하도록 디자인될 수 있다. 이를 위해, 예를 들어, n형 불순물층(112)은 반도체층(100)의 제 1 면(1)에서 제 2 면(2)으로 갈수록 불순물 농도가 감소될 수 있다. 다시 말해, n형 불순물층(112)은 p형 불순물층(116)에 인접할수록 n형 불순물의 농도가 점차 증가될 수 있다.
이와 같이 n형 불순물층(112)이 수직적으로 접하는 복수의 불순물층 들(112a, 112b, 112c, 112d)로 이루어질 때, 단위 픽셀들(P)을 정의하는 p형 분리 불순물 영역(114) 또한, 복수의 불순물 영역들(114a, 114b, 114c, 114d)로 이루어질 수 있다. 그리고, p형 분리 불순물 영역(114)에서 불순물 농도는 반도체층(100)의 제 1 면(1)에서 제 2 면(2)으로 갈수록 증가될 수 있다. 또한, p형 분리 불순물 영역(114)의 깊이는, n형 불순물층(112)의 깊이와 실질적으로 동일하거나 보다 깊을 수 있다.
이 실시예에 따르면, 이미지 센서의 동작시 n형 불순물층(112)에서 플로팅 확산 영역(131)으로의 전하 전송 효율을 향상시키기 위해, 평면적으로 n형 불순물층(112)의 중심 부분에 트랜스퍼 게이트 전극(123)이 배치될 수 있다.
트랜스퍼 게이트 전극(123)은 도 5, 도 6a, 도 6b 및 도 7a 내지 도 7d를 참조하여 설명한 것처럼, 중심에 개구를 갖는 링 형상일 수 있으며, n형 및 p형 불순물층들(112, 116)이 형성된 반도체층(100) 내에 삽입될 수 있다. 트랜스퍼 게이트 전극(123)은 평면적으로, n형 불순물층(112)과 중첩될 수 있으며, 예를 들어, n형 불순물층(112) 즉, 광전 변환부의 중심부에 배치될 수 있다.
중심에 개구를 갖는 링 형상의 트랜스퍼 게이트 전극(123)의 내부중공 영역에는 n형 불순물을 도핑하여 형성된 플로팅 확산 영역(131)이 형성될 수 있다. 플로팅 확산 영역(131)은 트랜스퍼 게이트 전극(123)의 내부에 중공 영역에 국소적으로 형성되며, 평면적으로 광전 변화부(110)와 중첩되되, 광전 변환부(110)의 n형 불순물층(112)과 수직적으로 이격될 수 있다.
나아가, n형 불순물층(112) 상부에는 트랜스퍼 게이트 전극(123)의 외측 둘레를 감싸는 p형 웰들(118)이 형성될 수 있다. 이 실시예에서, 반도체층(100)의 제 1 면(1)은 트랜스퍼 게이트 전극(123) 및 플로팅 확산 영역(131)을 제외하고 p형 웰들(118)에 의해 커버될 수 있다. 또한, P형 웰들(118)은 p형 불순물층(116) 내에 형성되어 n형 불순물층(112)과 이격될 수 있다.으며, 이와 달리, p형 웰들(118)은 n형 불순물층(112)과 접합될 수도 있다. 여기서, p형 웰들(118)에서의 불순물 농도는 p형 불순물층(116)에서의 불순물 농도보다 클 수 있다. 예를 들어, p형 불순물층(116)에서 p형 불순물 농도는 약 1×1014 내지 1×1017 원자/cm3 일 수 있다. p형 웰들(118)에서 p형 불순물 농도는 약 1×1017 내지 1×1020 원자/cm3 일 수 있다. 이와 같은 p형 웰들(118)은 반도체층(100)의 제 1 면(1)에 존재하는 표면 결함들(예를 들어, 댕글링 본드(dangling bond)) 또는에 의해 열적으로 생성된(thermally generated) 전자-전공 쌍(EHP: Electron-Hole Pair)을 줄임으로써 암전류를 방지한다. 구체적으로, 반도체층(100)의 제 1 면(1)에서 열적으로 생성된 전자-정공 쌍에서, 정공은 P형 웰들(118)을 통해서 접지된 반도체층(100)으로 확산되고, 전자는 p형 웰들(118)로 확산하는 과정에서 정공과 재결합하여 소멸될 수 있다. 나아가, 이 실시예에 따르면, 반도체층(100)의 p형 웰들(118) 상에 MOS 트랜지스터들로 이루어진 독출 소자들이 형성될 수 있다. 그리고, p형 웰들(118)에는 독출 소자들이 형성되는 영역들을 정의하는 소자 분리막들(107)이 형성될 수 있다. 즉, p형 웰들(118) 상에는 게이트 절연막을 개재하여 독출 게이트 전극들(125r, 125d)이 형성되며, 게이트 전극들(125r, 125d) 양측의 p형 웰들(118) 내에 소오스/드레인 전극들(133)이 형성될 수 있다. 즉, 도 8 및 도 9에 도시된 실시예에 따르면, 독출 소자들이 평면적으로 n형 불순물층(112)과 중첩될 수 있다. p형 웰들(118)은 이미지 센서의 암전류를 감소시킴과 동시에, MOS 트랜지스터들로 이루어진 독출 소자들의 채널 영역으로 이용될 수 있다.
이 실시예에 따른 이미지 센서는 반도체층(100)의 제 2 면(2)으로 빛이 입사되므로, 독출 소자들의 평면적 배치 구조는 도 8에 도시된 실시예에 제한되지 않으며, p형 웰들(118) 상에서 다양하게 변형될 수 있다.
이 실시예에서, 링 형상의 트랜스퍼 게이트 전극(123)의 내부에중공 영역에 p형 불순물층(116)이 위치하고, 트랜스퍼 게이트 전극(123)의 둘레에 p형 불순물층(116)보다 불순물 농도가 큰 p형 웰들(118)이 배치된다. 그러므로, 이미지 센서의 동작시 p형 불순물 농도 차에 의해 전위 기울기가 형성될 수 있다.
되므로, 이미지 센서의 동작시 n형 불순물층(112)에 축적된 전하들이 플로팅 확산 영역(131)으로 흘러갈 수 있도록 트랜스퍼 게이트 전극(123) 내측의 p형 불순물층(116)에 전위 장벽이 형성될 수 있다.
도 9를 참조하면, p형 웰들(118)과 n형 불순물 영역들(112) 사이에 p형 불순물층(116)이 형성되는 경우, n형 불순물층(112)에서 플로팅 확산 영역(131)으로 전하들이 전송될 때 전하들이 트랜스퍼 게이트 전극(123)의 내부에 위치하는 p형 불순물층(116)으로 흘러갈 수 있도록, 트랜스퍼 게이트 전극(123)의 바닥면과 n형 불순물층(112) 사이에 도 7b에 도시된 것처럼, 고농도의 p형 로컬 불순물 영역(126)이 형성될 수도 있다.
나아가, 도 9에 도시된 실시예에 따르면, 일 실시예에서 설명한 것처럼, 반도체층(100)은 제 2 면(2)에서의 표면 결함에 의한 암전류 발생을 방지하기 위해 제 2 면(2)의 표면을 따라 얕게 p형 불순물이 도핑된 고농도 불순물층(105)을 포함할 수 있다.
또한, 반도체층(100)의 제 1 면(1) 상에는 앞에서 설명한 것처럼, 광전 변환부들에 의해 발생된 전기적 신호를 독출하고, 단위 픽셀들을 제어하는 소자들을 포함하는 배선층(200)이 배치될 수 있다. 그리고, 배선층(200) 상에는 지지 기판(230)이 접합될 수 있다. 나아가, 반도체층(100)의 제 2 면(2) 상에는 앞에서 설명한 것처럼, 하부 및 상부 평탄막들(311, 313)과, 컬러 필터들(320) 및 마이크로 렌즈들(330)을 포함하는 광투과층(300)이 배치될 수 있다. 여기서 마이크로 렌즈들(330) 및 컬러 필터들(320)은 각각의 광전 변환부들에 대응하여 형성될 수 있다.
이하, 도 10 및 도 11을 참조하여 본 발명의 실시예들에 따른 이미지 센서의 동작(operation)에 대해 설명한다.
도 10은 본 발명의 일 실시예에 따른 이미지 센서의 동작을 설명하기 위한 개념도이다. 도 11은 본 발명의 일 실시예에 따른 이미지 센서의 전위 도면(potential diagram)으로서, 도 10의 Ⅲ-Ⅲ' 선을 따라 절단한 단면의 전위를 나타낸다. 나아가, 도 11에서 점선은 전하 전송 신호가 활성화되지 않을 때 반도체층의 전위를 나타내며, 실선은 전하 전송 신호가 활성화 되었을 때 반도체층의 전위를 나타낸다.
도 10을 참조하면, 액티브 픽셀 센서 어레이의 모든 단위 픽셀들의 광전 변환부들(110)로 빛이 입사됨에 따라, 광전 변환부(110)의 n형 불순물층(111)에서 전자-정공 쌍이 생성되며, 광전 변환부(110)에 인가되는 전계에 의해 광전 변환부(110)의 n형 불순물층(111)에 전하들이 축적된다. 그리고, 독출 소자들, 즉, 트랜스퍼 게이트 전극(123)과, 리셋 소자(140), 증폭 소자(150) 및 선택 소자(160)의 게이트 전극들은 특정 행에 위치하는 단위 픽셀들은 고유한 전하 전송 신호(Tx(i)), 리셋 신호(Rx(i)) 및 선택 신호(SEL(i))를 각각 제공받는다.
선택 신호(SEL(i))에 의해 선택부(160)가 활성화되면, 선택된 단위 픽셀들의 검출부(플로팅 확산 영역(131))에 저장되어 있던 전하들이 선택된 단위 픽셀과 연결된 출력 라인(Vout)을 통해 읽혀질 수 있도록 준비된다. 이 때, 리셋 신호(RX(i))에 의해 리셋부(140)가 활성화되면, 플로팅 확산 영역(131)에 전원 전압(VDD)이 전달되어 플로팅 확산 영역(131)에 남아있던 전하들이 모두 배출될 수 있다.
이와 같은 상태에서, 전하 전송 신호(Tx(i))가 비활성화된 경우, 도 11에 점선으로 도시한 것처럼, 도시된 것처럼, 링 형상의 트랜스퍼 게이트 전극(123) 내부에내측에 위치한 p형 불순물층(113)에서의 전위 장벽이 높아 광전 변환부(110)의 n형 불순물층(111) 내에 전하들이 축적된다.
이후, 전하 전송 신호(Tx(i))가 활성화되어 전하 전송부(즉, 트랜스퍼 게이트 전극(123)에 소정 전압이 인가되면, 도 10 및 도 11에 도시된 것처럼, 링 형상의 트랜스퍼 게이트 전극(123) 내부측에 위치한 p형 불순물층(113)에서의 전위 장벽이 낮아져 n형 불순물층(111)에 축적된 전하들이 플로팅 확산 영역(131)으로 흘러 들어간다. 본 발명의 실시예들에 따르면, 플로팅 확산 영역(131)이 수직적 높이에 있어서 n형 불순물층(111)의 상부에 위치하므로 전하들이 반도체층(100)의 제 12 면(2)에서 제 21 면(1) 방향으로 이동된다. 다시 말해, n형 불순물층(111)에 축적된 전하들이 반도체층(100)을 수직적으로 가로질러 플로팅 확산 영역(131)으로 이송될 수 있다. 이 때, 플로팅 확산 영역(131)은 기생 캐패시턴스를 갖고 있으므로 전하가 누적적으로 저장되어 플로팅 확산 영역(131)의 전위가 변화된다. 플로팅 확산 영역(131)의 전위 변화는 증폭부(150)의 게이트 전극의 전위를 변화시킨다.
이후, 다시 전하 전송 신호(Tx(i))가 비활성화되어 p형 불순물층(113)에서의 전위 장벽이 높아지면, 변화된 플로팅 확산 영역(131)의 전위, 즉 신호 레벨이 출력 신호 라인(Vout)을 통해서 외부로 출력될 수 있다.
이하, 도 12 내지 도 19를 참조하여 본 발명의 실시예들에 따른 이미지 센서의 제조 방법에 대해 상세히 설명한다. 도 12 내지 도 19은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 반도체층(100)을 준비하고, 반도체층(100) 내에 활성 영역들을 정의하는 소자 분리막(107)을 형성한다.
일 실시예에 따르면, 반도체층(100)은 P형 벌크 기판(101) 상에 P형 에피택셜층(103)이 형성된 구조일 수 있다. 본 발명의 실시예들에서, P형 에피택셜층(103) 표면을 반도체층(100)의 제 1 면(또는 전면; 1)으로 정의하고, P형 벌크 기판(101)의 표면을 제 2 면(또는 후면; 2)으로 정의한다. 본 발명의 일 실시예에서는 반도체층(100)이 P형 벌크 기판(101) 상에 P형 에피택셜층(103)이 성장된 구조를 설명하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, P형 벌크 기판(101) 대신 n형 벌크 기판이 이용될 수도 있다. 또한, 반도체층은 P형 에피택셜층(103) 대신 벌크 기판 내에 p형 웰이 형성된 구조를 가질 수도 있다. 또한, 반도체층(100)은 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기판일 수도 있다. 즉, 반도체층(100)은 이러한 여러 가지의 조합이 가능하다.
P형 에피택셜층(103) 내에는 p형 불순물을 고농도로 이온 주입하여 P형 딥 웰(105)이 형성될 수도 있다. 이 때, P형 딥 웰(105)은 반도체층(100)의 제 1 면(1)으로부터 이격되어 p형 에피택셜층(103)과 벌크 기판(101) 사이에 형성될 수 있다. P형 딥 웰(105)의 p형 불순물 농도는 p형 에피택셜층(103)의 p형 불순물 농도보다 높을 수 있다. 예를 들어, p형 딥 웰(105)의 형성 깊이는 반도체층(100)의 제 1 면(1)으로부터 약 3 내지 12㎛ 이고, 불순물 농도는 1×1015 내지 1×1020 원자/cm3일 수 있다.
활성 영역들(도 3의 ACT1, ACT2)을 정의하는 소자 분리막(107)이 반도체층(100) 내에 형성될 수 있다. 소자 분리막(107)은 도 3을 참조하여 설명한 것처럼, 제 1 활성 영역들(ACT1) 및 제 2 활성 영역들(ACT2)을 정의할 수 있다. 소자 분리막은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 방법을 이용하여 반도체층(100)의 제 1 면(1)에 형성될 수 있다.
일 실시예에 따르면, 활성 영역들을 정의하는 소자 분리막(107)을 형성한 후, 반도체층(100) 내에 p형 분리 웰들(109)이 형성될 수 있다. p형 분리 웰들(109)은 도 12a에서와 같이 p형 딥 웰(105)과 연결되도록 형성될 수 있다. 여기서, 분리 웰(109)의 불순물의 농도는 약 1×1015 내지 1×1020 원자/cm3 일 수 있다.
도 13을 참조하면, 반도체층(100) 내에 광전 변환부들(110)을 형성한다. 일 실시예에 따르면, 광전 변환부들로서 반도체층(100)에 핀드 포토다이오드들이 형성될 수 있다.
광전 변환부들을 형성하는 것은, 반도체층(100)의 제 1 면(1) 상에 제 1 활성 영역을 노출시키는 제 1 마스크 패턴(115)을 형성하는 것과, 제 1 마스크 패턴(115)을 이온 주입 마스크 패턴으로 이용하여 n형 불순물층(111) 및 p형 불순물층(113)을 차례로 형성하는 것을 포함할 수 있다.
보다 상세히 설명하면, 제 1 마스크 패턴(115)을 이용하여 p형 에피택셜층(103) 내에 n형 불순물을 이온 주입함으로써, n형 불순물층(111)을 형성한다. 여기서, n형 불순물층(111)은 차례로 형성된 제 1 및 제 2 불순물층들(111a, 111b)로 이루어진다. 그리고, 제 2 불순물층(111b)은 제 1 불순물층(111a)보다 반도체층(100)의 제 1 면(1)에 인접할 수 있다. 여기서, 제 1 불순물층(111a)의 불순물 농도는 제 2 불순물층(111b)의 불순물 농도보다 작을 수 있다. 또한, 예를 들어, 제 1 불순물층(111a)의 불순물 농도는 약 1×1015 내지 1×1017 원자/cm3 일 수 있으며, 제 2 불순물층(111b)의 불순물 농도는 약 1×1017 내지 1×1020 원자/cm3 일 수 있다.
이어서, 제 1 마스크 패턴(115)을 이용하여 p형 에피택셜층 내에 p형 불순물을 이온주입함으로써 n형 불순물층(111) 상에 반도체층(100)의 제 1 면(1)에 인접한 p형 불순물층(113)을 형성한다. P형 불순물층(113)은 차례로 적층된 전위 장벽 영역(113a) 및 표면 불순물 영역(113b)으로 이루어진다. 여기서, 표면 불순물 영역(113b)은 전위 장벽 영역(113a)보다 반도체층(100)의 제 1 면(1)에 인접하며, 표면 불순물 영역(113b)에서의 불순물 농도는 전하 배리어 영역(113a)의 불순물 농도보다 클 수 있다. 예를 들어, 전위 장벽 영역(113a)에서 p형 불순물 농도는 약 1×1014 내지 1×1017 원자/cm3 일 수 있으며, 표면 불순물 영역(113b)에서의 p형 불순물 농도는 약 1×1017 내지 1×1020 원자/cm3 일 수 있다.
이와 같이, 광전 변환부(110)를 형성한 후, 광전 변환부(110)를 형성하는데 이용된 제 1 마스크 패턴(115)을 제거한다.
도 14 및 도 15를 참조하면, 중심에 개구를 갖는 링 형상중공 영역을 갖는 폐곡선 형태의 평면을 가지며, 반도체층(100)에 삽입된 트랜스퍼 게이트 전극(123)을 형성한다. 트랜스퍼 게이트 전극(123)을 형성하는 것은, 반도체층(100)에 트렌치(T)를 형성하는 것, 트렌치(T) 내벽에 게이트 절연막(121)을 형성하는 것, 및 트렌치(T) 내에 도전 물질을 채우는 것을 포함한다.
보다 상세히 설명하면, 도 14에 도시된 것처럼, 반도체층(100)의 제 1 면(1) 상에 트랜스퍼 게이트 전극(123)을 형성하기 위한 제 2 마스크 패턴(117)을 형성한다. 제 2 마스크 패턴(117)은 광전 변환부(110)의 중심 영역에서 반도체층(100)의 제 1 면(1)의 소정 영역을 노출시킬 수 있다.
제 2 마스크 패턴(117)을 식각 마스크로 이용하여 반도체층(100)을 소정 깊이 이방성 식각함으로써, 반도체층(100)에 트렌치(T)가 형성될 수 있다. 이방성 식각 공정에 의해 트렌치(T)의 상부 폭은 하부 폭보다 작을 수 있다.
트렌치(T)의 바닥면은 도 7a 및 도 7b에 도시된 것처럼, p형 불순물층(113)에 위치할 수 있으며, 구체적으로, 전위 장벽 영역(113a)을 노출시킬 수 있다. 이와 달리, 트렌치(T)의 바닥면은 도 7c에 도시된 것처럼, p형 불순물층(113)과 n형 불순물층(111) 경계 부분에 위치할 수도 있다. 또한, 도 7d에 도시된 것처럼, 트렌치(T)의 바닥면은 n형 불순물층(111)을 노출시킬 수도 있다. 즉, 반도체층(100)의 제 1 면(1)으로부터 리세스되어 형성된 트렌치(T)의 깊이는 이미지 센서의 구동 조건 및 특성에 따라 다양하게 변형될 수 있다.
이어서, 도 15를 참조하면, 트렌치(T) 내벽에 약 10~100Å의 두께를 갖는 게이트 절연막(121)을 형성한다.
일 실시예에 따르면, 게이트 절연막(121)은 열산화(thermal oxidation) 공정을 이용하여 형성된 열산화막일 수 있다. 열산화막은 트렌치(T)의 내벽을 외부로 노출시킨 상태에서 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법을 이용하여 형성될 수 있다. 열산화 공정을 이용하여 게이트 절연막(121)을 형성하는 경우, 트렌치(T) 내벽에 선택적으로 산화막이 형성될 수 있다.
다른 실시예에 따르면, 게이트 절연막(121)으로는 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다. 또한, 게이트 절연막(121)은 예시된 막질들 중에서 2종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다. 이러한 게이트 절연막(121)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 실시될 수 있다.
한편, 트렌치(T) 내벽에 게이트 절연막(121)을 형성하기 전에, 제 2 마스크 패턴(117)이 제거될 수 있으며, 이러한 경우 게이트 절연막(121)은 트렌치(T)의 내벽뿐만 아니라 반도체층(100)의 제 1 면(1) 상에도 형성될 수 있다.
다른 실시예에 따르면, 게이트 절연막(121)을 형성하기 전에, 트렌치(T)에 노출된 반도체층(100)의 표면으로 p형 불순물을 이온 주입함으로써 도 7b 내지 도 7d에 도시된 것처럼, 로컬 불순물 영역(126)이 국소적으로 형성될 수 있다. 예를 들어, 로컬 불순물 영역(126)은 약 1×1017 ~ 1×1020 atom/cm3 농도를 가질 수 있다.
로컬 불순물 영역(126)은 링 형상의 트랜스퍼 게이트 전극(123)의 내부에 위치하는 p형 불순물층(113)으로 전하들이 이동할 수 있도록 트랜스퍼 게이트 전극(123)의 내부에 위치하는 p형 불순물층(113)에서보다 전위가 높을 수 있다. 기울어진 전위 장벽을 형성할 수 있다. 또한, 로컬 불순물 영역(126)은 트렌치(T)에 노출된 반도체층(100)의 표면에서 생성된 전하가 광전 변환부(110)의 n형 불순물층(111)으로 이동하여 암전류가 발생하는 것을 방지할 수 있다. 한편, 이온 주입할 때 경사 이온주입 방법을 이용함으로써, 도 7d에 도시된 것처럼, 트렌치(T)의 외측벽 부분에 선택적으로 로컬 전위 장벽 영역(126)이 형성될 수도 있다.
이어서, 도 15를 참조하면, 게이트 절연막(121)이 형성된 트렌치(T) 내에 도전 물질을 채워 트랜스퍼 게이트 전극(123)을 형성한다.
제 2 마스크 패턴(117) 상에 트렌치(T)를 채우는 게이트 도전막을 증착하고, 제 2 마스크 패턴(117)의 상면이 노출될 때까지 게이트 도전막을 평탄화하여 형성될 수 있다. 한편, 다른 실시예에 따르면, 게이트 도전막은 제 2 마스크 패턴(117)을 제거하기 전에 형성될 수도 있다. 그리고, 게이트 도전막은 이방성 식각 공정 또는 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 평탄화될 수 있으며, 이방성 식각 공정을 이용하여 게이트 도전막을 평탄화하는 경우, 게이트 도전막이 트렌치(T) 내부에 국소적으로 잔류할 수도 있다. 게이트 도전막이 트렌치(T) 내부에 국소적으로 잔류하는 경우, 도 7a에 도시된 실시예처럼, 게이트 도전막 상에 트렌치(T)를 채우는 캡핑 절연막(124)이 형성될 수도 있다.
일 실시예에서, 게이트 도전막은, 예를 들어, 불순물이 도핑된 폴리실리콘막 또는 텅스텐(W), 티타늄(Ti) 및 티타늄 질화물(TiN)과 같은 금속 물질을 포함하는 금속막으로 형성될 수 있다.
도 16을 참조하면, 제 2 활성 영역들(도 3의 ACT 2)에 MOS 트랜지스터로 구성된 독출 소자들의 게이트 전극들(125)을 형성한다. 즉, MOS 트랜지스터로 구성된 리셋부, 증폭부 및 선택부의 게이트 전극들(125)이 형성될 수 있다.
반도체층(100)의 제 1 면(1) 상에 링 형상의 트랜스퍼 게이트 전극(123)의 중심 부분, 즉, 트랜스퍼 게이트 전극(123) 내부에 위치하는 p형 불순물층(113) 중공 영역을 노출시키는 제 3 마스크 패턴(127)을 형성한다.
이어서, 제 3 마스크 패턴(127)을 이온주입 마스크로 이용하여 반도체층(100)의 p형 불순물층(113)으로 n형 불순물을 이온주입함으로써 플로팅 확산 영역(131)을 형성한다. 이 때, 플로팅 확산 영역(131)은 트랜스퍼 게이트 전극(123)의 중공 영역에 자기 정렬될 수 있다.
한편, 제 3 마스크 패턴(127)은 MOS 트랜지스터로 구성된 독출 소자들의 소오스/드레인 전극들(133)을 형성하기 위해, 반도체층(100)에 정의된 제 2 활성 영역(도 3의 ACT 2)의 소정 영역들을 노출시킬 수도 있다. 이러한 경우, 플로팅 확산 영역(131)을 형성함과 동시에 제 2 활성 영역(도 3의 ACT 2)에 n형 불순물을 이온주입하여 소오스/드레인 전극들(133)을 형성할 수 있다.
플로팅 확산 영역(131)을 형성한 다음에는, 이온 주입에 이용되었던 상기 제 3 마스크 패턴(127)을 제거한다.
도 17을 참조하면, 광전 변환부들(110)이 형성된 반도체층(100)의 제 1 면(1) 상에 배선층(200)을 형성한다. 배선층(200)을 형성하는 것은, 광전 변환부들(110)에서 생성된 전기적 신호를 전송 및 독출하는 소자들을 연결하는 배선들을 형성하는 것과, 복수의 층간 절연막들(210)을 형성하는 것을 포함한다.
상세히 설명하면, 독출 소자들이 형성된 반도체층(100)의 전면을 덮는 층간 절연막(210)을 형성하고, 층간 절연막(210) 상에 제어 소자들을 연결하는 금속 배선들(220)을 형성한다. 층간 절연막들(210) 및 금속 배선들(220)은 반도체층(100)의 제 1 면(1) 상에 반복적으로 적층될 수 있다. 실시예들에서, 금속 배선들(220)의 배열은 광전 변환부들(110)의 배열과 관계없이 배치될 수 있다. 즉, 금속 배선들(220)은 광전 변환부들(110)의 상부를 가로지를 수 있다. 즉, 액티브 픽셀 센서 어레이(도 2a, 도 2b, 도 2c의 10 참조)의 각 소자들의 전기적인 라우팅(routing)을 위한 금속 배선들(220)의 배열은 광전 변환부들(110) 위치의 제약 없이 당업자에 의해 다양하게 변형될 수 있다.
층간 절연막(210)은 갭 필(gap fill) 특성이 우수한 물질로 형성되며, 상부가 평탄화되도록 형성된다. 예를 들어, 층간 절연막은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다.
금속 배선들(220)은 층간 절연막(210) 상에 금속막을 증착하고 패터닝하여 형성될 수 있다. 금속 배선들(220)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다. 그리고 금속 배선들(220)은 콘택 플러그(215)를 통해 반도체층(100)의 제 1 면(1) 상에 형성된 제어 소자와 연결될 수 있다.
도 18을 참조하면, 층간 절연막들(210) 및 금속 배선들(220)을 포함하는 배선층(200) 상에 지지 기판(230)을 접합한다.
상세히 설명하면, 상부가 평탄화된 최상의 층간 절연막에 지지 기판(230)이 접합될 수 있다. 지지 기판(230)은 반도체층(100)을 박막화하는 후속 공정에서 반도체층(100)을 지지하며, 반도체층(100)에 형성된 소자들의 구조가 변형되는 것을 방지할 수 있다. 일 실시예에서, 지지 기판(230)은 예를 들어, 벌크 기판(즉, 웨이퍼) 또는 플라스틱 기판이 이용될 수 있다.
다음으로, 도 19를 참조하면, 광전 변환부들(110)이 형성된 반도체층(100)을 박막화한다. 반도체층(100)의 제 2 면(2)으로 빛이 입사되는 이미지 센서에서 반도체층(100)이 두꺼울 경우 광전 변환부들(110)로 입사되는 빛이 손실될 수 있다. 따라서, 반도체층(100)의 일부를 제거하여 반도체층(100)의 두께를 감소시킴으로써, 광전 변환부들(110)로 입사되는 빛의 경로를 감소시킬 수 있으므로, 광전 변환부(110)에서의 광 감도를 향상시킬 수 있다. 나아가, 외부에서 입사되는 빛은 파장 범위에 따라 반도체층(100)으로의 투과 깊이(penetration depth)가 달라지므로, 박막화 공정시 반도체층(100)의 두께는 이미지 센서로 입사되는 빛의 파장 범위에 따라 결정될 수 있다.
상세히 설명하면, 반도체층(100)을 박막화하는 것은 벌크 기판(101)을 그라인딩(grinding) 또는 연마(polishing)하는 것과, 이방성 및 등방성 식각하는 것을 포함한다. 실시예에 따르면, 벌크 기판(101)을 박막화하기 위해 반도체층(100)의 상하가 반전될 수 있다. 그리고, 그라인더(grinder) 또는 CMP(Chemical-Mechanical Polishing) 장치를 이용하여 벌크 기판(101)의 일부를 기계적으로 제거한다. 이러한 기계적인 박막화 공정에 의해 P형 벌크 기판(101)이 제거될 수 있다. 기계적으로 반도체층(100) 일부를 제거한 후에는, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 반도체층(100)의 두께를 미세하게 조절할 수 있다. 예를 들어, 불산(HF), 질산(HNO3) 및 초산(CH3COOH)의 혼합 용액을 이용하여 반도체 기판을 습식 식각할 수 있다. 그리고, P형 에피택셜층(103) 내에 P형 딥 웰(105)이 형성된 경우, 박막화 공정시 p형 딥 웰(105)이 식각 정지막으로 이용될 수 있다.
이와 같은 박막화 공정에 의해 P형 벌크 기판(101), 고농도 P형 딥 웰(105) 및 P형 에피택셜층(103)으로 이루어졌던 반도체층(100)에서 P형 벌크 기판(101) 및 고농도 P형 딥 웰(105)이 제거되고, 실질적으로 P형 에피택셜층(103)이 잔류할 수 있다. 여기서, 박막화 공정에 의해 잔류하는 P형 에피택셜층(103)의 두께는 약 1 내지 10㎛ 일 수 있다. 이와 달리, p형 에피택셜층(103)과 함께 p형 딥 웰(105)의 일부 또는 전부가 잔류할 수도 있다. 한편, 일 실시예에서는 반도체층(100)의 두께를 감소시킴에 따라 P형 에피택셜층(103)이 잔류하는 것으로 설명하였으나, 포괄적으로 반도체 물질로 이루어진 기판을 포함할 수 있을 것이다.
이와 같이, 박막화 공정에 의해 잔류하는 P형 에피택셜층(103)은 배선층(200)에 인접한 제 1 면(1)과, 제 1 면(1)에 대향하며 박막화 공정에 의해 노출된 제 2 면(2)을 가질 수 있다. 그리고, 일 실시예에서 p형 에피택셜층(103)의 제 2 면(2)은 광전 변환부의 n형 불순물층(111)과 이격될 수 있다.
한편, 그라인딩 및 식각 공정을 통해 반도체층(100)을 박막화할 때, 기계적 및 화학적 어택(attack)에 의해 반도체층(100)의 표면에 결함(defect)이 발생할 수 있다. 즉, 그라인딩 및 식각 공정에 의해 노출된 P형 에피택셜층(103)의 제 2 면(2)에는 미세한 결함들이 존재할 수 있다. 예를 들어, P형 에피택셜층(103)의 제 2 면(2)에는 댕글링 본드들(dangling bonds) 또는 브로큰 본드들(broken bonds)과 같은 표면 결함이 발생할 수 있다. 그리고, 광전 변환부(110)로 빛이 입사될 때 P형 에피택셜층(103)의 표면 결함은 전자 또는 정공 캐리어를 발생시키고, 전자 및 정공의 재결합 장소를 제공하게 되어 누설 전류를 증가시키게 된다. 즉, 빛이 전혀 없는 상태에서 전자가 이동하는 암전류(dark current)가 발생한다. 따라서 CMOS 이미지 센서의 저조도(low illumination) 특성을 약화시킬 수 있다. 이에 따라, 반도체층(100)을 박막화한 후, 반도체층(100)(즉, P형 에피택셜층)의 제 2 면(2)에서 표면 결함을 제거하는 공정이 수행될 수 있다. 반도체층(100)의 표면 결함을 제거하는 것은 화학적 방법이 이용될 수 있다. 화학적 방법이 이용되는 경우, 반도체층(100)의 제 2 면(2)에서 표면 결함들을 제거함과 동시에 반도체층(100)의 제 2 면(2)에 버퍼 절연막(미도시)이 형성될 수 있다. 일 실시예에 따르면, 버퍼 절연막은 열산화 공정을 수행하여 형성된 열산화막일 수 있으며, 열산화 공정은 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법이 이용될 수 있다. 또한, 버퍼 절연막은 CVD 공정을 수행하여 형성된 CVD 산화막일 수도 있다. 다른 실시예에 따르면, 버퍼 절연막은 케미컬 용액을 이용하여 형성된 케미컬 산화막일 수도 있다. 케미컬 산화막은 P형 에피택셜층(103)의 제 2 면(2) 상에 형성된 배선층(200)에 영향을 주지 않으면서 P형 에피택셜층(103)의 표면 결함들이 제거될 수 있도록, 저온에서 실리콘을 소모시키는 케미컬 용액을 이용하여 형성될 수 있다. 예를 들어, 케미컬 용액으로 NH4OH, H2O2 및 H2O의 혼합 용액(SC-1 용액)이거나, HCl, H2O2 및 H2O의 혼합 용액(SC-2 용액) 또는 초순수(DI water)에 O3가 용해된 용액(오존수) 등이 이용될 수 있다.
또한, 반도체층(100)을 박막화하여 p형 에피택셜층(103)만 잔류하는 경우, P형 에피택셜층(103)의 제 2 면(2) 부분에 p형 고농도 불순물층(미도시)이 형성될 수 있다. 일 실시예에 따르면, p형 고농도 불순물층은 p형 에피택셜층(103)의 제 2 면(2)과 직접 접촉하는 P형 불순물을 포함하는 물질막을 형성하고, p형 불순물을 에피택셜층(103)으로 확산시켜 형성될 수 있다. 보다 상세히 설명하면, p형 에피택셜층(103)의 제 2 면(2)에 P형 불순물이 포함된 절연막을 형성한다. 예를 들어, P형 불순물로는 보론(B) 이온이 이용될 수 있으며, P형 불순물을 포함하는 절연막으로는 BSG(Borosilicate Glass)막이 형성될 수 있다. P형 불순물을 포함하는 절연막을 형성한 후에는, 열처리 공정 또는 레이저 어닐링 공정을 수행하여 p형 불순물을 p형 에피택셜층(103)으로 확산시킨다. 이에 따라 P형 에피택셜층(103)의 제 2 면(2)에 p형 고농도 불순물층이 형성될 수 있다. 이와 같이 형성되는 p형 고농도 불순물층은 P형 에피택셜층(103)의 표면 결함에 의해 발생되는 암전류를 줄일 수 있다.
도 19을 참조하면, 박막화된 반도체층(100)의 제 2 면(2) 상에 광 투과층(300)을 형성한다. 상세하게, 광 투과층(300)을 형성하는 것은, 하부 평탄막(311), 컬러 필터들(320), 상부 평탄막(313) 및 마이크로 렌즈들(330)을 순서대로 형성하는 것을 포함한다.
하부 평탄막(311)은 광감도를 향상시키기 위해 실리콘 산화물보다 굴절률이 큰 물질로 형성될 수 있다. 예를 들어, 하부 평탄막(311)은 약 1.4 내지 약 4.0의 굴절률을 갖는 물질로 형성될 수 있다. 예를 들어, Al2O3,　CeF3,　HfO2,　ITO, MgO, Ta2O5, TiO2,　ZrO2, Si, Ge, ZnSe, ZnS 또는 PbF2 등이 사용될 수 있다. 다른 실시예에 따르면, 하부 평탄막(311)은 고굴절률의 유기물로 형성될 수 있으며, 예를 들어, 실록산 수지(Siloxane Resin), BCB(Benzocyclobutene), 폴리이미드(polyimide) 계열, 아크릴(acry)l 계열, Parylene C, PMMA(Poly(methyl methacrylate)), PET(Polyethylene terephthalate) 등이 사용될 수 있다.
이어서, 하부 평탄막(311) 상에 각 광전 변환부들(110)에 대응하는 컬러 필터들(320)을 형성한다. 컬러 필터들(320)은 염색법, 안료 분산법, 인쇄법 등을 이용하여 형성될 수 있다. 그리고, 컬러 필터들(320)은 각 픽셀에 대응하는 색으로 염색된 포토레지스트가 주로 사용될 수 있다. 예를 들어, 컬러 필터들(320)은 레드(Red), 그린(Green), 및 블루(blue)의 3가지 컬러 중 하나로 형성할 수 있다. 이와 달리, 컬러 필터들은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 가질 수도 있다. 또한, 컬러 필터들(320)은 광전 변환부들(110)의 배열과 같이 2차원적으로 배열될 수 있으며, 베이어(Bayer) 형으로 배치될 수 있다.
다음으로, 각각의 컬러 필터들(320) 상에 마이크로 렌즈들(330)을 형성한다. 마이크로 렌즈(330)는 광투과성 포토레지스트를 이용하여 형성될 수 있다. 상세하게, 마이크로 렌즈(330)는 각각의 광전 변환부들(110) 상부에 포토레지스트 패턴들을 형성한 후, 리플로우(reflow)시켜 형성할 수 있다. 이에 따라 일정한 곡률을 갖으며 위로 볼록한 형태의 마이크로 렌즈(330)가 형성될 수 있다.
이 후, 후속 공정으로 마이크로 렌즈(330)의 표면의 잔류 물질을 제거하는 공정이 수행될 수 있다. 그리고, 마이크로 렌즈(330)의 형태를 유지시키기 위해 베이크 공정이 수행될 수도 있다.
한편, 마이크로 렌즈들(330)을 형성하기 전에, 컬러 필터들(320) 상에 광투과성이 우수한 폴리이미드 계열 또는 폴리아크릴 계열 등의 물질을 사용하여 상부 평탄막(313)이 형성될 수 있다.
도 20은 본 발명의 실시예들에 따른 이미지 센서가 집적된 이미지 센서 칩을 나타내는 단면도이다.
도 20을 참조하면, 이미지 센서 칩은 회로 배선들이 형성된 배선 기판과 배선 기판 상에 부착된 이미지 센서를 포함한다.
상세하게, 이미지 센서는 실시예들을 참조하여 설명한 것처럼, 반도체층(100), 배선층(200), 및 광 투과층(300)을 포함한다. 실시예들에 따르면, 이미지 센서는 배선층(200)과 광 투과층(300) 사이에 광전 변환부들을 포함하는 반도체층(100)이 위치하며, 이미지 센서의 배선층(200)과 배선 기판(400) 사이에 지지 기판(230)이 부착될 수 있다.
배선 기판(400)은 인쇄회로기판(PCB)일 수 있으며, 배선 기판(400)의 하부면에는 복수의 솔더볼들(410)이 부착될 수 있다. 그리고, 배선 기판(400)의 상부면에는 솔더볼(410)과 전기적으로 접속된 접속 패드들이 형성될 수 있다.
배선 기판(400)의 접속 패드들은 관통 비아를 통해 이미지 센서의 배선층(200)과 전기적으로 연결될 수 있다. 이에 따라, 입사광에 의해 이미지 센서에서 출력되는 전기적 신호가 배선 기판의 솔더볼(410)을 통해 다른 외부 장치들로 전달될 수 있다.
한편, 도면에는 도시하지 않았으나, 이미지 센서 패키지에는 이미지 센서 칩 상부에 이미지 센서 칩을 보호하면서 빛이 입사될 수 있는 투명판이 구비될 수 있다.
도 21은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략적 블록도이다.
도 21을 참조하면, 프로세서 기반 시스템(1000)은 이미지 센서(1100)의 출력 이미지를 처리하는 시스템이다.
시스템(1000)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
컴퓨터 시스템 등과 같은 프로세서 기반 시스템(1000)은 버스(1001)를 통해 입출력(I/O) 소자(1300)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU; 1200)를 포함한다. 이미지 센서(1100)는 버스(1001) 또는 다른 통신 링크를 통해서 시스템과 커뮤니케이션할 수 있다. 또, 프로세서 기반 시스템(1000)은 버스(1001)를 통해 CPU(1200)와 커뮤니케이션할 수 있는 RAM(1400) 및/또는 포트(1500)을 더 포함할 수 있다.
포트(1500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. 이미지 센서(1100)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
도 22는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치를 나타내는 사시도이다.
도 22를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 모바일 폰(mobile phone; 2000)에 구비될 수 있다. 또한, 이미지 센서는 카메라(camera), 캠코더(camcorder), 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 무선폰(wireless phone), 랩탑 컴퓨터(laptop computer), 광마우스(optical mouse), 팩시밀리(facsimile) 및 복사기(copying machine) 등과 같은 전자장치에 구비될 수 있다. 또한, 본 발명의 실시예들에 따른 이미지 센서는 망원경, 모바일 폰 핸드셋, 스캐너, 내시경, 지문인식장치, 장난감, 게임기, 가정용 로봇, 그리고 자동차 등과 같은 장치에도 구비될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

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  12. 입사광에 대응하여 생성된 전하들을 축적하는 전하 축적층;
    상기 전하 축적층과 다른 도전형을 가지며, 상기 전하 축적층 상에 배치된 전위 장벽층;
    상기 전위 장벽층과 다른 도전형을 가지며, 상기 전하 축적층과 수직적으로 이격되어 상기 전위 장벽층 내에 국소적으로 형성된 전하 검출층; 및
    상기 전하 검출층의 둘레를 감싸는 링 형상을 갖는 게이트 전극을 포함하되,
    상기 게이트 전극은 평면적 관점에서, 상기 전하 축적층과 중첩되고,
    상기 게이트 전극의 바닥면은, 수직적 위치에 있어서, 상기 전하 검출층과 상기 전하 축적층 사이에 위치하는 이미지 센서.
  13. 제 12 항에 있어서,
    상기 전하 축적층은 상기 링 형상을 갖는 상기 게이트 전극 내부에 위치하는 중심부 및 상기 중심부 둘레의 주변부를 포함하되,
    상기 전하 축적층의 상기 주변부 상에서, 상기 전위 장벽층과 동일한 도전형을 가지며, 상기 게이트 전극의 외측 둘레를 감싸는 표면 불순물층을 더 포함하되, 상기 표면 불순물층의 불순물 농도가 상기 전위 장벽층의 불순물 농도보다 큰 이미지 센서.
  14. 제 13 항에 있어서,
    상기 전위 장벽층은 상기 전하 축적층의 상기 중심부에서 상기 게이트 전극의 하부를 가로질러 상기 전하 축적층의 상기 주변부 상으로 연장되는 이미지 센서.
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  16. 전면 및 후면 갖는 반도체 기판;
    상기 반도체 기판의 전면 상에 형성되며, 제어 게이트 전극들 및 배선들을 포함하는 배선층;
    상기 반도체 기판의 후면 상에 형성되며, 컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층; 및
    상기 반도체 기판의 전면에 삽입되는 링 형상의 게이트 전극을 포함하되,
    상기 반도체 기판은,
    입사광에 대응하여 생성된 전하들을 축적하는 전하 축적층;
    상기 전하 축적층과 반대의 도전형을 가지며, 상기 전하 축적층과 접하면서 상기 반도체 기판의 상기 전면에 인접하는 채널층;
    상기 전하 축적층과 동일한 도전형을 가지며, 상기 전하 축적층과 수직적으로 이격되어 상기 채널층 내에 국소적으로 형성된 전하 검출층을 더 포함하며,
    상기 링 형상의 게이트 전극은 상기 채널층의 일부분에 삽입되고,
    상기 전하 검출층은 상기 링 형상의 게이트 전극의 내부에 국소적으로 형성되어 상기 게이트 전극에 의해 완전히 둘러싸인 섬(island) 형태를 갖는 이미지 센서.
  17. 제 16 항에 있어서,
    상기 링 형상의 게이트 전극의 바닥면에 인접하게 국소적으로 형성된 로컬 불순물 영역을 더 포함하되,
    상기 로컬 불순물 영역은 상기 채널층과 동일한 도전형을 갖되, 상기 상기 로컬 불순물 영역의 불순물 농도는 상기 채널층의 불순물 농도보다 큰 이미지 센서.
  18. 제 16 항에 있어서,
    상기 채널층은,
    상기 링 모양의 게이트 전극의 내부에 형성되는 내부 영역; 및
    상기 링 모양의 게이트 전극의 외부에 형성되는 외부 영역을 포함하되,
    상기 외부 영역은 상기 내부 영역보다 높은 불순물 농도를 갖는 이미지 센서.
  19. 제 18 항에 있어서,
    평면적으로 상기 전하 축적층과 중첩되며, 상기 채널층의 상기 외부 영역을 채널로 이용하는 MOS 트랜지스터들을 포함하는 이미지 센서.
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  21. 서로 다른 도전형을 가지며 적층된 제 1 및 제 2 불순물 영역들;
    상기 제 1 불순물 영역 내의 플로팅 확산 영역; 및
    상기 제 1 불순물 영역 내에서 상기 플로팅 확산 영역을 감싸는 트랜스퍼 게이트 전극을 포함하되,
    상기 트랜스퍼 게이트 전극 및 상기 플로팅 확산 영역은, 평면적 관점에서, 상기 제 1 불순물 영역과 중첩되고,
    상기 트랜스퍼 게이트 전극은, 평면적 관점에서, 상기 제 2 불순물 영역의 중심에 위치하는 이미지 센서.
  22. 제 21 항에 있어서,
    상기 트랜스퍼 게이트 전극은 상기 플로팅 확산 영역을 둘러싸는 폐루프 형상을 갖는 이미지 센서.
  23. 삭제
  24. 제 23 항에 있어서,
    상기 제 1 및 제 2 불순물 영역들은 광전 변환 소자를 제공하고,
    상기 트랜스퍼 게이트 전극으로부터 상기 광전 변환 소자의 제 1 및 제 2 가장자리들까지의 거리가 동일한 이미지 센서.
  25. 제 21 항에 있어서,
    상기 트랜스퍼 게이트 전극은 상기 제 1 및 제 2 불순물 영역들이 접하는 경계면과 이격되는 이미지 센서.
  26. 제 21 항에 있어서,
    상기 제 1 및 제 2 불순물 영역들은 광전 변환 소자를 제공하고,
    상기 트랜스퍼 게이트 전극은 수직적으로 연장되며, 평면적 관점에서 상기 광전 변환 소자의 중심에 위치하는 이미지 센서.
  27. 제 21 항에 있어서,
    상기 트랜스퍼 게이트 전극과 인접한 로컬 불순물 영역을 더 포함하되,
    상기 로컬 불순물 영역은 상기 제 1 불순물 영역과 동일한 도전형을 갖되,
    상기 로컬 불순물 영역의 불순물 농도는 상기 제 1 불순물 영역의 불순물 농도보다 큰 이미지 센서.
  28. 제 21 항에 있어서,
    상기 제 1 불순물 영역은 서로 다른 불순물 농도를 갖는 제 1 및 제 2 층들을 포함하되,
    상기 플로팅 확산 영역은 상기 제 1 층 내에 배치되고,
    상기 트랜스퍼 게이트 전극은 상기 제 1 및 제 2 층들 내에 배치되는 이미지 센서.
  29. 제 21 항에 있어서,
    상기 제 1 불순물 영역은:
    표면 불순물 영역; 및
    상기 표면 불순물 영역과 상기 제 2 불순물 영역 사이의 전위 장벽 영역을 포함하되,
    상기 표면 불순물 영역은 상기 전위 장벽 영역의 불순물 농도보다 큰 불순물 농도를 갖는 이미지 센서.
  30. 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체층;
    상기 반도체층 내에 형성되되 상기 제 1 면에 인접한 제 1 도전형의 제 1 불순물 영역;
    상기 반도체층 내에 형성되되 상기 제 2 면에 인접한 제 2 도전형의 제 2 불순물 영역;
    상기 제 1 불순물 영역 내의 플로팅 확산 영역; 및
    상기 제 1 불순물 영역 내에서 상기 플로팅 확산 영역을 감싸는 트랜스퍼 게이트 전극을 포함하되,
    상기 트랜스퍼 게이트 전극은, 평면적 관점에서, 상기 제 2 불순물 영역과 중첩되고,
    상기 전하 검출층은 상기 트랜스퍼 게이트 전극의 내부에 국소적으로 형성되어, 상기 트랜스퍼 게이트 전극에 의해 완전히 둘러싸인 섬(island) 형태를 갖는 이미지 센서.
  31. 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체층;
    상기 반도체층 내에 배치되어 제 1 활성 영역을 정의하는 소자 분리막;
    상기 반도체층의 상기 제 1 활성 영역 내에 배치되며 상기 제 1 면에 인접한 제 1 도전형의 전하 축적층;
    상기 반도체층의 상기 제 1 활성 영역 내에 배치되며 상기 제 2 면에 인접한 제 2 도전형의 채널층;
    상기 채널층 내에 배치되는 제 1 도전형의 전하 검출층; 및
    상기 채널층 내에서 상기 전하 검출층을 감싸며, 폐루프 형상을 갖는 트랜스퍼 게이트 전극을 포함하되,
    상기 트랜스퍼 게이트 전극은 상기 소자 분리막과 이격되어 상기 제 1 활성 영역의 중심 부분에 위치하며,
    상기 트랜스퍼 게이트 전극의 바닥면은, 수직적 위치에 있어서, 상기 전하 검출층과 상기 전하 축적층 사이에 위치하는 이미지 센서.
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